JP2016516302A - フィン型半導体デバイス - Google Patents

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Abstract

装置は、基板と、基板から延びるフィン型半導体デバイスとを含む。フィン型半導体デバイスは、第１のドーピング濃度を有する第１の領域と第２のドーピング濃度を有する第２の領域とを含む、フィンを含む。第１のドーピング濃度は、第２のドーピング濃度よりも大きい。フィン型半導体デバイスは、酸化物層も含む。フィン型半導体デバイスのソースおよびドレインの形成前には、酸化物層のドーピング濃度は、第１のドーピング濃度よりも小さい。

Description

関連出願の相互参照
本出願は、その内容全体が参照により本明細書に明確に組み込まれる、２０１３年３月１５日に出願された、本願の譲受人が所有する米国非仮特許出願第１３／８３４，５９４号の優先権を主張する。
本開示は、概して、フィン型半導体デバイスに関する。
技術の進歩は、より小型でより高性能なコンピューティングデバイスをもたらした。たとえば、現在、小型で、軽量で、ユーザにより簡単に持ち運ばれる、ポータブルワイヤレス電話、携帯情報端末（ＰＤＡ）、およびページングデバイスなどのワイヤレスコンピューティングデバイスを含む、種々のポータブルパーソナルコンピューティングデバイスが存在する。より具体的には、携帯電話およびインターネットプロトコル（ＩＰ）電話などのポータブルワイヤレス電話は、ワイヤレスネットワークを通じて音声およびデータパケットを通信し得る。さらに、多くのそのようなワイヤレス電話には、内部に組み込まれた他のタイプのデバイスが含まれる。たとえば、ワイヤレス電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤも含み得る。また、そのようなワイヤレス電話は、ウェブブラウザアプリケーションなどの、インターネットにアクセスするために使用され得るソフトウェアアプリケーションを含む実行可能な命令を処理し得る。したがって、これらのワイヤレス電話は、かなりのコンピューティング能力を含み得る。
電子デバイス（たとえば、ワイヤレス電話またはコンピューティングデバイス）は、構成要素としてフィン型半導体デバイスを含み得る。フィン型半導体デバイスは、複数のゲートを含み、狭い突出した「フィン」が半導体デバイス内に形成された半導体デバイスである。フィン型半導体デバイスの一例は、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）である。ＦｉｎＦＥＴのフィンは、伝導チャネルの形成を可能にするフィン形半導体構造であり得る。
デジタル論理回路（たとえば、スタティックランダムアクセスメモリセル）は、少なくとも１つのＦｉｎＦＥＴを使用して構成され得る。デジタル論理回路の駆動電流を増加させるために、追加のＦｉｎＦＥＴが、デジタル論理回路に付加され得る。しかしながら、既存のＦｉｎＦＥＴ作製プロセスでは、特定のサイズのＦｉｎＦＥＴは、同じフィン高さを有する。ＦｉｎＦＥＴを通る駆動電流の量は、フィン高さによって決定される。したがって、同じサイズのＦｉｎＦＥＴを使用した駆動電流比は、デジタル（たとえば、整数比）化される。デジタル化された電流比は、得られるデジタル論理回路の設計の選択肢を（非整数比の設計と比較して）低減させ得る。
さらに、作製プロセス中に、ＦｉｎＦＥＴのフィン高さは、酸化物層高さの変動によって影響を受ける可能性がある。したがって、２つのＦｉｎＦＥＴは、異なるフィン高さを有する可能性があり、フィン高さの差は、制御可能でない可能性がある。
制御不可能なフィン高さを有する同じサイズのフィン電界効果トランジスタ（ＦｉｎＦＥＴ）は、デジタル化された電流比を有する。デジタル化された電流比は、得られるデジタル論理回路の設計の選択肢を（非整数比の設計と比較して）低減させ得る。本明細書で説明するシステムおよび方法は、有利にも、作製プロセス中にＦｉｎＦＥＴのフィン高さを制御することを可能にし得る。したがって、制御可能なフィン高さを有するＦｉｎＦＥＴは、非整数電流比を有し得る。
たとえば、半導体デバイスは、第１のフィンおよび第２のフィンを含み得る。第１のフィンは、第１の領域および第２の領域を含み得る。第１の領域は、第２の領域よりも高いドーピング濃度を有し得る。第２のフィンは、第３の領域および第４の領域を含み得る。第３の領域は、第４の領域よりも高いドーピング濃度を有し得る。第１の領域は、第１のフィン内の第１の特定の深さに配置される可能性があり、第３の領域は、第２のフィン内の第２の特定の深さに配置される可能性がある。第１の特定の深さは、第２の特定の深さと異なる可能性がある。
第１のフィンは、第１のフィンの頂部から第１の領域の有効深さまでの距離によって規定された第１の有効フィン高さを有し得る。第２のフィンは、第２のフィンの頂部から第３の領域の有効深さまでの距離によって規定された第２の有効フィン高さを有し得る。第１の有効フィン高さは、第２の有効フィン高さと異なる可能性がある。第１の有効フィン高さおよび第２の有効フィン高さは、半導体デバイスの作製中に制御され得る。
作製中、第１のイオン注入物が、第１の注入エネルギーレベルを使用して基板の第１の特定の深さにおいて基板に注入され得る。第１のイオン注入物の注入後、第１の領域は、（たとえば、フォトリソグラフィおよびエッチングを介して）第１のイオン注入物のうちの少なくとも１つを含むように形成され得る。第２のイオン注入物が、第２の注入エネルギーレベルを使用して第２の特定の深さにおいて基板に注入され得る。第３の領域は、第２のイオン注入物のうちの少なくとも１つを含むように形成され得る。第１の特定の深さと第２の特定の深さとの間の深さの差は、第１の有効フィン高さと第２の有効フィン高さとの間の差に相当し得る。深さの差は、第１の注入エネルギーレベルと第２の注入エネルギーレベルとの間の注入エネルギーレベルの差によって制御され得る。別の特定の実施形態では、第１のイオン注入物が第１の注入量を使用して注入され、第２のイオン注入物が第２の注入量を使用して注入される。別の特定の実施形態では、第１のイオン注入物が第１のドーピング濃度を使用して注入され、第２のイオン注入物が第２のドーピング濃度を使用して注入される。
特定の実施形態では、第１の有効フィン高さと第２の有効フィン高さとの間の差は、パッド酸化物層の２つの領域間の高さの差によって制御される。半導体デバイスの作製中に、パッド酸化物層が基板上に形成され得る。パッド酸化物層は、第１の酸化物領域および第２の酸化物領域を含み得る。第２の酸化物領域が第１の酸化物領域よりも高くなるように、第１の酸化物領域から、特定の量の酸化物が除去（たとえば、エッチング）され得る。第１のイオン注入物が、第１の酸化物領域を通って基板に注入され得る。第２のイオン注入物が、第２の酸化物領域を通って基板に注入され得る。
第１のイオン注入物および第２のイオン注入物が同じ注入エネルギーレベルを使用して注入されるとき、第１の酸化物領域と第２の酸化物領域との間の高さの差は、第１のイオン注入物を第１の特定の深さに注入するのを可能にし、第２のイオン注入物を第２の特定の深さに注入するのを可能にし得る。別の特定の実施形態では、第２の酸化物領域が第１の酸化物領域よりも高くなるように、第１の酸化物領域の酸化物をエッチング除去する代わりに、追加の酸化物が第２の酸化物領域に形成される。
別の特定の実施形態では、第１のフィンの外形が形成された後、第１の領域を形成するために、第１のイオン注入物のうちの少なくとも１つが（たとえば、横方向ドーピングを介して）基板に注入される。第２のフィンの外形が形成された後、第３の領域を形成するために、第２のイオン注入物のうちの少なくとも１つが（たとえば、横方向ドーピングを介して）基板に注入される。第１の有効フィン高さと第２の有効フィン高さとの間の差を調整するために、追加のイオン注入物が、第１の領域および／または第３の領域に注入され得る。
特定の実施形態では、第１の有効フィン高さと第２の有効フィン高さとの間の差は、第１のフィンの高ドーピング層と第２のフィンの高ドーピング層との間の高さの差を制御することによって制御される。作製中に、パッド酸化物層が基板上に形成され得る。フィン形成のための領域を露出させるのに、パッド酸化物層の領域が除去（たとえば、エッチング）され得る。エピタキシーを介して露出領域のうちの１つの中に、第１の高さを有する第１の高ドーピング層が形成され得る。第１の特定のフィンを形成するために、エピタキシーを介して第１の高ドーピング層上に第１の低ドーピング層が形成され得る。第１の高ドーピング層は、第１のフィンの第１の領域に相当する可能性があり、第１の低ドーピング層は、第１のフィンの第２の領域に相当する可能性がある。
エピタキシーを介して別の露出領域の中に、第２の高さを有する第２の高ドーピング層が形成され得る。第２の特定のフィンを形成するために、エピタキシーを介して第２の高ドーピング層上に第２の低ドーピング層が形成され得る。第２の高ドーピング層は、第２のフィンの第３の領域に相当する可能性があり、第２の低ドーピング層は、第２のフィンの第４の領域に相当する可能性がある。第１の高さと第２の高さとの間の差は、第１の有効フィン高さと第２の有効フィン高さとの間の差に相当し得る。
特定の実施形態では、ＦｉｎＦＥＴを使用して、相補型金属酸化物半導体（ＣＭＯＳ）デバイスが形成される。１つまたは複数のＮ型ＦｉｎＦＥＴを使用して、Ｎチャネル金属酸化物半導体（ｎＭＯＳ）トランジスタが形成され得る。１つまたは複数のＰ型ＦｉｎＦＥＴを使用して、ＰチャネルＭＯＳ（ｐＭＯＳ）トランジスタが形成され得る。作製中に、Ｐ型イオン注入物およびＮ型イオン注入物が基板に別個に注入され得る。Ｐ型イオン注入物およびＮ型イオン注入物は、同じ深さまたは異なる深さに注入され得る。Ｐ型イオン注入物およびＮ型イオン注入物を含む基板の領域は、有効フィン高さを制御するために（たとえば、フォトリソグラフィおよびエッチングを介して）トリミングされ得る。Ｐ型イオン注入物およびＮ型イオン注入物よりも低いドーピング濃度を有するエピタキシャル層が、トリミングされた基板上に形成され得る。１つまたは複数のＮ型ＦｉｎＦＥＴおよび１つまたは複数のＰ型ＦｉｎＦＥＴが（たとえば、フォトリソグラフィ、エッチング、および膜堆積を介して）形成され得る。１つまたは複数のＮ型ＦｉｎＦＥＴは、エピタキシャル層の一部分と、Ｐ型イオン注入物のうちの少なくとも１つとを含み得る。１つまたは複数のＰ型ＦｉｎＦＥＴは、エピタキシャル層の別の部分と、Ｎ型イオン注入物のうちの少なくとも１つとを含み得る。
特定の実施形態では、装置は、基板と、基板から延びるフィン型半導体デバイスとを含む。フィン型半導体デバイスは、第１のドーピング濃度を有する第１の領域と第２のドーピング濃度を有する第２の領域とを含む、フィンを含む。第１のドーピング濃度は、第２のドーピング濃度よりも大きい。フィン型半導体デバイスは、酸化物層も含む。フィン型半導体デバイスのソースおよびドレインの形成前には、酸化物層のドーピング濃度は、第１のドーピング濃度よりも小さい。
特定の実施形態では、方法は、基板から延びるフィンを形成するステップを含む。フィンは、第１のドーピング濃度を有する第１の領域と第２のドーピング濃度を有する第２の領域とを含む。第１のドーピング濃度は、第２のドーピング濃度よりも大きい。本方法は、基板上に酸化物層を形成するステップも含む。フィンを含むフィン型半導体デバイスのソースおよびドレインの形成前には、酸化物層のドーピング濃度は、第１のドーピング濃度よりも小さい。
開示する実施形態のうちの少なくとも１つによって提供される１つの特定の利点は、作製中にＦｉｎＦＥＴの有効フィン高さを制御する能力である。本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む、本出願全体の検討後に明らかになろう。
異なる有効フィン高さを有するフィンを有するフィン電界効果トランジスタ（ＦｉｎＦＥＴ）を含むフィン型半導体デバイスの特定の実施形態の図である。 異なる有効フィン高さを有するフィンを有するＦｉｎＦＥＴを含むフィン型半導体デバイスを製造するためのプロセスの一部分の特定の実施形態を示す図である。 異なる有効フィン高さを有するフィンを有するＦｉｎＦＥＴを含むフィン型半導体デバイスを製造するためのプロセスの一部分の別の特定の実施形態を示す図である。 異なる有効フィン高さを有するフィンを有するＦｉｎＦＥＴを含むフィン型半導体デバイスを製造するためのプロセスの一部分の別の特定の実施形態を示す図である。 異なる有効フィン高さを有するフィンを有するＦｉｎＦＥＴを含むフィン型半導体デバイスを製造するためのプロセスの特定の実施形態を示す図である。 異なる有効フィン高さを有するフィンを有するＦｉｎＦＥＴを含むフィン型半導体デバイスを製造するためのプロセスの別の特定の実施形態を示す図である。 異なる有効フィン高さを有するフィンを有するＦｉｎＦＥＴを含むフィン型半導体デバイスを製造するためのプロセスの別の特定の実施形態を示す図である。 異なる有効フィン高さを有するフィンを有するＦｉｎＦＥＴを含む相補型金属酸化物半導体（ＣＭＯＳ）デバイスを製造するためのプロセスの特定の実施形態を示す図である。 異なる有効フィン高さを有するフィンを有するＦｉｎＦＥＴを含むＣＭＯＳデバイスを製造するためのプロセスの別の特定の実施形態を示す図である。 異なる有効フィン高さを有するフィンを有するＦｉｎＦＥＴを含むフィン型半導体デバイスを製造する方法の特定の実施形態を示すフローチャートである。 異なる有効フィン高さを有するフィンを有するＦｉｎＦＥＴを含むフィン型半導体デバイスを製造する方法の別の特定の実施形態を示すフローチャートである。 異なる有効フィン高さを有するフィンを有するＦｉｎＦＥＴを含む通信デバイスの特定の実施形態の図である。 異なる有効フィン高さを有するフィンを有するＦｉｎＦＥＴを含む電子デバイスを製造するためのプロセスの特定の例示的な実施形態を示すデータフロー図である。
図１は、異なる有効フィン高さを有するフィンを有するフィン電界効果トランジスタ（ＦｉｎＦＥＴ）を含むフィン型半導体デバイス１００の特定の実施形態を示す。フィン型半導体デバイス１００は、基板１０２を有する。基板１０２は、ウェル（図示せず）を有するシリコン基板であり得る。フィン型半導体デバイス１００は、基板１０２から延びる、第１のＦｉｎＦＥＴ１０４および第２のＦｉｎＦＥＴ１０６を有し得る。フィン型半導体デバイス１００は、第１のＦｉｎＦＥＴ１０４および第２のＦｉｎＦＥＴ１０６を囲むシャロートレンチ分離（ＳＴＩ）酸化物層１０８も含み得る。フィン型半導体デバイス１００は、ソース（図示せず）およびドレイン（図示せず）をさらに含み得る。
第１のＦｉｎＦＥＴ１０４は、第１のフィン１１０および第１のゲート１１２を含み得る。第１のフィン１１０は、第１の有効深さ（１３４で示す）を有する第１の領域１１４と、第２の領域１１６とを含み得る。第２の領域１１６は、第１の領域１１４以外の第１のフィン１１０の領域（たとえば、第１のフィン１１０の残りの領域）を含み得る。第１の領域１１４は、第１のドーピング濃度を有する可能性があり、第２の領域１１６は、第２のドーピング濃度を有する可能性がある。第１のドーピング濃度は、第２のドーピング濃度よりも大きい可能性がある。第１のゲート誘電体層１１８が、第１のフィン１１０と第１のゲート１１２との間に配置され得る。第２のＦｉｎＦＥＴ１０６は、第２のフィン１２０および第２のゲート１２２を含み得る。第２のフィン１２０は、第２の有効深さ（１３６で示す）を有する第３の領域１２４と、第４の領域１２６とを含み得る。第４の領域１２６は、第３の領域１２４以外の第２のフィン１２０の領域（たとえば、第２のフィン１２０の残りの領域）を含み得る。第３の領域１２４は、第４の領域１２６よりも高いドーピング濃度を有し得る。第２のゲート誘電体層１２８が、第２のフィン１２０と第２のゲート１２２との間に配置され得る。第１のゲート誘電体層１１８および第２のゲート誘電体層１２８は、ＳＴＩ酸化物層１０８と異なる可能性がある（たとえば、高ｋ誘電体ゲート膜など）。ＳＴＩ酸化物層１０８は、第１のＦｉｎＦＥＴ１０４と第２のＦｉｎＦＥＴ１０６との間の電流漏れを遮蔽するために第１のフィン１１０および／または第２のフィン１２０と物理的に接触する可能性がある。第３の領域１２４および第１の領域１１４は、同じドーピング濃度を有するが、異なる深さを有する可能性がある。第４の領域１２６および第２の領域１１６は、同じドーピング濃度を有する可能性がある。
第１の領域１１４は、第１のフィン１１０内の第１の特定の深さに配置される可能性があり、第３の領域１２４は、第２のフィン１２０内の第２の特定の深さに配置される可能性がある。第１の特定の深さは、第２の特定の深さと異なる可能性がある。第１のフィン１１０は、（図１の矢印によって示す）第１のフィン１１０の頂部から第１の領域１１４の第１の有効深さまでの距離によって規定された第１の有効フィン高さ１３０を有し得る。第２のフィン１２０は、（図１の矢印によって示す）第２のフィン１２０の頂部から第３の領域１２４の第２の有効深さまでの距離によって規定された第２の有効フィン高さ１３２を有し得る。特定の実施形態では、第１の有効高さは、第２の有効高さと異なる。第１の有効フィン高さ１３０は、第１のＦｉｎＦＥＴ１０４の有効チャネル幅に関係する。第１のＦｉｎＦＥＴ１０４の有効チャネル幅は、第１のＦｉｎＦＥＴ１０４を通る電流の量を決定し得る。したがって、第１のＦｉｎＦＥＴ１０４の作製中に第１の有効フィン高さ１３０を制御することによって、第１のＦｉｎＦＥＴ１０４の有効チャネル幅が制御され得る。同様に、第２の有効フィン高さ１３２は、第２のＦｉｎＦＥＴ１０６の有効チャネル幅に関係する。第２のＦｉｎＦＥＴ１０６の有効チャネル幅は、第２のＦｉｎＦＥＴ１０６の作製中に第２の有効フィン高さ１３２を制御することによって制御され得る。
作製中に第１の有効高さ１３０および／または第２の有効高さ１３２を変化させるために第１の特定の深さおよび／または第２の特定の深さを制御することによって、第１のＦｉｎＦＥＴ１０４および第２のＦｉｎＦＥＴ１０６の駆動電流が調整され得る。たとえば、フィン型半導体デバイス１００の設計パラメータを適合させるために、第１のＦｉｎＦＥＴ１０４と第２のＦｉｎＦＥＴ１０６との間の特定の駆動電流比が得られ得る。設計要件に適合させるために特定の駆動電流を得る能力は、半導体デバイスの設計の複雑性を低減させるか、または設計のフレキシビリティを増大させ得る。
第１のＦｉｎＦＥＴ１０４と第２のＦｉｎＦＥＴ１０６との間の駆動電流比は、以下の式によって規定され得る。
Ｉ＿ＦｉｎＦＥＴ１／Ｉ＿ＦｉｎＦＥＴ２＝（μ１／μ２）×（ｎ１／ｎ２）×（１＋２ΔＦｉｎ＿Ｈ＿ｅｆｆ／（２×Ｆｉｎ＿Ｈ＿ｅｆｆ２＋Ｆｉｎ＿Ｗ））
ここで、Ｉ＿ＦｉｎＦＥＴ１は第１のＦｉｎＦＥＴ１０４の駆動電流であり、Ｉ＿ＦｉｎＦＥＴ２は第２のＦｉｎＦＥＴ１０６の駆動電流であり、μ１は第１のＦｉｎＦＥＴ１０４の電子移動度であり、μ２は第２のＦｉｎＦＥＴ１０６の電子移動度であり、ｎ１は第１のＦｉｎＦＥＴ１０４のフィンの数であり、ｎ２は第２のＦｉｎＦＥＴ１０６のフィンの数であり、ΔＦｉｎ＿Ｈ＿ｅｆｆは第１のＦｉｎＦＥＴ１０４と第２のＦｉｎＦＥＴ１０６との間の有効高さの差であり、Ｆｉｎ＿Ｈ＿ｅｆｆ２は第２のＦｉｎＦＥＴ１０６の第２の有効フィン高さ１３２であり、Ｆｉｎ＿Ｗは第１のＦｉｎＦＥＴ１０４および第２のＦｉｎＦＥＴ１０６の幅である。
特定の実施形態では、第１の領域１１４は、作製中に第１の注入エネルギーレベルを使用して第１の特定の深さにおいて基板１０２に注入されるイオン注入物を含み、第３の領域１２４は、作製中に第２の注入エネルギーレベルを使用して第２の特定の深さにおいて基板１０２に注入されるイオン注入物を含む。第１の特定の深さと第２の特定の深さとの間の深さの差は、第１の注入エネルギーレベルと第２の注入エネルギーレベルとの間のエネルギーレベルの差によって制御され得る。たとえば、インジウム（Ｉｎ）またはアンチモン（Ｓｂ）の注入物が、ＦｉｎＦＥＴ（たとえば、第１のＦｉｎＦＥＴ１０４または第２のＦｉｎＦＥＴ１０６）に使用され得る。ＦｉｎＦＥＴは、Ｎ型ＦｉｎＦＥＴまたはＰ型ＦｉｎＦＥＴであり得る。Ｉｎ ７５ｋｅＶまたはＳｂ ７５ｋｅＶの注入エネルギーレベルでは、３４ナノメートル（ｎｍ）〜３５ｎｍの深さ（たとえば、第１の有効深さ）が実現され得る。Ｉｎ ６５ｋｅＶまたはＳｂ ４５ｋｅＶの注入エネルギーレベルでは、２８ｎｍ〜３１ｎｍの深さ（たとえば、第２の有効深さ）が実現され得る。
別の特定の実施形態では、第１の領域１１４は、第１の注入量を使用して第１の特定の深さにおいて基板１０２に注入されるイオン注入物を含み、第３の領域１２４は、第２の注入量を使用して第２の特定の深さにおいて基板１０２に注入されるイオン注入物を含む。第１の特定の深さと第２の特定の深さとの間の深さの差は、第１の注入量と第２の注入量との間の注入量の差によって制御され得る。したがって、フィン型半導体デバイス１００は、得られる半導体デバイスの設計パラメータに適合させるために非整数駆動電流比を提供し得る。
図２〜図４は、異なる有効フィン高さを有するフィンを有するＦｉｎＦＥＴを含むフィン型半導体デバイスを製造するためのプロセスの一部分の代替実施形態を示す。特に、図２は、フィン型半導体デバイスの作製中に異なる注入エネルギーレベルを使用してイオン注入深さを制御する方法を示す。図３は、フィン型半導体デバイスの作製中にパッド酸化物層内の特定の領域の高さを低減させることによってイオン注入深さを制御する方法を示す。図４は、フィン型半導体デバイスの作製中にパッド酸化物層内の特定の領域の高さを増加させることによってイオン注入深さを制御する方法を示す。
図２は、異なる有効フィン高さを有するフィンを有するＦｉｎＦＥＴを含むフィン型半導体デバイスを製造するためのプロセス２００の一部分の特定の実施形態を示す。第１の処理段階２０２では、パッド酸化物層２０６が、基板１０２の表面上に形成され得る。第１の領域２１０が露出されるように、第１のフォトレジストマスク２０８が、パッド酸化物層２０６の第１の部分表面上に形成され得る。第１のイオン注入物２１２が、第１の領域２１０を介してパッド酸化物層２０６を通って基板１０２に注入される。第１のイオン注入物２１２が、第１の注入エネルギーレベルを使用して第１の特定の深さにおいて基板１０２に注入され得る。
第２の処理段階２０４では、第２の領域２１４が露出されるように、第２のフォトレジストマスク２１８が、パッド酸化物層２０６の第２の部分表面上に形成され得る。第２のイオン注入物２１６が、第２の領域２１４を介してパッド酸化物層２０６を通って基板１０２に注入され得る。第２のイオン注入物が、第２の注入エネルギーレベルを使用して第２の特定の深さに注入され得る。第１の注入エネルギーレベルは、第２の注入エネルギーレベルと異なる可能性がある。第１のイオン注入物２１２および第２のイオン注入物２１６が注入された後、パッド酸化物層２０６を（たとえば、湿式または乾式のエッチングを使用して）除去することができ、第１のイオン注入物２１２のうちの少なくとも１つが第１の領域１１４を形成し、第２のイオン注入物２１６のうちの少なくとも１つが第３の領域１２４を形成するように、（たとえば、図１の第１のフィン１１０および第２のフィン１２０を露出させるためにフォトリソグラフィおよびエッチングによって）基板１０２から第１のＦｉｎＦＥＴ１０４および第２のＦｉｎＦＥＴ１０６が形成され得る。図１のフィン型半導体デバイス１００を形成するために、（たとえば、誘電体堆積、膜堆積、フォトリソグラフィ、およびエッチングを介して）第１のフィン１１０および第２のフィン１２０の形成後、ＳＴＩ酸化物層１０８、第１のゲート誘電体層１１８、第２のゲート誘電体層１２８、第１のゲート１１２、第２のゲート１２２、ソース（図示せず）、およびドレイン（図示せず）も形成され得る。
フィン形成後にＳＴＩ酸化物層１０８が形成されるので、ＳＴＩ酸化物層１０８は、第１の領域１１４または第３の領域１２４におけるイオン注入などのイオン注入を受けない可能性がある。したがって、ＳＴＩ酸化物層１０８は、イオン注入物（たとえば、第１のイオン注入物２１２または第２のイオン注入物２１６）を実質的に欠いている可能性がある。フィン型半導体デバイス１００のソースおよびドレインの形成前には、ＳＴＩ酸化物層１０８は、第１のドーピング濃度（１０１６〜１０１８／ｃｍ３）よりも小さいドーピング濃度を有する可能性がある。ソースおよびドレインの形成中には、ＳＴＩ酸化物層１０８の表面（５０〜１００オングストローム）がドーピングされ得る。
したがって、ＦｉｎＦＥＴ（たとえば、第１のＦｉｎＦＥＴ１０４）と別のＦｉｎＦＥＴ（たとえば、第２のＦｉｎＦＥＴ１０６）との間の有効フィン高さの差は、第１の注入エネルギーレベルと第２の注入エネルギーレベルとの間のエネルギーレベルの差によって制御され得る。代替的に、イオン注入深さの差は、注入エネルギーの異なるレベルを使用する代わりに、第１のイオン注入物２１２と第２のイオン注入物２１６との間のドーピング濃度の差によって制御され得る。
図３は、異なる有効フィン高さを有するフィンを有するＦｉｎＦＥＴを含むフィン型半導体デバイスを製造するためのプロセス３００の一部分の別の特定の実施形態を示す。プロセス３００は、パッド酸化物層の２つの領域間の高さの差を使用してＦｉｎＦＥＴと別のＦｉｎＦＥＴとの間の有効フィン高さの差を制御し得る。
第１の処理段階３０２では、図２のパッド酸化物層２０６が形成された後、第２の酸化物領域３１０よりも薄い第１の酸化物領域３０８を露出させるために、パッド酸化物層２０６の一部分３０６が（たとえば、乾式または湿式のエッチングを使用して）除去され得る。第２の処理段階３０４では、第１のイオン注入物２１２および第２のイオン注入物２１６が注入されるとき、第１のイオン注入物２１２は、第１の酸化物領域３０８を通って、図１の基板１０２に注入され得る。第２のイオン注入物２１６が、第２の酸化物領域３１０を通って基板１０２に注入され得る。第１のイオン注入物２１２および第２のイオン注入物２１６が同じレベルの注入エネルギーによって注入されるとき、第１の酸化物領域３０８と第２の酸化物領域３１０との間の高さの差は、第１のイオン注入物２１２を第１の特定の深さに注入するのを可能にし、第２のイオン注入物２１６を第２の特定の深さに注入するのを可能にし得る。高さの差は、第１の酸化物領域３０８が第２の酸化物領域３１０よりも少ない注入エネルギーを吸収するのを可能にし得る。図１のフィン型半導体デバイス１００を形成するために、（たとえば、誘電体堆積、膜堆積、フォトリソグラフィ、およびエッチングを介して）ＳＴＩ酸化物層１０８、第１のゲート誘電体層１１８、第２のゲート誘電体層１２８、第１のゲート１１２、第２のゲート１２２、ソース（図示せず）、およびドレイン（図示せず）も形成され得る。
イオン注入深さの差は、第１の酸化物領域３０８と第２の酸化物領域３１０との間の高さの差によって制御され得る。第１の特定の深さと第２の特定の深さとの間のイオン注入深さの差をさらに調整するために、マスクを介し異なる注入エネルギーレベルを使用して、第１のイオン注入物２１２および第２のイオン注入物２１６が注入され得る。
図４は、異なる有効フィン高さを有するフィンを有するＦｉｎＦＥＴを含むフィン型半導体デバイスを製造するためのプロセス４００の一部分の別の特定の実施形態を示す。プロセス４００は、パッド酸化物層の２つの領域間の高さの差を制御するためにパッド酸化物層の一方の酸化物領域の高さを増加させ得る。
第１の処理段階４０２では、基板１０２の表面が露出されるように、図２のパッド酸化物層２０６の領域４０８が（たとえば、湿式または乾式のエッチングを使用して）除去され得る。第２の処理段階４０４では、第２の貫通領域４１２が第１の貫通領域４１０よりも高い高さを有するように、パッド酸化物の追加の層が、基板１０２の表面上に、パッド酸化物層２０６よりも上に形成され得る。
第３の処理段階４０６では、第１のイオン注入物２１２および第２のイオン注入物２１６が注入されるとき、第１のイオン注入物２１２は、第１の貫通領域４１０を通って基板１０２に注入され得る。第２のイオン注入物２１６が、第２の貫通領域４１２を通って基板１０２に注入され得る。第１のイオン注入物２１２および第２のイオン注入物２１６が同じレベルの注入エネルギーを使用して注入されるとき、第１の貫通領域４１０と第２の貫通領域４１２との間の高さの差は、第１のイオン注入物２１２を第１の特定の深さに注入するのを可能にし、第２のイオン注入物２１６を第２の特定の深さに注入するのを可能にし得る。イオン注入深さの差をさらに調整するために、マスクを介し異なる注入エネルギーレベルを使用して、第１のイオン注入物２１２および第２のイオン注入物２１６が注入され得る。図１のフィン型半導体デバイス１００を形成するために、（たとえば、誘電体堆積、膜堆積、フォトリソグラフィ、およびエッチングを介して）ＳＴＩ酸化物層１０８、第１のゲート誘電体層１１８、第２のゲート誘電体層１２８、第１のゲート１１２、第２のゲート１２２、ソース（図示せず）、およびドレイン（図示せず）も形成され得る。
図５は、異なる有効フィン高さを有するフィンを有するＦｉｎＦＥＴを含むフィン型半導体デバイスを製造するためのプロセス５００の別の特定の実施形態を示す。プロセス５００は、図１のフィン型半導体デバイス１００を製造するために使用され得る。プロセス５００は、エピタキシーを介してＦｉｎＦＥＴと別のＦｉｎＦＥＴとの間の有効フィン高さの差を制御し得る。
第１の処理段階５０２では、酸化物層５１６が、図１の基板１０２の表面上に形成され得る。第２の処理段階５０４では、領域５２０、５２２、５２４、および５２６が露出されるように、酸化物層５１６の領域が（たとえば、フォトリソグラフィまたはエッチングを使用して）除去され得る。第３の処理段階５０６では、領域５２０および５２２を含む第１の領域５３０が露出されるように、第１のダミーマスク５２８が酸化物層５１６および基板１０２上に形成され得る。第４の処理段階５０８では、第１の高ドーピング層５３２が、エピタキシーを介して領域５２０および５２２内に形成され得る。第１の高ドーピング層５３２は、第１の高さを有し得る。第１の特定のフィン５３６を形成するために、エピタキシーを介して第１の高ドーピング層５３２上に第１の低ドーピング層５３４が形成され得る。第１の高ドーピング層５３２および第１の低ドーピング層５３４を使用して、第２の特定のフィン５３８が、領域５２２内に形成され得る。第１の高ドーピング層５３２は、第１の低ドーピング層５３４よりも高いドーピング濃度を有し得る。第１の高ドーピング層５３２は、Ｎ型ドーパントまたはＰ型ドーパントをドーピングされ得る。
第５の処理段階５１０では、第２の領域５４０を露出させるために、第２のダミーマスク５５８が酸化物層５１６および基板１０２上に形成され得る。第２の高ドーピング層５４２が、エピタキシーを介して領域５２４および５２６内に形成され得る。第２の高ドーピング層５４２は、第２の高さを有し得る。第２の高さは、第１の高ドーピング層５３２の第１の高さと異なる高さを有し得る。第３の特定のフィン５４６を形成するために、エピタキシーを介して領域５２４内の第２の高ドーピング層５４２上に第２の低ドーピング層５４４が形成され得る。第２の高ドーピング層５４２および第２の低ドーピング層５４４を使用して、第４の特定のフィン５４８が、領域５２６内に形成され得る。第２の高ドーピング層５４２は、Ｎ型ドーパントまたはＰ型ドーパントをドーピングされ得る。
第６の処理段階５１２では、第１の特定のフィン５３６を含む第１の特定のＦｉｎＦＥＴ５５０、第２の特定のフィン５３８を含む第２の特定のＦｉｎＦＥＴ５５２、第３の特定のフィン５４６を含む第３の特定のＦｉｎＦＥＴ５５４、および第４の特定のフィン５４８を含む第４の特定のＦｉｎＦＥＴ５５６が、（たとえば、誘電体堆積および膜堆積を介して）各特定のフィン５３６、５３８、５４６、５４８にゲート（図示せず）、ソース（図示せず）、およびドレイン（図示せず）を付加することによって、また酸化物層５１６の特定の量をエッチング除去することによって形成され得る。第１の特定のＦｉｎＦＥＴ５５０および第２の特定のＦｉｎＦＥＴ５５２は、図１の第１の有効フィン高さ１３０に相当する、同じ有効フィン高さ（図５に矢印で示す）を有し得る。第３の特定のＦｉｎＦＥＴ５５４および第４の特定のＦｉｎＦＥＴ５５６は、図１の第２の有効フィン高さ１３２に相当する、同じ有効フィン高さ（図５に矢印で示す）を有し得る。第１の特定のＦｉｎＦＥＴ５５０、第２の特定のＦｉｎＦＥＴ５５２、第３の特定のＦｉｎＦＥＴ５５４、第４の特定のＦｉｎＦＥＴ５５６、またはそれらの任意の組合せは、フィン型半導体デバイスを形成し得る。フィン型半導体デバイスは、図１のフィン型半導体デバイス１００であり得る。
図６は、異なる有効フィン高さを有するフィンを有するＦｉｎＦＥＴを含むフィン型半導体デバイスを製造するためのプロセス６００の別の特定の実施形態を示す。プロセス６００は、ＦｉｎＦＥＴと別のＦｉｎＦＥＴとの間の有効フィン高さの差を制御するために重複するイオン注入物を使用し得る。
第１の処理段階６０２では、第１のパッド酸化物層６７６が、図１の基板１０２の表面上に形成され得る。第１のパッド酸化物層６７６の形成後、イオン注入物６１４が、第１のパッド酸化物層６７６および基板１０２に注入され得る。イオン注入物６１４のうちの少なくとも１つが第１のパッド酸化物層６７６の領域６７８に注入され、イオン注入物６１４のうちの少なくとも１つが基板１０２の領域６１６に注入されるように、イオン注入物６１４が第１の深さに注入され得る。第２の処理段階６０４では、領域６７８を含む第１のパッド酸化物層６７６が、（たとえば、湿式または乾式のエッチングを使用して）除去され得る。第１のエピタキシャル層６１８が、基板１０２の表面上に形成され得る。領域６１６は、第１のエピタキシャル層６１８よりも高いドーピング濃度を有し得る。
第３の処理段階６０６では、第２のパッド酸化物層６２０が、第１のエピタキシャル層６１８の表面上に形成され得る。貫通領域６２４が露出されるように、フォトレジストマスク６２２が、第２のパッド酸化物層６２０上に形成され得る。追加のイオン注入物６２６のうちの少なくとも１つが第２のパッド酸化物層６２０の領域６２８に注入され、追加のイオン注入物６２６のうちの少なくとも１つが第１のエピタキシャル層６１８の領域６３０に注入されるように、追加のイオン注入物６２６が第２の深さに注入され得る。追加のイオン注入物６２６は、イオン注入物６１４と同じドーピング濃度を有し得る。領域６３０は、領域６１６の一部分と重複し得る。
第４の処理段階６０８では、フォトレジストマスク６２２、領域６２８を含む第２のパッド酸化物層６２０が、（たとえば、湿式または乾式のエッチングを使用して）除去され得る。第２のエピタキシャル層６３２が、基板１０２の表面上に形成され得る。第２のエピタキシャル層６３２は、第１のエピタキシャル層６１８と同じドーピング濃度を有し得る。
第５の処理段階６１０では、第１の特定のフィン６３４、第２の特定のフィン６３６、第３の特定のフィン６３８、および第４の特定のフィン６４０が、（たとえば、フォトリソグラフィおよびエッチングを介して）形成され得る。第１の特定のフィン６３４は、第１の高ドーピング領域６４２および第１の低ドーピング領域６４４を含み得る。第１の高ドーピング領域６４２は、領域６１６の一部分を含み得る。第１の低ドーピング領域６４４は、第１のエピタキシャル層６１８の少なくとも一部分と第２のエピタキシャル層６３２の少なくとも一部分とを含み得る。第２の特定のフィン６３６は、第２の高ドーピング領域６４６および第２の低ドーピング領域６４８を含み得る。第２の高ドーピング領域６４６は、領域６１６の少なくとも一部分を含み得る。第２の低ドーピング領域６４８は、第１のエピタキシャル層６１８の少なくとも一部分と第２のエピタキシャル層６３２の少なくとも一部分とを含み得る。第１の高ドーピング領域６４２および第２の高ドーピング領域６４６は、第１の高さを有し得る。
第３の特定のフィン６３８は、第３の高ドーピング領域６５０および第３の低ドーピング領域６５２を含み得る。第３の高ドーピング領域６５０は、領域６１６の少なくとも一部分と領域６３０の少なくとも一部分とを含み得る。第３の低ドーピング領域６５２は、第２のエピタキシャル層６３２の少なくとも一部分を含み得る。第４の特定のフィン６４０は、第４の高ドーピング領域６５４および第４の低ドーピング領域６５６を含み得る。第４の高ドーピング領域６５４は、領域６１６の少なくとも一部分と領域６３０の少なくとも一部分とを含み得る。第４の低ドーピング領域６５６は、第２のエピタキシャル層６３２の少なくとも一部分を含み得る。第３の高ドーピング領域６５０および第４の高ドーピング領域６５４は、第１の高さと異なる第２の高さを有し得る。ＳＴＩハードマスク６５８、６６０、６６２、６６４が、それぞれ、各特定のフィン６３４〜６４０の頂部表面上に形成され得る。ＳＴＩ酸化物層６６６が、特定のフィン６３４〜６４０によって占有されない基板１０２の表面の領域上に形成され得る。
第６の処理段階６１２では、第１の特定のフィン６３４を含む第１の特定のＦｉｎＦＥＴ６６８、第２の特定のフィン６３６を含む第２の特定のＦｉｎＦＥＴ６７０、第３の特定のフィン６３８を含む第３の特定のＦｉｎＦＥＴ６７２、および第４の特定のフィン６４０を含む第４の特定のＦｉｎＦＥＴ６７４が、（たとえば、誘電体堆積および膜堆積を介して）各特定のフィン６３４〜６４０にゲート（図示せず）、ソース（図示せず）、およびドレイン（図示せず）を付加することによって、また酸化物層６６６の特定の量をエッチング除去することによって形成され得る。第１の特定のＦｉｎＦＥＴ６６８および第２の特定のＦｉｎＦＥＴ６７０は、図１の第１の有効フィン高さ１３０に相当する、同じ有効フィン高さ（図６に矢印で示す）を有し得る。第３の特定のＦｉｎＦＥＴ６７２および第４の特定のＦｉｎＦＥＴ６７４は、図１の第２の有効フィン高さ１３２に相当する、同じ有効フィン高さ（図６に矢印で示す）を有し得る。第１の特定のＦｉｎＦＥＴ６６８、第２の特定のＦｉｎＦＥＴ６７０、第３の特定のＦｉｎＦＥＴ６７２、第４の特定のＦｉｎＦＥＴ６７４、またはそれらの任意の組合せは、フィン型半導体デバイスを形成し得る。フィン型半導体デバイスは、図１のフィン型半導体デバイス１００であり得る。
図７は、異なる有効フィン高さを有するフィンを有するＦｉｎＦＥＴを含むフィン型半導体デバイスを製造するためのプロセス７００の別の特定の実施形態を示す。プロセス７００は、フィン形成後に基板にイオン注入物を注入し得る。
第１の処理段階７０２では、ＳＴＩ酸化物／ＳｉＮ層７１４が、図１の基板１０２の表面上に形成され得る。第２の処理段階７０４では、第１の特定のフィン７１６、第２の特定のフィン７１８、第３の特定のフィン７２０、および第４の特定のフィン７２２が、基板１０２の一部分とＳＴＩ酸化物／ＳｉＮ層７１４の一部分とをエッチング除去することによって形成され得る。各特定のフィン７１６〜７２２は、ＳＴＩ酸化物／ＳｉＮ層７１４の少なくとも残りの部分と基板１０２の少なくとも一部分とを含み得る。第３の処理段階７０６では、ＳＴＩ酸化物層７２４が、特定のフィン７１６〜７２２によって占有されない基板１０２の表面の領域上に形成され得る。
第４の処理段階７０８では、フォトレジストマスク７２６が第１の特定のフィン７１６および第２の特定のフィン７１８上に形成され得る。第１のイオン注入物７２８が、低エネルギー横方向スキャッタリング注入によって第１の深さにおいて第３の特定のフィン７２０の領域に注入され得る。この領域は、基板１０２の一部分を含み得る。第１のイオン注入物７２８が、第１の深さにおいて第４の特定のフィン７２２の領域にも注入され得る。第４の特定のフィン７２２の領域は、基板１０２の一部分を含み得る。
第５の処理段階７１０では、フォトレジストマスク７２６とＳＴＩ酸化物層７２４の一部分とが、（たとえば、乾式または湿式のエッチングを使用して）除去され得る。第２のイオン注入物７３０が、低エネルギー横方向スキャッタリング注入によって第２の深さにおいて各特定のフィン７１６〜７２２に注入され得る。特定の実施形態では、第１のイオン注入物７２８および／または第２のイオン注入物が、横方向スキャッタリングドーピングを介して注入される。第２の深さは、第１の深さと異なる可能性がある。第２のイオン注入物７３０が第１のイオン注入物７２８と重複するように、第２のイオン注入物７３０が、第３の特定のフィン７２０および第４の特定のフィン７２２に注入され得る。第１のイオン注入物７２８および第２のイオン注入物７３０は、同じドーピング濃度を有する可能性がある。第１のイオン注入物７２８および第２のイオン注入物７３０は、基板１０２と異なるドーピング濃度を有する可能性がある。特定の実施形態では、第１のイオン注入物７２８および第２のイオン注入物７３０は、Ｎ型ドーパントである。別の特定の実施形態では、第１のイオン注入物７２８および第２のイオン注入物７３０は、Ｐ型ドーパントである。
第２のイオン注入物７３０を含む第１の特定のフィン７１６の領域は、第１の高ドーピング領域である可能性があり、基板１０２の一部分を含む第１の特定のフィン７１６の領域は、第１の低ドーピング領域である可能性がある。第２のイオン注入物７３０を含む第２の特定のフィン７１８の領域は、第２の高ドーピング領域である可能性があり、基板１０２の一部分を含む第２の特定のフィン７１８の領域は、第２の低ドーピング領域である可能性がある。第１の高ドーピング領域および第２の高ドーピング領域は、第１の高さを有し得る。
第１のイオン注入物７２８および第２のイオン注入物７３０を含む第３の特定のフィン７２０の領域は、第３の高ドーピング領域である可能性がある。基板１０２の一部分を含む第３の特定のフィン７２０の領域は、第３の低ドーピング領域である可能性がある。第１のイオン注入物７２８および第２のイオン注入物７３０を含む第４の特定のフィン７２２の領域は、第４の高ドーピング領域である可能性があり、基板１０２の一部分を含む第４の特定のフィン７２２の領域は、第４の低ドーピング領域である可能性がある。第３の高ドーピング領域および第４の高ドーピング領域は、第２の高さを有し得る。第２の高さは、第１の高さと異なる可能性がある。
第６の処理段階７１２では、第１の特定のフィン７１６を含む第１の特定のＦｉｎＦＥＴ７３２、第２の特定のフィン７１８を含む第２の特定のＦｉｎＦＥＴ７３４、第３の特定のフィン７２０を含む第３の特定のＦｉｎＦＥＴ７３６、および第４の特定のフィン７２２を含む第４の特定のＦｉｎＦＥＴ７３８が、ＳＴＩ酸化物／ＳｉＮ層７１４の残りの部分とＳＴＩ酸化物層７２４の一部分とをエッチング除去することによって、また（たとえば、誘電体堆積、膜堆積、フォトリソグラフィ、およびエッチングを介して）各特定のフィン７１６〜７２２にゲート（図示せず）、ソース（図示せず）、およびドレイン（図示せず）を付加することによって形成され得る。第１の特定のＦｉｎＦＥＴ７３２および第２の特定のＦｉｎＦＥＴ７３４は、図１の第１の有効フィン高さ１３０に相当する、同じ有効フィン高さ（図７に矢印で示す）を有し得る。第３の特定のＦｉｎＦＥＴ７３６および第４の特定のＦｉｎＦＥＴ７３８は、図１の第２の有効フィン高さ１３２に相当する、同じ有効フィン高さ（図７に矢印で示す）を有し得る。第１の特定のＦｉｎＦＥＴ７３２、第２の特定のＦｉｎＦＥＴ７３４、第３の特定のＦｉｎＦＥＴ７３６、第４の特定のＦｉｎＦＥＴ７３８、またはそれらの任意の組合せは、フィン型半導体デバイスを形成し得る。フィン型半導体デバイスは、図１のフィン型半導体デバイス１００であり得る。
図８は、異なる有効フィン高さを有するフィンを有するＦｉｎＦＥＴを含む相補型金属酸化物半導体（ＣＭＯＳ）デバイスを製造するためのプロセス８００の特定の実施形態を示す。第１の処理段階８０２では、パッド酸化物層８１０が、図１の基板１０２の表面上に形成され得る。第１の貫通領域８１４が露出されるように、第１のフォトレジストマスク８１２が、パッド酸化物層８１０の表面上に形成され得る。Ｎ型イオン注入物８１６が、第１の貫通領域８１４を介して第１の深さに注入され得る。Ｎ型イオン注入物８１６のうちの少なくとも１つがパッド酸化物層８１０の領域８１８に注入され、Ｎ型イオン注入物８１６のうちの少なくとも１つが基板１０２の領域８２０に注入されるように、Ｎ型イオン注入物８１６が第１の深さに注入され得る。
第２の処理段階８０４では、第２の貫通領域８２４が露出されるように、第１のフォトレジストマスク８１２が（たとえば、アッシングおよび湿式洗浄を使用して）除去され、第２のフォトレジストマスク８２２がパッド酸化物層８１０の表面上に形成され得る。Ｐ型イオン注入物８２６が、第２の貫通領域８２４を介して第１の深さに注入され得る。Ｐ型イオン注入物８２６のうちの少なくとも１つがパッド酸化物層８１０の領域８２８に注入され、Ｐ型イオン注入物８２６のうちの少なくとも１つが基板１０２の領域８３０に注入されるように、Ｐ型イオン注入物８２６が第１の深さに注入され得る。特定の実施形態では、Ｐ型イオン注入物８２６は、Ｎ型イオン注入物８１６と異なるドーピング濃度を有し得る。別の特定の実施形態では、Ｐ型イオン注入物８２６は、Ｎ型イオン注入物８１６と同じドーピング濃度を有し得る。
第３の処理段階８０６では、第２のフォトレジストマスク８２２、領域８１８、８２８を含むパッド酸化物層８１０が、（たとえば、アッシング、湿式洗浄、および湿式または乾式のエッチングを使用して）基板１０２の表面から除去され得る。エピタキシャル層８３２が、基板１０２の表面上に形成され得る。領域８２０は、エピタキシャル層８３２と異なるドーピング濃度を有し得る。領域８２０は、エピタキシャル層８３２と異なるドーピング濃度を有し得る。領域８３０は、エピタキシャル層８３２と異なるドーピング濃度を有し得る。第１の特定のフィン８３４、第２の特定のフィン８３６、第３の特定のフィン８３８、および第４の特定のフィン８４０が、図６の製造プロセス６００で説明したものと同様の方法で形成され得る。
第４の処理段階８０８では、第１の特定のフィン８３４を含む第１の特定のＦｉｎＦＥＴ８４２、第２の特定のフィン８３６を含む第２の特定のＦｉｎＦＥＴ８４４、第３の特定のフィン８３８を含む第３の特定のＦｉｎＦＥＴ８４６、および第４の特定のフィン８４０を含む第４の特定のＦｉｎＦＥＴ８４８が、図６の製造プロセス６００で説明したものと同様の方法で形成され得る。第１の特定のＦｉｎＦＥＴ８４２および第２の特定のＦｉｎＦＥＴ８４４は、ＰＭＯＳ半導体デバイスを形成し得る。第３の特定のＦｉｎＦＥＴ８４６および第４の特定のＦｉｎＦＥＴ８４８は、ＮＭＯＳ半導体デバイスを形成し得る。ＮＭＯＳ半導体デバイスおよびＰＭＯＳ半導体デバイスは、ＣＭＯＳデバイスを形成し得る。
図９は、異なる有効フィン高さを有するフィンを有するＦｉｎＦＥＴを含むＣＭＯＳデバイスを製造するためのプロセス９００の別の特定の実施形態を示す。プロセス９００は、様々なタイプのイオン注入物を様々なフィンに注入し得る。
第１の処理段階９０２では、第１の特定のフィン９１０、第２の特定のフィン９１２、第３の特定のフィン９１４、および第４の特定のフィン９１６が、図７の製造プロセス７００で説明したものと同様の方法で、図１の基板１０２の表面上に形成され得る。第２の処理段階９０４では、第３の特定のフィン９１４および第４の特定のフィン９１６が露出されるように、第１のフォトレジストマスク９１８が形成され得る。Ｐ型イオン注入物９２０が、（たとえば、低エネルギー注入横方向スキャッタリングドーピングを介して）第１の深さにおいて第３の特定のフィン９１４および第４の特定のフィン９１６に注入され得る。
第３の処理段階９０６では、第１のフォトレジストマスク９１８が、（たとえば、アッシングおよび湿式洗浄を使用して）除去され得る。第１の特定のフィン９１０および第２の特定のフィン９１２が露出されるように、第２のフォトレジストマスク９２２が形成され得る。Ｎ型イオン注入物９２４が、（たとえば、低エネルギー注入横方向スキャッタリングドーピングを介して）第１の深さにおいて第１の特定のフィン９１０および第２の特定のフィン９１２に注入され得る。第４の処理段階９０８では、第２のフォトレジストマスク９２２が、（たとえば、アッシングおよび湿式洗浄プロセスを使用して）除去され得る。第１の特定のフィン９１０を含む第１の特定のＦｉｎＦＥＴ９２６、第２の特定のフィン９１２を含む第２の特定のＦｉｎＦＥＴ９２８、第３の特定のフィン９１４を含む第３の特定のＦｉｎＦＥＴ９３０、および第４の特定のフィン９１６を含む第４の特定のＦｉｎＦＥＴ９３２が、図７の製造プロセス７００で説明したものと同様の方法で形成され得る。第１の特定のＦｉｎＦＥＴ９２６および第２の特定のＦｉｎＦＥＴ９２８は、ＰＭＯＳ半導体デバイスを形成し得る。第３の特定のＦｉｎＦＥＴ９３０および第４の特定のＦｉｎＦＥＴ９３２は、ＮＭＯＳ半導体デバイスを形成し得る。ＮＭＯＳ半導体デバイスおよびＰＭＯＳ半導体デバイスは、ＣＭＯＳデバイスを形成し得る。
図１０は、異なる有効フィン高さを有するフィンを有するＦｉｎＦＥＴを含むフィン型半導体デバイスの製造方法１０００の特定の実施形態を示すフローチャートである。方法１０００は、１００２において、基板から延びるフィンを形成するステップを含む。フィンは、第１のドーピング濃度を有する第１の領域と第２のドーピング濃度を有する第２の領域とを含む。第１のドーピング濃度は、第２のドーピング濃度よりも大きい。たとえば、図１を参照すると、第１のＦｉｎＦＥＴ１０４は、第１のフィン１１０および第１のゲート１１２を含み得る。第１のフィン１１０は、第１の領域１１４および第２の領域１１６を含み得る。第１の領域１１４は、第２の領域１１６よりも高いドーピング濃度を有し得る。特定の実施形態では、方法１０００は、１００４において、基板から延びる第２のフィンを形成するステップも含む。第２のフィンは、第１のドーピング濃度を有する第３の領域と第２のドーピング濃度を有する第４の領域とを含む。たとえば、図１を参照すると、第２のフィン１２０は、第３の領域１２４および第４の領域を含み得る。第３の領域１２４および第１の領域１１４は、同じドーピング濃度を有する可能性がある。第４の領域１２６および第２の領域１１６は、同じドーピング濃度を有する可能性がある。
特定の実施形態では、方法１０００は、１００６で、第１の特定の深さにおいて基板に第１のイオン注入物を注入するステップをさらに含む。たとえば、図２を参照すると、第１のイオン注入物２１２が、第１の注入エネルギーレベルを使用して第１の特定の深さにおいて基板１０２に注入され得る。特定の実施形態では、方法１０００は、１００８で、第２の特定の深さにおいて基板に第２のイオン注入物を注入するステップをさらに含む。第１の特定の深さは、第２の特定の深さと異なる。第１の領域は、第１のイオン注入物のうちの少なくとも１つを含む。第３の領域は、第２のイオン注入物のうちの少なくとも１つを含む。たとえば、図２を参照すると、第２のイオン注入物２１６が、第２の注入エネルギーレベルを使用して第２の特定の深さにおいて基板１０２に注入され得る。第１の特定の深さは、第２の特定の深さと異なる可能性がある。第１のイオン注入物２１２のうちの少なくとも１つは第１の領域１１４を形成し、第２のイオン注入物２１６のうちの少なくとも１つは第３の領域１２４を形成する。
特定の実施形態では、方法１０００は、１０１０で、第２の特定の深さにおいて基板に第２のイオン注入物を注入するステップをさらに含む。第１の領域は第１のイオン注入物のうちの少なくとも１つを含み、第３の領域は、第１のイオン注入物のうちの少なくとも１つと第２のイオン注入物のうちの少なくとも１つとを含む。たとえば、図６を参照すると、追加のイオン注入物６２６のうちの少なくとも１つが第２のパッド酸化物層６２０の領域６２８に注入され、追加のイオン注入物６２６のうちの少なくとも１つが第１のエピタキシャル層６１８の領域６３０に注入されるように、追加のイオン注入物６２６が第２の深さに注入され得る。第１の高ドーピング領域６４２は、領域６１６の一部分を含むことができ、第３の高ドーピング領域６５０は、領域６１６の少なくとも一部分と領域６３０の少なくとも一部分と含み得る。特定の実施形態では、方法１０００は、１０１２において、基板上に酸化物層を形成するステップをさらに含む。フィンを含むフィン型半導体デバイスのソースおよびドレインの形成前には、酸化物層のドーピング濃度は、第１のドーピング濃度よりも小さい。たとえば、ＳＴＩ酸化物層１０８が基板１０２上に形成され得る。フィン型半導体デバイス１００のソースおよびドレインの形成前には、ＳＴＩ酸化物層１０８は、第１のドーピング濃度（１０１６〜１０１８／ｃｍ３）よりも小さいドーピング濃度を有する可能性がある。
したがって、方法１０００は、制御可能な有効フィン高さを有するフィン型半導体デバイスを製造することを可能にし得る。制御可能な有効フィン高さを有するフィン型半導体デバイスは、得られる半導体デバイスの設計パラメータに適合させるために非整数駆動電流比を提供し得る。
図１１は、異なる有効フィン高さを有するフィンを有するＦｉｎＦＥＴを含むフィン型半導体デバイスの製造方法１１００の特定の実施形態を示すフローチャートである。方法１１００は、１１０２において、基板から延びるフィンを形成するステップを含む。フィンは、第１のドーピング濃度を有する第１の領域と第２のドーピング濃度を有する第２の領域とを含む。第１のドーピング濃度は、第２のドーピング濃度よりも大きい。たとえば、図１を参照すると、第１のＦｉｎＦＥＴ１０４は、第１のフィン１１０および第１のゲート１１２を含み得る。第１のフィン１１０は、第１の領域１１４および第２の領域１１６を含み得る。第１の領域１１４は、第２の領域１１６よりも高いドーピング濃度を有し得る。特定の実施形態では、方法１１００は、１１０４において、基板から延びる第２のフィンを形成するステップも含む。第２のフィンは、第１のドーピング濃度を有する第３の領域と第２のドーピング濃度を有する第４の領域とを含む。たとえば、図１を参照すると、第２のフィン１２０は、第３の領域１２４および第４の領域を含み得る。第３の領域１２４および第１の領域１１４は、同じドーピング濃度を有する可能性がある。第４の領域１２６および第２の領域１１６は、同じドーピング濃度を有する可能性がある。
特定の実施形態では、方法１１００は、１１０６において、基板上にパッド酸化物層を形成するステップをさらに含む。たとえば、図２を参照すると、パッド酸化物層２０６が、基板１０２の表面上に形成され得る。特定の実施形態では、方法１１００は、１１０８において、第１の酸化物領域および第２の酸化物領域を形成するために、パッド酸化物層の一部分を除去するステップをさらに含む。第１の酸化物領域は、第２の酸化物領域と異なる高さを有する。第１のイオン注入物が、第１の酸化物領域を通って基板に注入される。第２のイオン注入物が、第２の酸化物領域を通って基板に注入される。たとえば、図３を参照すると、図２のパッド酸化物層２０６が形成された後、第２の酸化物領域３１０よりも薄い第１の酸化物領域３０８を露出させるために、パッド酸化物層２０６の一部分３０６が（たとえば、湿式または乾式のエッチングを使用して）除去され得る。第１のイオン注入物２１２が、第１の酸化物領域３０８を通って図１の基板１０２に注入され得る。第２のイオン注入物２１６が、第２の酸化物領域３１０を通って基板１０２に注入され得る。
特定の実施形態では、方法１１００は、１１１０において、第１の酸化物領域および第２の酸化物領域を形成するために、パッド酸化物層の特定の領域上に追加の酸化物層を形成するステップをさらに含む。たとえば、図４を参照すると、第２の貫通領域４１２が第１の貫通領域４１０よりも高い高さを有するように、パッド酸化物の追加の層が、基板１０２の表面上に、パッド酸化物層２０６よりも上に形成され得る。特定の実施形態では、方法１１００は、１１１２において、基板上に酸化物層を形成するステップをさらに含む。フィンを含むフィン型半導体デバイスのソースおよびドレインの形成前には、酸化物層のドーピング濃度は、第１のドーピング濃度よりも小さい。たとえば、ＳＴＩ酸化物層１０８が基板１０２上に形成され得る。フィン型半導体デバイス１００のソースおよびドレインの形成前には、ＳＴＩ酸化物層１０８は、第１のドーピング濃度（１０１６〜１０１８／ｃｍ３）よりも小さいドーピング濃度を有する可能性がある。
したがって、方法１１００は、制御可能な有効フィン高さを有するフィン型半導体デバイスを製造することを可能にし得る。制御可能な有効フィン高さを有するフィン型半導体デバイスは、得られる半導体デバイスの設計パラメータに適合させるために非整数駆動電流比を提供し得る。
図１２は、異なる有効フィン高さを有するフィンを有するＦｉｎＦＥＴ（たとえば、図１〜図９のＦｉｎＦＥＴのいずれか）を含む通信デバイス１２００のブロック図である。図１０および図１１で説明する方法、またはそれらのいくつかの部分は、通信デバイス１２００において、または通信デバイス１２００によって（またはその構成要素によって）実行され得る。
通信デバイス１２００は、メモリ１２３２に結合された、デジタル信号プロセッサ（ＤＳＰ）などのプロセッサ１２１０を含む。メモリ１２３２は、命令１２４６を記憶する非一時的な有形のコンピュータ可読記憶デバイスおよび／またはプロセッサ可読記憶デバイスであり得る。命令１２４６は、図１０および図１１を参照しながら説明した方法などの、本明細書で説明する１つまたは複数の機能または方法を実行するために、プロセッサ１２１０によって実行可能であり得る。
図１２は、プロセッサ１２１０およびディスプレイデバイス１２２８に結合されたディスプレイコントローラ１２２６も通信デバイス１２００が含み得ることを示す。コーダ／デコーダ（コーデック）１２３４も、プロセッサ１２１０に結合され得る。スピーカ１２３６およびマイクロフォン１２３８が、コーデック１２３４に結合され得る。図１２は、プロセッサ１２１０に結合されたワイヤレスコントローラ１２４０も示す。ワイヤレスコントローラ１２４０は、トランシーバ１２５０を介してアンテナ１２４２と通信している。ワイヤレスコントローラ１２４０、トランシーバ１２５０、およびアンテナ１２４２は、通信デバイス１２００によるワイヤレス通信を可能にするワイヤレスインターフェースを表し得る。通信デバイス１２００はいくつかのワイヤレスインターフェースを含む場合があり、様々なワイヤレスネットワークは、様々なネットワーキング技術またはネットワーキング技術の組合せ（たとえば、Ｂｌｕｅｔｏｏｔｈ（登録商標）低エネルギー、近接場通信、Ｗｉ−Ｆｉ、セルラーなど）をサポートするように構成される。
特定の実施形態では、プロセッサ１２１０、ディスプレイコントローラ１２２６、メモリ１２３２、コーデック１２３４、ワイヤレスコントローラ１２４０、およびトランシーバ１２５０は、システムインパッケージデバイスまたはシステムオンチップデバイス１２２２に含まれる。特定の実施形態では、入力デバイス１２３０および電源１２４４は、システムオンチップデバイス１２２２に結合される。その上、特定の実施形態では、図１２に示すように、ディスプレイデバイス１２２８、入力デバイス１２３０、スピーカ１２３６、マイクロフォン１２３８、アンテナ１２４２、および電源１２４４は、システムオンチップデバイス１２２２の外部にある。しかしながら、ディスプレイデバイス１２２８、入力デバイス１２３０、スピーカ１２３６、マイクロフォン１２３８、アンテナ１２４２、および電源１２４４の各々は、インターフェースまたはコントローラなどのシステムオンチップデバイス１２２２の構成要素に結合され得る。
プロセッサ１２１０は、制御可能な有効フィン高さを有するＦｉｎＦＥＴ１２４８を少なくとも部分的に使用して実装され得る。ＦｉｎＦＥＴ１２４８は、図１〜図９のＦｉｎＦＥＴのいずれかであり得る。ＦｉｎＦＥＴ１２４８は、非整数電流比を提供するために通信デバイス１２００の１つまたは複数の構成要素の回路に使用され得る。
プロセッサ１２１０がＦｉｎＦＥＴ１２４８を少なくとも部分的に使用して実装されるように説明されるが、ディスプレイコントローラ１２２６、メモリ１２３２、コーデック１２３４、ワイヤレスコントローラ１２４０のいずれも、ＦｉｎＦＥＴ１２４８を少なくとも部分的に使用して実装され得ることを理解されたい。
説明する実施形態とともに、基板と、基板から延びるフィン型半導体デバイスとを含み得る装置が開示される。フィン型半導体デバイスは、フィン型伝導チャネルを提供するための手段を含み得る。フィン型伝導チャネルを提供するための手段は、第１のドーピング濃度を有する第１の領域と第２のドーピング濃度を有する第２の領域とを含み得る。第１のドーピング濃度は、第２のドーピング濃度よりも大きい。たとえば、フィン型伝導チャネルを提供するための手段は、図１の第１のフィン１１０、第２のフィン１２０、図５〜図９の特定のフィンのいずれか、フィン型伝導チャネルを提供するように構成された１つもしくは複数の他のデバイス、またはそれらの任意の組合せを含み得る。この装置は、電流漏れを遮蔽するための手段も含み得る。たとえば、電流漏れを遮蔽するための手段は、図１のＳＴＩ酸化物層１０８、電流漏れを遮蔽するように構成された１つもしくは複数の他のデバイス、またはそれらの任意の組合せを含み得る。フィン型半導体デバイスのソースおよびドレインの形成前には、電流漏れを遮蔽するための手段のドーピング濃度は、第１のドーピング濃度よりも小さい。たとえば、フィン型半導体デバイス１００のソースおよびドレインの形成前には、ＳＴＩ酸化物層１０８は、第１のドーピング濃度（１０１６〜１０１８／ｃｍ３）よりも小さいドーピング濃度を有する可能性がある。
特定の実施形態では、この装置は、フィン型伝導チャネルを提供するための第２の手段も含む。たとえば、フィン型伝導チャネルを提供するための第２の手段は、図１の第１のフィン１１０、第２のフィン１２０、図５〜図９の特定のフィンのいずれか、フィン型伝導チャネルを提供するように構成された１つもしくは複数の他のデバイス、またはそれらの任意の組合せを含み得る。
前述の開示されたデバイスおよび機能は、コンピュータ可読媒体に記憶されたコンピュータファイル（たとえば、ＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲなど）の中に設計および構成することができる。そのようなファイルの一部またはすべてが、そのようなファイルに基づいてデバイスを作製する作製担当者に提供され得る。得られた製品は半導体ウエハを含み、半導体ウエハは次いで半導体ダイに切り分けられ、半導体チップにパッケージングされる。次いで、これらのチップは、上述のデバイス内で利用される。図１３は、電子デバイス製造プロセス１３００の特定の例示的な実施形態を示す。
物理デバイス情報１３０２が、製造プロセス１３００において研究用コンピュータ１３０６などで受け取られる。物理デバイス情報１３０２は、図１のフィン型半導体デバイス１００、第１のフィン１１０、第２のフィン１２０、第１のＦｉｎＦＥＴ１０４、第２のＦｉｎＦＥＴ１０６、図２〜図９のフィンのいずれか、図２〜図９のＦｉｎＦＥＴのいずれか、またはそれらの任意の組合せなどの半導体デバイスの少なくとも１つの物理的特性を表す設計情報を含み得る。たとえば、物理デバイス情報１３０２は、研究用コンピュータ１３０６に結合されたユーザインターフェース１３０４を介して入力される、物理的パラメータ、材料特性、および構造情報を含み得る。研究用コンピュータ１３０６は、メモリ１３１０などのコンピュータ可読媒体に結合された、１つまたは複数の処理コアなどのプロセッサ１３０８を含む。メモリ１３１０は、プロセッサ１３０８に、ファイルフォーマットに適合するように物理デバイス情報１３０２を変換させ、ライブラリファイル１３１２を生成させるように実行可能であるコンピュータ可読命令を記憶し得る。
特定の実施形態では、ライブラリファイル１３１２は、変換された設計情報を含む少なくとも１つのデータファイルを含む。たとえば、ライブラリファイル１３１２は、電子設計自動化（ＥＤＡ）ツール１３２０とともに使用するために提供される、図１のフィン型半導体デバイス１００、第１のフィン１１０、第２のフィン１２０、第１のＦｉｎＦＥＴ１０４、第２のＦｉｎＦＥＴ１０６、図２〜図９のフィンのいずれか、図２〜図９のＦｉｎＦＥＴのいずれか、またはそれらの任意の組合せを含む、デバイスを含む半導体デバイスのライブラリを含み得る。
ライブラリファイル１３１２は、メモリ１３１８に結合された、１つまたは複数の処理コアなどのプロセッサ１３１６を含む設計用コンピュータ１３１４において、ＥＤＡツール１３２０とともに使用され得る。ＥＤＡツール１３２０は、設計用コンピュータ１３１４のユーザが、ライブラリファイル１３１２の図１のフィン型半導体デバイス１００、第１のフィン１１０、第２のフィン１２０、第１のＦｉｎＦＥＴ１０４、第２のＦｉｎＦＥＴ１０６、図２〜図９のフィンのいずれか、図２〜図９のＦｉｎＦＥＴのいずれか、またはそれらの任意の組合せを含む回路を設計することを可能にするために、メモリ１３１８においてプロセッサ実行可能命令として記憶され得る。たとえば、設計用コンピュータ１３１４のユーザは、設計用コンピュータ１３１４に結合されたユーザインターフェース１３２４を介して、回路設計情報１３２２を入力し得る。回路設計情報１３２２は、図１のフィン型半導体デバイス１００、第１のフィン１１０、第２のフィン１２０、第１のＦｉｎＦＥＴ１０４、第２のＦｉｎＦＥＴ１０６、図２〜図９のフィンのいずれか、図２〜図９のＦｉｎＦＥＴのいずれか、またはそれらの任意の組合せなどの半導体デバイスの少なくとも１つの物理的特性を表す設計情報を含み得る。例示のために、回路設計の特性は、回路設計における特定の回路の識別および他の要素との関係、位置情報、形状サイズ情報、相互接続情報、または半導体デバイスの物理的特性を表す他の情報を含み得る。
設計用コンピュータ１３１４は、回路設計情報１３２２を含む設計情報をファイルフォーマットに準拠するように変換するように構成され得る。例示のために、ファイル形態は、グラフィックデータシステム（ＧＤＳＩＩ）ファイルフォーマットなどの、平面的な幾何形状、テキストラベル、および階層型フォーマットでの回路レイアウトについての他の情報を表す、データベースバイナリファイルフォーマットを含み得る。設計用コンピュータ１３１４は、他の回路または情報に加えて、図１のフィン型半導体デバイス１００、第１のフィン１１０、第２のフィン１２０、第１のＦｉｎＦＥＴ１０４、第２のＦｉｎＦＥＴ１０６、図２〜図９のフィンのいずれか、図２〜図９のＦｉｎＦＥＴのいずれか、またはそれらの任意の組合せについて説明する情報を含む、ＧＤＳＩＩファイル１３２６などの、変換された設計情報を含むデータファイルを生成するように構成され得る。例示のために、データファイルは、図１のフィン型半導体デバイス１００、第１のフィン１１０、第２のフィン１２０、第１のＦｉｎＦＥＴ１０４、第２のＦｉｎＦＥＴ１０６、図２〜図９のフィンのいずれか、図２〜図９のＦｉｎＦＥＴのいずれかを含み、システムオンチップ（ＳＯＣ）内に追加の電子回路および構成要素も含む、ＳＯＣに相当する情報を含み得る。
ＧＤＳＩＩファイル１３２６は、作製プロセス１３２８において、ＧＤＳＩＩファイル１３２６内の変換された情報を使用して、図１のフィン型半導体デバイス１００、第１のフィン１１０、第２のフィン１２０、第１のＦｉｎＦＥＴ１０４、第２のＦｉｎＦＥＴ１０６、図２〜図９のフィンのいずれか、図２〜図９のＦｉｎＦＥＴのいずれか、またはそれらの任意の組合せを製造するために受け取られ得る。たとえば、デバイス製造プロセスは、代表的なマスク１３３２として示される、フォトリソグラフィプロセスで使用されるマスクなどの、１つまたは複数のマスクを作製するために、ＧＤＳＩＩファイル１３２６をマスク製造業者１３３０に提供するステップを含み得る。代表的なマスク１３３２は、テストされ代表的なダイ１３３６などのダイに分割され得る、１つまたは複数のウエハ１１３４を生成するために、作製プロセス中に使用され得る。代表的なダイ１３３６は、図１のフィン型半導体デバイス１００、第１のフィン１１０、第２のフィン１２０、第１のＦｉｎＦＥＴ１０４、第２のＦｉｎＦＥＴ１０６、図２〜図９のフィンのいずれか、図２〜図９のＦｉｎＦＥＴのいずれか、またはそれらの任意の組合せを含む、デバイスを含む回路を含む。
代表的なダイ１３３６をパッケージングプロセス１３３８に供給することができ、代表的なダイ１３３６は、代表的なパッケージ１３４０に組み込まれる。たとえば、パッケージ１３４０は、システムインパッケージ（ＳｉＰ）構成などの、ダイ１３３６または複数のダイを含み得る。パッケージ１３４０は、電子デバイス技術合同協議会（ＪＥＤＥＣ）規格などの１つもしくは複数の規格または仕様に準拠するように構成され得る。
パッケージ１３４０に関する情報は、コンピュータ１３４６に記憶された構成要素ライブラリなどを介して、様々な製品設計者に配布され得る。コンピュータ１３４６は、メモリ１３５０に結合された、１つまたは複数の処理コアなどのプロセッサ１３４８を含み得る。プリント回路基板（ＰＣＢ）ツールは、ユーザインターフェース１３４４を介してコンピュータ１３４６のユーザから受け取られたＰＣＢ設計情報１３４２を処理するために、メモリ１３５０においてプロセッサ実行可能命令として記憶され得る。ＰＣＢ設計情報１３４２は、回路基板上のパッケージングされた半導体デバイスと、図１のフィン型半導体デバイス１００、第１のフィン１１０、第２のフィン１２０、第１のＦｉｎＦＥＴ１０４、第２のＦｉｎＦＥＴ１０６、図２〜図９のフィンのいずれか、図２〜図９のＦｉｎＦＥＴのいずれか、またはそれらの任意の組合せを含む、パッケージ１３４０に相当するパッケージングされた半導体デバイスとの物理的な位置情報を含み得る。
コンピュータ１３４６は、回路基板上のパッケージングされた半導体デバイスの物理的な位置情報とともに、配線およびビアなどの電気的な接続部のレイアウトを含む、データを含むＧＥＲＢＥＲファイル１３５２などのデータファイルを生成するためにＰＣＢ設計情報１３４２を変換するように構成される可能性があり、パッケージングされた半導体デバイスは、図１のフィン型半導体デバイス１００、第１のフィン１１０、第２のフィン１２０、第１のＦｉｎＦＥＴ１０４、第２のＦｉｎＦＥＴ１０６、図２〜図９のフィンのいずれか、図２〜図９のＦｉｎＦＥＴのいずれか、またはそれらの任意の組合せを含むパッケージ１３４０に相当する。他の実施形態では、変換されたＰＣＢ設計情報によって生成されたデータファイルは、ＧＥＲＢＥＲフォーマット以外のフォーマットを有し得る。
ＧＥＲＢＥＲファイル１３５２は、基板組立てプロセス１３５４において受け取られ、ＧＥＲＢＥＲファイル１３５２内に記憶される設計情報に従って製造される、代表的なＰＣＢ１３５６などのＰＣＢを作成するために使用され得る。たとえば、ＧＥＲＢＥＲファイル１３５２は、ＰＣＢ製造プロセスの様々なステップを実行するために、１つまたは複数の機械にアップロードされ得る。ＰＣＢ１３５６は、代表的なプリント回路アセンブリ（ＰＣＡ）１３５８を形成するために、パッケージ１３４０を含む電子構成要素を装着され得る。
ＰＣＡ１３５８は、製品製造プロセス１３６０において受け取られ、第１の代表的な電子デバイス１３６２および第２の代表的な電子デバイス１３６４のような、１つまたは複数の電子デバイスとなるように統合され得る。例示的かつ非限定的な例として、第１の代表的な電子デバイス１３６２、第２の代表的な電子デバイス１３６４、またはこれらの両方は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータの群から選択される可能性があり、これらに、図１のフィン型半導体デバイス１００、第１のフィン１１０、第２のフィン１２０、第１のＦｉｎＦＥＴ１０４、第２のＦｉｎＦＥＴ１０６、図２〜図９のフィンのいずれか、図２〜図９のＦｉｎＦＥＴのいずれかが組み込まれる。別の例示的かつ非限定的な例として、電子デバイス１３６２および１３６４のうちの１つまたは複数は、モバイル電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、メータ読取り機器などの固定位置データユニット、または、データもしくはコンピュータ命令を記憶するかもしくは取り出す任意の他のデバイス、またはこれらの任意の組合せなどの遠隔ユニットであり得る。図１３は、本開示の教示を使用して遠隔ユニットを例示するが、本開示は、これらの例示されたユニットに限定されない。本開示の実施形態は、メモリおよびオンチップ回路を含む能動的な集積回路を含む、任意のデバイスにおいて適切に利用され得る。
図１のフィン型半導体デバイス１００、第１のフィン１１０、第２のフィン１２０、第１のＦｉｎＦＥＴ１０４、第２のＦｉｎＦＥＴ１０６、図２〜図９のフィンのいずれか、図２〜図９のＦｉｎＦＥＴのいずれか、またはそれらの任意の組合せを含むデバイスは、例示的なプロセス１３００で説明するように、作製され、処理され、電子デバイスに組み込まれ得る。図１〜図９に関して開示された実施形態の１つまたは複数の態様は、ライブラリファイル１３１２、ＧＤＳＩＩファイル１３２６、およびＧＥＲＢＥＲファイル１３５２の内部などの、様々な処理段階で含めることができるとともに、研究用コンピュータ１３０６のメモリ１３１０、設計用コンピュータ１３１４のメモリ１３１８、コンピュータ１３４６のメモリ１３５０、基板組立てプロセス１３５４などの様々な段階で使用される１つもしくは複数の他のコンピュータまたはプロセッサ（図示せず）のメモリに記憶することができ、代表的なマスク１３３２、代表的なダイ１３３６、パッケージ１３４０、ＰＣＡ１３５８、プロトタイプの回路もしくはデバイス（図示せず）などの他の製品、またはそれらの任意の組合せなどの、１つもしくは複数の他の物理的な実施形態にも組み込まれ得る。物理デバイス設計から最終製品までの生産の様々な代表的な段階を示したが、他の実施形態では、より少ない段階が使用されるか、またはさらなる段階が含まれる場合がある。同様に、例示的なプロセス１３００は、例示的なプロセス１３００の様々な段階を実行する、単一のエンティティ、または１つもしくは複数のエンティティによって実行され得る。
開示した実施形態のうちの１つまたは複数は、ポータブル音楽プレーヤ、携帯情報端末（ＰＤＡ）、モバイル位置データユニット、モバイル電話、携帯電話、コンピュータ、タブレット、ポータブルデジタルビデオプレーヤ、またはポータブルコンピュータを含む、システムまたは装置に実装され得る。加えて、システムまたは装置は、通信デバイス、固定位置データユニット、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、デスクトップコンピュータ、データもしくはコンピュータ命令を記憶するかもしくは取り出す任意の他のデバイス、またはそれらの組合せを含み得る。別の例示的な非限定的な例として、システムまたは装置は、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、メータ読取り機器などの固定位置データユニット、または、データもしくはコンピュータ命令を記憶するかもしくは取り出す任意の他のデバイス、またはそれらの任意の組合せなどの、遠隔ユニットを含み得る。図１〜図１３のうちの１つまたは複数は、本開示の教示を使用してシステム、装置、および／または方法を示すが、本開示は、これらの示されたシステム、装置、および／または方法に限定されない。本開示の実施形態は、メモリ、プロセッサ、および回路を含む任意のデバイスにおいて適切に利用され得る。
本明細書で「第１の」、「第２の」などの呼称を使用した要素へのいかなる参照も、それらの要素の量または順序を全般的に限定するものではないことを理解されたい。むしろ、これらの呼称は、２つ以上の要素の間、または要素の例の間を区別する便利な方法として本明細書で使用され得る。したがって、第１の要素および第２の要素への参照は、２つの要素のみが採用され得ること、または何らかの形で第１の要素が第２の要素に先行しなければならないことを意味しない。また、別段に記載されていない限り、要素のセットは１つまたは複数の要素を含む場合がある。
本明細書で使用する「決定」という用語は、多種多様なアクションを包含する。たとえば、「決定」とは、計算すること、算出すること、処理すること、導出すること、調査すること、探索すること（たとえば、テーブル、データベース、または別のデータ構造において探索すること）、確認することなどを含み得る。また、「決定」は、受け取ること（たとえば、情報を受け取ること）、アクセスすること（たとえば、メモリ内のデータにアクセスすること）などを含み得る。また、「決定」は、解決すること、選択すること、選出すること、確立することなどを含み得る。
本明細書で使用する項目のリスト「のうちの少なくとも１つ」を指す句は、個々のメンバーを含む、それらの項目の任意の組合せを指す。一例として、「ａ、ｂ、またはｃのうちの少なくとも１つ」は、ａ、ｂ、ｃ、ａ〜ｂ、ａ〜ｃ、ｂ〜ｃ、およびａ〜ｂ〜ｃを包含するものである。
様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップについて、概してそれらの機能に関して上記で説明してきた。そのような機能がハードウェアまたはプロセッサ実行可能命令として実装されるかどうかは、特定の適用例および全体的なシステムに課された設計制約に依存する。加えて、上述の方法の様々な動作（たとえば、図１〜図１３に示す任意の動作）は、様々なハードウェア構成要素および／もしくはソフトウェア構成要素、回路、ならびに／またはモジュールなどの、動作を実行することが可能な任意の適切な手段によって実行され得る。当業者は、説明される機能を具体的な用途ごとに種々の方法で実現することができるが、そのような実現の決定は、本開示の範囲からの逸脱を生じるものと解釈すべきではない。
本開示に関連して説明された様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップは、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理デバイス（ＰＬＤ）、個別ゲートもしくはトランジスタ論理、個別ハードウェアコンポーネント（たとえば、電子ハードウェア）、プロセッサによって実行されるコンピュータソフトウェア、または本明細書で説明された機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得ることを、当業者はさらに諒解するだろう。汎用プロセッサはマイクロプロセッサとすることができるが、代替として、プロセッサは、任意の市販のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰおよびマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成として実現され得る。
１つまたは複数の態様では、説明した機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装され得る。ソフトウェアで実装される場合、機能は、１つまたは複数の命令またはコードとして、コンピュータ可読媒体上に記憶することができる。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムデータの転送を容易にする任意の媒体を含む、コンピュータ可読記憶媒体および通信媒体を含む。記憶媒体は、コンピュータによってアクセス可能である任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読記憶媒体は、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、プログラマブル読取り専用メモリ（ＰＲＯＭ）、消去可能ＰＲＯＭ（ＥＰＲＯＭ）、電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）、他の光学ディスクストレージ、磁気ディスクストレージ、磁気記憶デバイス、または、命令もしくはデータの形態でプログラムコードを記憶するために使用することができコンピュータによってアクセスすることができる任意の他の媒体を含み得る。代替として、コンピュータ可読媒体（たとえば、記憶媒体）は、プロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）中に存在し得る。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末中に存在し得る。代替として、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末中に個別の構成要素として存在し得る。
また、任意の接続部が適切にコンピュータ可読媒体と呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または、赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他の遠隔ソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または、赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用するディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、デジタル多用途ディスク（ＤＶＤ）、およびフロッピー（登録商標）ディスクを含み、ディスク（ｄｉｓｋ）は、通常、磁気的にデータを再生し、ディスク（ｄｉｓｃ）は、レーザーで光学的にデータを再生する。したがって、いくつかの態様において、コンピュータ可読媒体は、非一時的コンピュータ可読媒体（たとえば、有形媒体）を含み得る。上記の組合せもコンピュータ可読媒体の範囲の中に含まれるべきである。
本明細書で開示された方法は、１つまたは複数のステップまたは動作を含む。方法のステップおよび／または動作は、特許請求の範囲から逸脱することなく、互いに交換され得る。言い換えれば、ステップまたは動作の特定の順序が指定されない限り、特定のステップおよび／または動作の順序および／または使用は、本開示の範囲から逸脱することなく修正され得る。
いくつかの態様は、本明細書で提示された動作を実行するためのコンピュータプログラム製品を含み得る。たとえば、コンピュータプログラム製品は、本明細書で説明される動作を実行するために１つまたは複数のプロセッサによって実行可能な命令を記憶（および／または符号化）したコンピュータ可読記憶媒体を含み得る。コンピュータプログラム製品は、パッケージング材料を含み得る。
さらに、本明細書で説明した方法および技法を実行するためのモジュールおよび／または他の適切な手段は、適用可能な場合、ユーザ端末および／または基地局によってダウンロードおよび／または別様に取得され得ることを諒解されたい。あるいは、本明細書で説明される様々な方法は、記憶手段（たとえば、ＲＡＭ、ＲＯＭ、またはコンパクトディスク（ＣＤ）のような物理的な記憶媒体）を介して提供され得る。その上、本明細書に記載された方法および技法を提供するための任意の他の適切な技法を利用することができる。本開示の範囲は、上で示された厳密な構成および構成要素に限定されないことを理解されたい。
開示された実施形態の上記の説明は、当業者が、開示された実施形態を作成または使用することができるように与えられる。上記は本開示の態様を対象とするが、本開示の他の態様は、それらの基本的な範囲から逸脱することなく考案されてよく、範囲は、以下の特許請求の範囲によって決定される。本開示または特許請求の範囲から逸脱することなく、本明細書で説明された実施形態の構成、動作および詳細に対して、様々な修正、変更および変形が行われ得る。したがって、本開示は、本明細書の実施形態に限定されるものではなく、以下の特許請求の範囲およびその均等物によって定義される原理および新規の特徴に整合する、可能な最大の範囲を与えられるべきである。
１００ フィン型半導体デバイス
１０２ 基板
１０４ 第１のＦｉｎＦＥＴ
１０６ 第２のＦｉｎＦＥＴ
１０８ シャロートレンチ分離（ＳＴＩ）酸化物層
１１０ 第１のフィン
１１２ 第１のゲート
１１４ 第１の領域
１１６ 第２の領域
１１８ 第１のゲート誘電体層
１２０ 第２のフィン
１２２ 第２のゲート
１２４ 第３の領域
１２６ 第４の領域
１２８ 第２のゲート誘電体層
１３０ 第１の有効フィン高さ
１３２ 第２の有効フィン高さ
１３４ 第１の有効深さ
１３６ 第２の有効深さ
２０６ パッド酸化物層
２０８ フォトレジストマスク
２１０ 第１の領域
２１２ 第１のイオン注入物
２１４ 第２の領域
２１６ 第２のイオン注入物
２１８ 第２のフォトレジストマスク
３０６ パッド酸化物層２０６の一部分
３０８ 第１の酸化物領域
３１０ 第２の酸化物領域
３１２ フォトレジストマスク
４０８ パッド酸化物層２０６の領域
４１０ 第１の貫通領域
４１２ 第２の貫通領域
５１６ 酸化物層
５２０ 領域
５２２ 領域
５２４ 領域
５２６ 領域
５２８ 第１のダミーマスク
５３０ 第１の領域
５３２ 第１の高ドーピング層
５３４ 第１の低ドーピング層
５３６ 第１の特定のフィン
５３８ 第２の特定のフィン
５４０ 第２の領域
５４２ 第２の高ドーピング層
５４４ 第２の低ドーピング層
５４６ 第３の特定のフィン
５４８ 第４の特定のフィン
５５０ 第１の特定のＦｉｎＦＥＴ
５５２ 第２の特定のＦｉｎＦＥＴ
５５４ 第３の特定のＦｉｎＦＥＴ
５５６ 第４の特定のＦｉｎＦＥＴ
５５８ 第２のダミーマスク
６１４ イオン注入物
６１６ 基板１０２の領域
６１８ 第１のエピタキシャル層
６２０ 第２のパッド酸化物層
６２２ フォトレジストマスク
６２４ 貫通領域
６２６ 追加のイオン注入物
６２８ 第２のパッド酸化物層６２０の領域
６３０ 第１のエピタキシャル層６１８の領域
６３２ 第２のエピタキシャル層
６３４ 第１の特定のフィン
６３６ 第２の特定のフィン
６３８ 第３の特定のフィン
６４０ 第４の特定のフィン
６４２ 第１の高ドーピング領域
６４４ 第１の低ドーピング領域
６４６ 第２の高ドーピング領域
６４８ 第２の低ドーピング領域
６５０ 第３の高ドーピング領域
６５２ 第３の低ドーピング領域
６５４ 第４の高ドーピング領域
６５６ 第４の低ドーピング領域
６５８ ＳＴＩハードマスク
６６０ ＳＴＩハードマスク
６６２ ＳＴＩハードマスク
６６４ ＳＴＩハードマスク
６６６ ＳＴＩ酸化物層
６６８ 第１の特定のＦｉｎＦＥＴ
６７０ 第２の特定のＦｉｎＦＥＴ
６７２ 第３の特定のＦｉｎＦＥＴ
６７４ 第４の特定のＦｉｎＦＥＴ
７１４ ＳＴＩ酸化物／ＳｉＮ層
７１６ 第１の特定のフィン
７１８ 第２の特定のフィン
７２０ 第３の特定のフィン
７２２ 第４の特定のフィン
７２４ ＳＴＩ酸化物層
７２６ フォトレジストマスク
７２８ 第１のイオン注入物
７３０ 第２のイオン注入物
７３２ 第１の特定のＦｉｎＦＥＴ
７３４ 第２の特定のＦｉｎＦＥＴ
７３６ 第３の特定のＦｉｎＦＥＴ
７３８ 第４の特定のＦｉｎＦＥＴ
８１０ パッド酸化物層
８１２ 第１のフォトレジストマスク
８１４ 第１の貫通領域
８１６ Ｎ型イオン注入物
８１８ パッド酸化物層８１０の領域
８２０ 基板１０２の領域
８２２ 第２のフォトレジストマスク
８２４ 第２の貫通領域
８２６ Ｐ型イオン注入物
８２８ パッド酸化物層８１０の領域
８３０ 基板１０２の領域
８３２ エピタキシャル層
８３４ 第１の特定のフィン
８３６ 第２の特定のフィン
８３８ 第３の特定のフィン
８４０ 第４の特定のフィン
８４２ 第１の特定のＦｉｎＦＥＴ
８４４ 第２の特定のＦｉｎＦＥＴ
８４６ 第３の特定のＦｉｎＦＥＴ
８４８ 第４の特定のＦｉｎＦＥＴ
９１０ 第１の特定のフィン
９１２ 第２の特定のフィン
９１４ 第３の特定のフィン
９１６ 第４の特定のフィン
９１８ 第１のフォトレジストマスク
９２０ Ｐ型イオン注入物
９２２ 第２のフォトレジストマスク
９２４ Ｎ型イオン注入物
９２６ 第１の特定のＦｉｎＦＥＴ
９２８ 第２の特定のＦｉｎＦＥＴ
９３０ 第３の特定のＦｉｎＦＥＴ
９３２ 第４の特定のＦｉｎＦＥＴ
１２００ 通信デバイス
１２１０ プロセッサ
１２２２ システムインパッケージデバイス、システムオンチップデバイス
１２２６ ディスプレイコントローラ
１２２８ ディスプレイデバイス
１２３０ 入力デバイス
１２３２ メモリ
１２３４ コーデック
１２３６ スピーカ
１２３８ マイクロフォン
１２４０ ワイヤレスコントローラ
１２４２ アンテナ
１２４４ 電源
１２４６ 命令
１２４８ 制御可能な有効フィン高さを有するＦｉｎＦＥＴ
１２５０ トランシーバ
１３０２ 物理デバイス情報
１３０４ ユーザインターフェース
１３０６ 研究用コンピュータ
１３０８ プロセッサ
１３１０ メモリ
１３１２ ライブラリファイル
１３１４ 設計用コンピュータ
１３１６ プロセッサ
１３１８ メモリ
１３２０ ＥＤＡツール
１３２２ 回路設計情報
１３２４ ユーザインターフェース
１３２６ ＧＤＳＩＩファイル
１３２８ 作製プロセス
１３３０ マスク製造業者
１３３２ マスク
１３３４ ウエハ
１３３６ ダイ
１３３８ パッケージングプロセス
１３４０ パッケージ
１３４２ ＰＣＢ設計情報
１３４４ ユーザインターフェース
１３４６ コンピュータ
１３４８ プロセッサ
１３５０ メモリ
１３５２ ＧＥＲＢＥＲファイル
１３５４ 基板組立てプロセス
１３５６ プリント回路基板（ＰＣＢ）
１３５８ プリント回路アセンブリ
１３６０ 製品製造プロセス
１３６２ 第１の電子デバイス
１３６４ 第２の電子デバイス

Claims (35)

  1. 基板と、
    前記基板から延びるフィン型半導体デバイスであって、
    第１のドーピング濃度を有する第１の領域と第２のドーピング濃度を有する第２の領域とを含むフィンであって、前記第１のドーピング濃度が前記第２のドーピング濃度よりも大きい、フィンと、
    前記フィン型半導体デバイスのソースおよびドレインの形成前には、酸化物層のドーピング濃度が前記第１のドーピング濃度よりも小さい、酸化物層と
    を含む、フィン型半導体デバイスと
    を含む、装置。
  2. 前記フィンが前記フィンの頂部から前記第１の領域の第１の有効深さまでの第１の距離によって規定された第１の有効高さを有する、請求項１に記載の装置。
  3. 前記フィン型半導体デバイスが第２のフィンを含み、前記第２のフィンが第３のドーピング濃度を有する第３の領域と前記第２のドーピング濃度を有する第４の領域とを含む、請求項１に記載の装置。
  4. 前記第１のドーピング濃度が前記第３のドーピング濃度と異なる、請求項３に記載の装置。
  5. 前記フィンが前記フィンの頂部から前記第１の領域の第１の有効深さまでの第１の距離によって規定された第１の有効高さを有し、前記第２のフィンが前記第２のフィンの頂部から前記第２の領域の第２の有効深さまでの第２の距離によって規定された第２の有効高さを有し、前記第１の有効高さが前記第２の有効高さと異なる、請求項３に記載の装置。
  6. 前記フィンと前記第２のフィンとの駆動電流比が非整数である、請求項５に記載の装置。
  7. 前記第１の領域が第１の注入エネルギーレベルを使用して第１の深さにイオン注入によって形成され、前記第３の領域が第２の注入エネルギーレベルを使用して第２の深さにイオン注入によって形成される、請求項３に記載の装置。
  8. 第１のレベルが第２のレベルと異なる、請求項７に記載の装置。
  9. 前記第１の深さがパッド酸化物層の第１の高さによって制御され、前記第２の深さが前記パッド酸化物層の第２の高さによって制御され、前記第１の高さが前記第２の高さと異なり、前記第１の注入エネルギーレベルが前記第２の注入エネルギーレベルと実質的に同一である、請求項７に記載の装置。
  10. 前記第１の領域が第１の注入量を使用して前記フィンに注入され、前記第３の領域が第２の注入量を使用して前記第２のフィンに注入される、請求項３に記載の装置。
  11. 前記第１の領域がＮ型ドーパントを使用してドーピングされ、前記第３の領域がＰ型ドーパントを使用してドーピングされる、請求項３に記載の装置。
  12. 前記第１の領域がエピタキシーまたは横方向ドーピングを介して形成される、請求項１に記載の装置。
  13. 前記第１の領域が前記フィンの外形の形成に続いて形成される、請求項１に記載の装置。
  14. 前記第１の領域がイオン注入を介して形成され、前記第２の領域がエピタキシーを介して形成される、請求項１に記載の装置。
  15. 前記酸化物層が、前記フィンが形成された後に形成される、請求項１に記載の装置。
  16. フィン型半導体が統合された、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータからなるグループから選択されるデバイスをさらに含む、請求項１に記載の装置。
  17. 第１のドーピング濃度を有する第１の領域と第２のドーピング濃度を有する第２の領域とを含む、基板から延びるフィンを形成するステップであって、前記第１のドーピング濃度が前記第２のドーピング濃度よりも大きい、ステップと、
    前記基板上に酸化物層を形成するステップであって、前記フィンを含むフィン型半導体デバイスのソースおよびドレインの形成前には、前記酸化物層のドーピング濃度が前記第１のドーピング濃度よりも小さい、ステップと
    を含む、方法。
  18. 前記基板から延びる第２のフィンを形成するステップであって、前記第２のフィンが前記第１のドーピング濃度を有する第３の領域と前記第２のドーピング濃度を有する第４の領域とを含む、ステップ
    をさらに含む、請求項１７に記載の方法。
  19. 第１の特定の深さにおいて前記基板に第１のイオン注入物を注入するステップと、
    第２の特定の深さにおいて前記基板に第２のイオン注入物を注入するステップであって、前記第１の特定の深さが前記第２の特定の深さと異なり、前記第１の領域が前記第１のイオン注入物の少なくとも１つを含み、前記第３の領域が前記第１のイオン注入物の少なくとも１つと前記第２のイオン注入物の少なくとも１つとを含む、ステップと
    をさらに含む、請求項１８に記載の方法。
  20. 第１の特定の深さにおいて前記基板に第１のイオン注入物を注入するステップと、
    第２の特定の深さにおいて前記基板に第２のイオン注入物を注入するステップであって、前記第１の特定の深さが前記第２の特定の深さと異なり、前記第１の領域が前記第１のイオン注入物の少なくとも１つを含み、前記第３の領域が前記第１のイオン注入物の少なくとも１つを含む、ステップと
    をさらに含む、請求項１８に記載の方法。
  21. 前記基板上にパッド酸化物層を形成するステップと、
    第１の酸化物領域および第２の酸化物領域を形成するために前記パッド酸化物層の一部分を除去するステップであって、前記第１の酸化物領域が前記第２の酸化物領域と異なる高さを有し、前記第１のイオン注入物が前記第１の酸化物領域を通って前記基板に注入され、前記第２のイオン注入物が前記第２の酸化物領域を通って前記基板に注入される、ステップと
    をさらに含む、請求項２０に記載の方法。
  22. 前記基板上にパッド酸化物層を形成するステップと、
    第１の酸化物領域および第２の酸化物領域を形成するために前記パッド酸化物層の特定の領域上に追加の酸化物層を形成するステップであって、前記第１の酸化物領域が前記第２の酸化物領域と異なる高さを有し、前記第１のイオン注入物が前記第１の酸化物領域を通って前記基板に注入され、前記第２のイオン注入物が前記第２の酸化物領域を通って前記基板に注入される、ステップと
    をさらに含む、請求項２０に記載の方法。
  23. 前記第１の領域がイオン注入の複数の適用を介して形成され、前記第３の領域がイオン注入の単一の適用を介して形成される、請求項１８に記載の方法。
  24. 前記フィンがエピタキシーを介して形成される、請求項１７に記載の方法。
  25. 前記第１の領域がイオン注入を介して形成され、前記第２の領域がエピタキシーを介して形成される、請求項１７に記載の方法。
  26. 前記第１の領域が前記第２の領域の形成に続いて形成される、請求項２５に記載の方法。
  27. 前記フィンを形成するステップが電子デバイスに組み込まれたプロセッサによって実行される、請求項１７に記載の方法。
  28. 基板と、
    前記基板から延びるフィン型半導体デバイスであって、
    第１のドーピング濃度を有する第１の領域と第２のドーピング濃度を有する第２の領域とを含む、フィン型伝導チャネルを提供するための手段であって、前記第１のドーピング濃度が前記第２のドーピング濃度よりも大きい、手段と、
    電流漏れを遮蔽するための手段であって、前記フィン型半導体デバイスのソースおよびドレインの形成前には、電流漏れを遮蔽するための前記手段のドーピング濃度が前記第１のドーピング濃度よりも小さい、手段と
    を含む、フィン型半導体デバイスと
    を含む、装置。
  29. 前記フィン型半導体デバイスがフィン型伝導チャネルを提供するための第２の手段を含み、フィン型伝導チャネルを提供するための前記第２の手段が第３のドーピング濃度を有する第３の領域と前記第２のドーピング濃度を有する第４の領域とを含む、請求項２８に記載の装置。
  30. フィン型半導体が統合された、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータからなるグループから選択されるデバイスをさらに含む、請求項２８に記載の装置。
  31. コンピュータによって実行可能な命令を記憶するコンピュータ可読記憶媒体であって、
    第１のドーピング濃度を有する第１の領域と第２のドーピング濃度を有する第２の領域とを含む、基板から延びるフィンの形成を開始させるステップであって、前記第１のドーピング濃度が前記第２のドーピング濃度よりも大きい、ステップと、
    前記基板上への酸化物層の形成を開始させるステップであって、前記フィンを含むフィン型半導体デバイスのソースおよびドレインの形成前には、前記酸化物層のドーピング濃度が前記第１のドーピング濃度よりも小さい、ステップと
    を含む、動作を実行するためのコンピュータ可読記憶媒体。
  32. 前記動作が前記基板から延びる第２のフィンの形成を開始させるステップをさらに含み、前記第２のフィンが第３のドーピング濃度を有する第３の領域と前記第２のドーピング濃度を有する第４の領域とを含む、請求項３１に記載のコンピュータ可読記憶媒体。
  33. 回路基板上のパッケージングされた半導体デバイスの物理的な位置情報を含む設計情報を受け取るステップであって、前記パッケージングされた半導体デバイスが、
    基板と、
    前記基板から延びるフィン型半導体デバイスであって、
    第１のドーピング濃度を有する第１の領域と第２のドーピング濃度を有する第２の領域とを含むフィンであって、前記第１のドーピング濃度が前記第２のドーピング濃度よりも大きい、フィンと、
    前記フィン型半導体デバイスのソースおよびドレインの形成前には、酸化物層のドーピング濃度が前記第１のドーピング濃度よりも小さい、酸化物層と
    を含む、フィン型半導体デバイスと
    を含む、ステップと、
    データファイルを生成するために前記設計情報を変換するステップと
    を含む方法。
  34. 前記データファイルがＧＥＲＢＥＲフォーマットを有する、請求項３３に記載の方法。
  35. 前記データファイルがＧＤＳＩＩフォーマットを含む、請求項３３に記載の方法。
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