CN105051904A - 鳍式半导体器件 - Google Patents

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Abstract

一种装置包括基板和从基板延伸出的鳍式半导体器件。该鳍式半导体器件包括鳍，该鳍包括具有第一掺杂浓度的第一区域和具有第二掺杂浓度的第二区域。第一掺杂浓度大于第二掺杂浓度。该鳍式半导体器件还包括氧化层。在该鳍式半导体器件的源极和漏极形成之前，该氧化层的掺杂浓度小于第一掺杂浓度。

Description

鳍式半导体器件
相关申请的交叉引用
本申请要求共同拥有的于2013年3月15日提交的美国非临时专利申请No.13/834,594的优先权，该非临时专利申请的内容通过援引全部明确纳入于此。
领域
本公开一般涉及鳍式(fin-type)半导体器件。
相关技术描述
技术进步已产生越来越小且越来越强大的计算设备。例如，当前存在各种各样的便携式个人计算设备，包括较小、轻量且易于由用户携带的无线计算设备，诸如便携式无线电话、个人数字助理(PDA)以及寻呼设备。更具体地，便携式无线电话(诸如蜂窝电话和网际协议(IP)电话)可通过无线网络传达语音和数据分组。此外，许多此类无线电话包括被纳入于其中的其他类型的设备。例如，无线电话还可包括数码相机、数码摄像机、数字记录器以及音频文件播放器。同样，此类无线电话可处理可执行指令，包括可被用于访问因特网的软件应用，诸如web浏览器应用。如此，这些无线电话可包括相当强的计算能力。
电子设备(例如，无线电话或计算设备)可包括鳍式半导体器件作为组件。鳍式半导体器件是包括多个栅极且具有形成到半导体器件中的窄突出“鳍”的半导体器件。鳍式半导体器件的示例是鳍式场效应晶体管(FinFET)。FinFET的鳍可以是使得能形成导电沟道的鳍形半导体结构。
数字逻辑电路(例如，静态随机存取存储器单元)可使用至少一个FinFET来构造。为了提高数字逻辑电路的驱动电流，可向该数字逻辑电路添加附加FinFET。然而，在现有FinFET制造过程中，特定尺寸的FinFET具有相同的鳍高度。通过FinFET的驱动电流的量由鳍高度决定。由此，使用相同尺寸的FinFET的驱动电流比值被数字化(例如，整数比值)。数字化的电流比值可减少结果所得的数字逻辑电路的设计选项(相比于具有非整数比值的设计)。
此外，在制造过程期间，FinFET的鳍高度可受氧化层高度变动的影响。由此，两个FinFET可能具有不同的鳍高度且鳍高度差异可能不是可控的。
概述
具有相同尺寸且具有不可控鳍高度的鳍式场效应晶体管(FinFET)具有数字化的电流比值。数字化的电流比值可减少结果所得的数字逻辑电路的设计选项(相比于具有非整数比值的设计)。本文描述的系统和方法可有利地使得能在制造过程期间控制FinFET的鳍高度。由此，具有可控鳍高度的FinFET可具有非整数电流比值。
例如，半导体器件可包括第一鳍和第二鳍。第一鳍可包括第一区域和第二区域。第一区域可具有比第二区域高的掺杂浓度。第二鳍可包括第三区域和第四区域。第三区域可具有比第四区域高的掺杂浓度。第一区域可位于第一鳍内的第一特定深度处，而第三区域可位于第二鳍内的第二特定深度处。第一特定深度可不同于第二特定深度。
第一鳍可具有由从第一鳍的顶部到第一区域的有效深度的距离界定的第一有效鳍高度。第二鳍可具有由从第二鳍的顶部到第三区域的有效深度的距离界定的第二有效鳍高度。第一有效鳍高度可不同于第二有效鳍高度。第一有效鳍高度和第二有效鳍高度可在半导体器件的制造过程期间被控制。
在制造期间，第一离子注入物可使用第一注入能量水平被注入到基板中的第一特定深度。在注入第一离子注入物之后，可形成第一区域以包括至少一种第一离子注入物(例如，经由光刻和蚀刻)。第二离子注入物可使用第二注入能量水平被注入到基板中的第二特定深度。可形成第三区域以包括至少一种第二离子注入物。第一特定深度与第二特定深度之间的深度差异可对应于第一有效鳍高度与第二有效鳍高度之间的差异。深度差异可通过第一注入能量水平与第二注入能量水平之间的注入能量水平差异来控制。在另一特定实施例中，第一离子注入物使用第一注入剂量被注入，而第二离子注入物使用第二注入剂量被注入。在另一特定实施例中，第一离子注入物使用第一掺杂浓度被注入，而第二离子注入物使用第二掺杂浓度被注入。
在特定实施例中，第一有效鳍高度与第二有效鳍高度之间的差异通过垫氧化层的两个区域之间的高度差异来控制。在半导体器件的制造期间，可在基板上形成垫氧化层。垫氧化层可包括第一氧化区域和第二氧化区域。可从第一氧化区域移除(例如，蚀刻)特定量的氧化物，从而第二氧化区域高于第一氧化区域。第一离子注入物可通过第一氧化区域被注入到基板中。第二离子注入物可通过第二氧化区域被注入到基板中。
在使用相同的注入能量水平来注入第一离子注入物和第二离子注入物时，第一氧化区域与第二氧化区域之间的高度差异可使得第一离子注入物被注入到第一特定深度，而第二离子注入物被注入到第二特定深度。在另一特定实施例中，代替蚀刻掉第一氧化区域的氧化物，在第二氧化区域形成附加氧化物，以使得第二氧化区域高于第一氧化区域。
在另一特定实施例中，在形成第一鳍的外形之后，将至少一种第一离子注入物注入到基板中(例如，经由横向掺杂)以形成第一区域。在形成第二鳍的外形之后，将至少一种第二离子注入物注入到基板中(例如，经由横向掺杂)以形成第二区域。可将附加离子注入物注入到第一区域和/或第三区域中以调整第一有效鳍高度与第二有效鳍高度之间的差异。
在特定实施例中，第一有效鳍高度与第二有效鳍高度之间的差异通过控制第一鳍的高掺杂层与第二鳍的高掺杂层之间的高度差异来控制。在制造期间，可在基板上形成垫氧化层。可移除(例如，蚀刻)垫氧化层的区域，从而暴露各区划以供鳍形成。可在一个所暴露区划中经由外延生长来形成具有第一高度的第一高掺杂层。可在第一高掺杂层之上经由外延生长来形成第一低掺杂层，以形成第一特定鳍。第一高掺杂层可对应于第一鳍的第一区域，而第一低掺杂层可对应于第一鳍的第二区域。
可在另一个所暴露区划中经由外延生长来形成具有第二高度的第二高掺杂层。可在第二高掺杂层之上经由外延生长来形成第二低掺杂层，以形成第二特定鳍。第二高掺杂层可对应于第二鳍的第三区域，而第二低掺杂层可对应于第二鳍的第四区域。第一高度与第二高度之间的差异可对应于第一有效鳍高度与第二有效鳍高度之间的差异。
在一特定实施例中，使用FinFET来形成互补金属氧化物半导体(CMOS)器件。可使用一个或多个N型FinFET来形成N沟道金属氧化物半导体(nMOS)晶体管。可使用一个或多个P型FinFET来形成P沟道MOS(pMOS)晶体管。在制造期间，可分开地将P型离子注入物和N型离子注入物注入到基板中。P型和N型离子注入物可被注入到相同深度或不同深度。基板中包含P型和N型离子注入物的区域可被修整(例如，经由光刻和蚀刻)以控制有效鳍高度。可在经修整的基板上形成具有比P型离子注入物和N型离子注入物低的掺杂浓度的外延层。可(例如，经由光刻、蚀刻和膜沉积)形成一个或多个N型FinFET以及一个或多个P型FinFET。这一个或多个N型FinFET可包括外延层的一部分和至少一种P型离子注入物。这一个或多个P型FinFET可包括外延层的另一部分和至少一种N型离子注入物。
在特定实施例中，一种装置包括基板和从基板延伸出的鳍式半导体器件。该鳍式半导体器件包括鳍，该鳍包括具有第一掺杂浓度的第一区域和具有第二掺杂浓度的第二区域。第一掺杂浓度大于第二掺杂浓度。该鳍式半导体器件还包括氧化层。在该鳍式半导体器件的源极和漏极形成之前，该氧化层的掺杂浓度小于第一掺杂浓度。
在特定实施例中，一种方法包括形成从基板延伸出的鳍。该鳍包括具有第一掺杂浓度的第一区域和具有第二掺杂浓度的第二区域。第一掺杂浓度大于第二掺杂浓度。该方法还包括在基板上形成氧化层。在包括鳍的鳍式半导体器件的源极和漏极形成之前，氧化层的掺杂浓度小于第一掺杂浓度。
由至少一个所公开的实施例提供的一个特定优点在于在制造期间控制FinFET的有效鳍高度的能力。本公开的其他方面、优点和特征将在阅读了整个申请后变得明了，整个申请包括下述章节：附图简述、详细描述以及权利要求。
附图简述
图1是包括带有具有不同有效鳍高度的鳍的鳍式场效应晶体管(FinFET)的鳍式半导体器件的特定实施例的示图；
图2是解说用于制造包括带有具有不同有效鳍高度的鳍的FinFET的鳍式半导体器件的过程的一部分的特定实施例的示图；
图3是解说用于制造包括带有具有不同有效鳍高度的鳍的FinFET的鳍式半导体器件的过程的一部分的另一特定实施例的示图；
图4是解说用于制造包括带有具有不同有效鳍高度的鳍的FinFET的鳍式半导体器件的过程的一部分的另一特定实施例的示图；
图5是解说用于制造包括带有具有不同有效鳍高度的鳍的FinFET的鳍式半导体器件的过程的特定实施例的示图；
图6是解说用于制造包括带有具有不同有效鳍高度的鳍的FinFET的鳍式半导体器件的过程的另一特定实施例的示图；
图7是解说用于制造包括带有具有不同有效鳍高度的鳍的FinFET的鳍式半导体器件的过程的另一特定实施例的示图；
图8是解说用于制造包括带有具有不同有效鳍高度的鳍的FinFET的互补金属氧化物半导体(CMOS)器件的过程的特定实施例的示图；
图9是解说用于制造包括带有具有不同有效鳍高度的鳍的FinFET的CMOS器件的过程的另一特定实施例的示图；
图10是解说制造包括带有具有不同有效鳍高度的鳍的FinFET的鳍式半导体器件的方法的特定实施例的流程图；
图11是解说制造包括带有具有不同有效鳍高度的鳍的FinFET的鳍式半导体器件的方法的另一特定实施例的流程图；
图12是包括带有具有不同有效鳍高度的鳍的FinFET的通信设备的特定实施例的示图；以及
图13是解说用于制造包括带有具有不同有效鳍高度的鳍的FinFET的电子设备的过程的特定解说性实施例的数据流图。
详细描述
图1解说了包括带有具有不同有效鳍高度的鳍的鳍式场效应晶体管(FinFET)的鳍式半导体器件100的特定实施例。鳍式半导体器件100具有基板102。基板102可以是带有阱(未示出)的硅基板。鳍式半导体器件100可具有从基板102延伸出的第一FinFET104和第二FinFET106。鳍式半导体器件100还可包括围绕第一FinFET104和第二FinFET106的浅沟槽隔离(STI)氧化层108。鳍式半导体器件100可进一步包括源极(未示出)和漏极(未示出)。
第一FinFET104可包括第一鳍110和第一栅极112。第一鳍110可包括第一区域114和第二区域116，第一区域114具有第一有效深度(如134处指示的)。第二区域116可包括第一鳍110的除了第一区域114以外的区域(例如，第一鳍110的其余区域)。第一区域114可具有第一掺杂浓度，而第二区域116可具有第二掺杂浓度。第一掺杂浓度可高于第二掺杂浓度。第一栅极电介质层118可布置在第一鳍110与第一栅极112之间。第二FinFET106可包括第二鳍120和第二栅极122。第二鳍120可包括第三区域124和第四区域126，第三区域124具有第二有效深度(如136处指示的)。第四区域126可包括第二鳍120的除了第三区域124以外的区域(例如，第二鳍120的其余区域)。第三区域124可具有比第四区域126高的掺杂浓度。第二栅极电介质层128可布置在第二鳍120与第二栅极122之间。第一栅极电介质层118和第二栅极电介质层128可不同于STI氧化层108(例如，高k电介质栅极膜等)。STI氧化层108可与第一鳍110和/或第二鳍120物理接触以屏蔽第一FinFET104与第二FinFET106之间的电流漏泄。第三区域124和第一区域114可具有相同的掺杂浓度但具有不同深度。第四区域126和第二区域116可具有相同的掺杂浓度。
第一区域114可位于第一鳍110内的第一特定深度处，而第三区域124可位于第二鳍120内的第二特定深度处。第一特定深度可不同于第二特定深度。第一鳍110可具有由从第一鳍110的顶部到第一区域114的第一有效深度的距离界定的第一有效鳍高度130(如由图1中的箭头指示的)。第二鳍120可具有由从第二鳍120的顶部到第三区域124的第二有效深度的距离界定的第二有效鳍高度132(如由图1中的箭头指示的)。在特定实施例中，第一有效高度不同于第二有效高度。第一有效鳍高度130与第一FinFET104的有效沟道宽度有关。第一FinFET104的有效沟道宽度可决定流过第一FinFET104的电流量。由此，通过在第一FinFET104的制造期间控制第一有效鳍高度130，就可以控制第一FinFET104的有效沟道宽度。类似地，第二有效鳍高度132与第二FinFET106的有效沟道宽度有关。可通过在第二FinFET106的制造期间控制第二有效鳍高度132来控制第二FinFET106的有效沟道宽度。
通过在制造期间控制第一特定深度和/或第二特定深度以改变第一有效高度130和/或第二有效高度132，可以调节第一FinFET104和第二FinFET106的驱动电流。例如，可获得第一FinFET104与第二FinFET106之间的特定驱动电流比值以适应于鳍式半导体器件100的设计参数。获得特定驱动电流以适应于设计要求的能力可降低半导体器件的设计复杂度或者可增大半导体器件的设计灵活度。
第一FinFET104与第二FinFET106之间的驱动电流比值可由下式定义：
I_FinFET1/I_FinFET2＝
(μ1/μ2)*(n1/n2)*(1+2ΔFin_H_eff/(2*Fin_H_eff2+Fin_W))
其中I_FinFET1是第一FinFET104的驱动电流，I_FinFET2是第二FinFET106的驱动电流，μ1是第一FinFET104的电子迁移率，μ2是第二FinFET106的电子迁移率，n1是第一FinFET104的鳍数量，n2是第二FinFET106的鳍数量，ΔFin_H_eff是第一FinFET104与第二FinFET106之间的有效高度差异，Fin_H_eff2是第二FinFET106的第二有效鳍高度132，以及Fin_W是第一FinFET104和第二FinFET106的宽度。
在特定实施例中，第一区域114包括在制造期间使用第一注入能量水平被注入到基板102中的第一特定深度的离子注入物，而第三区域124包括在制造期间使用第二注入能量水平被注入到基板102中的第二特定深度的离子注入物。第一特定深度与第二特定深度之间的深度差异可通过第一注入能量水平与第二注入能量水平之间的能量水平差异来控制。例如，可对FinFET(例如，第一FinFET104或第二FinFET106)使用铟(In)或锑(Sb)注入物。FinFET可以是N型FinFET或P型FinFET。以In75keV或Sb75keV的注入能量水平，可达成34纳米(nm)到35nm的深度(例如，第一有效深度)。以In65keV或Sb45keV的注入能量水平，可达成28nm到31nm的深度(例如，第二有效深度)。
在另一特定实施例中，第一区域114包括使用第一注入剂量被注入到基板102中的第一特定深度的离子注入物，而第三区域124包括使用第二注入剂量被注入到基板102中的第二特定深度的离子注入物。第一特定深度与第二特定深度之间的深度差异可通过第一剂量与第二剂量之间的剂量差异来控制。由此，鳍式半导体器件100可提供非整数驱动电流比值以适应于结果所得的半导体器件的设计参数。
图2-4解说了用于制造包括带有具有不同有效鳍高度的鳍的FinFET的鳍式半导体器件的过程的一部分的替换实施例。具体而言，图2解说了在鳍式半导体器件的制造期间使用不同注入能量水平来控制离子注入深度的方法。图3解说了在鳍式半导体器件的制造期间通过减小垫氧化层中的特定区域的高度来控制离子注入深度的方法。图4解说了在鳍式半导体器件的制造期间通过增大垫氧化层中的特定区域的高度来控制离子注入深度的方法。
图2解说了用于制造包括带有具有不同有效鳍高度的鳍的FinFET的鳍式半导体器件的过程200的一部分的特定实施例。在第一处理阶段202，可在基板102的表面上形成垫氧化层206。可在垫氧化层206的第一部分表面上形成第一光阻掩模208，以使得第一区划210被暴露。第一离子注入物212通过第一区划210经垫氧化层206被注入到基板102中。第一离子注入物212可使用第一注入能量水平被注入到基板102中的第一特定深度。
在第二处理阶段204，可在垫氧化层206的第二部分表面上形成第二光阻掩模218，以使得第二区划214被暴露。第二离子注入物216可通过第二区划214经垫氧化层206被注入到基板102中。第二离子注入物可使用第二注入能量水平被注入到第二特定深度。第一注入能量水平可不同于第二注入能量水平。在注入第一离子注入物212和第二离子注入物216之后，可移除垫氧化层206(例如，使用湿法或干法蚀刻)并且可从基板102形成第一FinFET104和第二FinFET106，以使得至少一种第一离子注入物212形成第一区域114且至少一种第二离子注入物216形成第三区域124(例如，通过光刻和蚀刻以暴露图1的第一鳍110和第二鳍120)。在形成第一鳍110和第二鳍120之后，还可(例如，经由电介质沉积、膜沉积、光刻和蚀刻)形成STI氧化层108、第一栅极电介质层118、第二栅极电介质层128、第一栅极112、第二栅极122、源极(未示出)、和漏极(未示出)，以形成图1的鳍式半导体器件100。
由于STI氧化层108是在鳍形成之后形成的，因此STI氧化层108可以不经受离子注入，诸如第一区域114或第三区域124处的离子注入。相应地，STI氧化层108可基本上没有离子注入物(例如，第一离子注入物212或第二离子注入物216)。在鳍式半导体器件100的源极和漏极形成之前，STI氧化层108可具有小于第一掺杂浓度(1016～1018/cm3)的掺杂浓度。在源极和漏极形成期间，STI氧化层108的表面(50～100埃)可被掺杂。
由此，一FinFET(例如，第一FinFET104)与另一FinFET(例如，第二FinFET106)之间的有效鳍高度差异可通过第一注入能量水平与第二注入能量水平之间的能量水平差异来控制。替换地，代替使用不同的注入能量水平，离子注入深度差异可通过第一离子注入物212与第二离子注入物216之间的掺杂浓度差异来控制。
图3解说了用于制造包括带有具有不同有效鳍高度的鳍的FinFET的鳍式半导体器件的过程300的一部分的另一特定实施例。过程300可使用垫氧化层的两个区域之间的高度差异来控制一FinFET与另一FinFET之间的有效鳍高度差异。
在第一处理阶段302，在形成图2的垫氧化层206之后，可移除垫氧化层206的一部分306(例如，使用干法或湿法蚀刻)以暴露比第二氧化区域310薄的第一氧化区域308。在第二处理阶段304，在注入第一离子注入物212和第二离子注入物216时，第一离子注入物212可通过第一氧化区域308被注入到图1的基板102中。第二离子注入物216可通过第二氧化区域310被注入到基板102中。在根据相同的注入能量水平来注入第一离子注入物212和第二离子注入物216时，第一氧化区域308与第二氧化区域310之间的高度差异可使得第一离子注入物212能够被注入到第一特定深度，而第二离子注入物216能够被注入到第二特定深度。该高度差异可使得第一氧化区域308能够吸收比第二氧化区域310少的注入能量。还可(例如，经由电介质沉积、膜沉积、光刻和蚀刻)形成STI氧化层108、第一栅极电介质层118、第二栅极电介质层128、第一栅极112、第二栅极122、源极(未示出)、和漏极(未示出)，以形成图1的鳍式半导体器件100。
离子注入深度差异可通过第一氧化区域308与第二氧化区域310之间的高度差异来控制。为了进一步调节第一特定深度与第二特定深度之间的离子注入深度差异，可通过掩模使用不同的注入能量水平来注入第一离子注入物212和第二离子注入物216。
图4解说了用于制造包括带有具有不同有效鳍高度的鳍的FinFET的鳍式半导体器件的过程400的一部分的另一特定实施例。过程400可增大垫氧化层的氧化区域的高度以控制垫氧化层的两个区域之间的高度差异。
在第一处理阶段402，可移除图2的垫氧化层206的区域408(例如，使用湿法或干法蚀刻)，以使得基板102的表面被暴露。在第二处理阶段404，可在基板102的表面上且在垫氧化层206之上形成附加的垫氧化层，以使得第二穿通区域412具有比第一穿通区域410大的高度。
在第三处理阶段406，在注入第一离子注入物212和第二离子注入物216时，第一离子注入物212可通过第一穿通区域410被注入到基板102中。第二离子注入物216可通过第二穿通区域412被注入到基板102中。在使用相同的注入能量水平来注入第一离子注入物212和第二离子注入物216时，第一穿通区域410与第二穿通区域412之间的高度差异可使得第一离子注入物212能够被注入到第一特定深度，而第二离子注入物216能够被注入到第二特定深度。为了进一步调节离子注入深度差异，可通过掩模使用不同的注入能量水平来注入第一离子注入物212和第二离子注入物216。还可(例如，经由电介质沉积、膜沉积、光刻和蚀刻)形成STI氧化层108、第一栅极电介质层118、第二栅极电介质层128、第一栅极112、第二栅极122、源极(未示出)、和漏极(未示出)，以形成图1的鳍式半导体器件100。
图5解说了用于制造包括带有具有不同有效鳍高度的鳍的FinFET的鳍式半导体器件的过程500的另一特定实施例。过程500可用于制造图1的鳍式半导体器件100。过程500可经由外延生长来控制一FinFET与另一FinFET之间的有效鳍高度差异。
在第一处理阶段502，可在图1的基板102的表面上形成氧化层516。在第二处理阶段504，可移除氧化层516的诸区域(例如，使用光刻或蚀刻)，以使得区划520、522、524和526被暴露。在第三处理阶段506，可在氧化层516和基板102之上形成第一虚掩模528，以使得包括区划520和522的第一区划530被暴露。在第四处理阶段508，可在区划520和522中经由外延生长来形成第一高掺杂层532。第一高掺杂层532可具有第一高度。可在第一高掺杂层532之上经由外延生长来形成第一低掺杂层534，以形成第一特定鳍536。可在区划522中使用第一高掺杂层532和第一低掺杂层534来形成第二特定鳍538。第一高掺杂层532可具有比第一低掺杂层534高的掺杂浓度。第一高掺杂层532可用N型掺杂物或P型掺杂物来掺杂。
在第五处理阶段510，可在氧化层516和基板102之上形成第二虚掩模558，以暴露第二区划540。可在区划524和526中经由外延生长来形成第二高掺杂层542。第二高掺杂层542可具有第二高度。第二高度可具有与第一高掺杂层532的第一高度不同的高度。可在区划524中在第二高掺杂层542之上经由外延生长来形成第二低掺杂层544，以形成第三特定鳍546。可在区划526中使用第二高掺杂层542和第二低掺杂层544来形成第四特定鳍548。第二高掺杂层542可用N型掺杂物或P型掺杂物来掺杂。
在第六处理阶段512，可通过(例如，经由电介质沉积和膜沉积)向每个特定鳍536、538、546、548添加栅极(未示出)、源极(未示出)和漏极(未示出)并通过蚀刻掉特定量的氧化层516来形成包括第一特定鳍536的第一特定FinFET550、包括第二特定鳍538的第二特定FinFET552、包括第三特定鳍546的第三特定FinFET554、和包括第四特定鳍548的第四特定FinFET556。第一特定FinFET550和第二特定FinFET552可具有相同的有效鳍高度(如由图5中的箭头指示的)，其对应于图1的第一有效鳍高度130。第三特定FinFET554和第四特定FinFET556可具有相同的有效鳍高度(如由图5中的箭头指示的)，其对应于图1的第二有效鳍高度132。第一特定FinFET550、第二特定FinFET552、第三特定FinFET554、第四特定FinFET556、或其任何组合可形成鳍式半导体器件。该鳍式半导体器件可以是图1的鳍式半导体器件100。
图6解说了用于制造包括带有具有不同有效鳍高度的鳍的FinFET的鳍式半导体器件的过程600的另一特定实施例。过程600可使用交叠离子注入物来控制一FinFET与另一FinFET之间的有效鳍高度差异。
在第一处理阶段602，可在图1的基板102的表面上形成第一垫氧化层676。在形成第一垫氧化层676之后，离子注入物614可被注入到第一垫氧化层676中并注入到基板102中。离子注入物614可被注入到第一深度，以使得至少一种离子注入物614被注入到第一垫氧化层676的区域678中且至少一种离子注入物614被注入到基板102的区域616中。在第二处理阶段604，可移除包括区域678的第一垫氧化层676(例如，使用湿法或干法蚀刻)。可在基板102的表面上形成第一外延层618。区域616可具有比第一外延层618高的掺杂浓度。
在第三处理阶段606，可在第一外延层618的表面上形成第二垫氧化层620。可在第二垫氧化层620之上形成光阻掩模622以使得穿通区域624被暴露。附加离子注入物626可被注入到第二深度，以使得至少一种附加离子注入物626被注入到第二垫氧化层620的区域628中且至少一种附加离子注入物626被注入到第一外延层618的区域630中。附加离子注入物626可具有与离子注入物614相同的掺杂浓度。区域630可与区域616的一部分交叠。
在第四处理阶段608，可移除光阻掩模622、包括区域628的第二垫氧化层620(例如，使用湿法或干法蚀刻)。可在基板102的表面上形成第二外延层632。第二外延层632可具有与第一外延层618相同的掺杂浓度。
在第五处理阶段610，可形成第一特定鳍634、第二特定鳍636、第三特定鳍638、和第四特定鳍640(例如，经由光刻和蚀刻)。第一特定鳍634可包括第一高掺杂区域642和第一低掺杂区域644。第一高掺杂区域642可包括区域616的一部分。第一低掺杂区域644可包括第一外延层618的至少一部分和第二外延层632的至少一部分。第二特定鳍636可包括第二高掺杂区域646和第二低掺杂区域648。第二高掺杂区域646可包括区域616的至少一部分。第二低掺杂区域648可包括第一外延层618的至少一部分和第二外延层632的至少一部分。第一高掺杂区域642和第二高掺杂区域646可具有第一高度。
第三特定鳍638可包括第三高掺杂区域650和第三低掺杂区域652。第三高掺杂区域650可包括区域616的至少一部分和区域630的至少一部分。第三低掺杂区域652可包括第二外延层632的至少一部分。第四特定鳍640可包括第四高掺杂区域654和第四低掺杂区域656。第四高掺杂区域654可包括区域616的至少一部分和区域630的至少一部分。第四低掺杂区域656可包括第二外延层632的至少一部分。第三高掺杂区域650和第四高掺杂区域654可具有不同于第一高度的第二高度。可分别在每个特定鳍634-640的顶表面上形成STI硬掩模658、660、662、664。可在基板102的表面上没有被特定鳍634-640占用的区域上形成STI氧化层666。
在第六处理阶段612，可通过(例如，经由电介质沉积和膜沉积)向每个特定鳍634-640添加栅极(未示出)、源极(未示出)和漏极(未示出)并通过蚀刻掉特定量的氧化层666来形成包括第一特定鳍634的第一特定FinFET668、包括第二特定鳍636的第二特定FinFET670、包括第三特定鳍638的第三特定FinFET672、和包括第四特定鳍640的第四特定FinFET674。第一特定FinFET668和第二特定FinFET670可具有相同的有效鳍高度(如由图6中的箭头指示的)，其对应于图1的第一有效鳍高度130。第三特定FinFET672和第四特定FinFET674可具有相同的有效鳍高度(如由图6中的箭头指示的)，其对应于图1的第二有效鳍高度132。第一特定FinFET668、第二特定FinFET670、第三特定FinFET672、第四特定FinFET674、或其任何组合可形成鳍式半导体器件。该鳍式半导体器件可以是图1的鳍式半导体器件100。
图7解说了用于制造包括带有具有不同有效鳍高度的鳍的FinFET的鳍式半导体器件的过程700的另一特定实施例。过程700可在鳍形成之后将离子注入物注入到基板中。
在第一处理阶段702，可在图1的基板102的表面上形成STI氧化物/SiN层714。在第二处理阶段704，可通过蚀刻掉基板102的诸部分和STI氧化物/SiN层714的诸部分来形成第一特定鳍716、第二特定鳍718、第三特定鳍720、和第四特定鳍722。每个特定鳍716-722可包括STI氧化物/SiN层714的至少剩余部分以及基板102的至少一部分。在第三处理阶段706，可在基板102的表面上没有被特定鳍716-722占用的区域上形成STI氧化层724。
在第四处理阶段708，可在第一特定鳍716和第二特定鳍718之上形成光阻掩模726。第一离子注入物728可通过低能量横向分散注入被注入到第三特定鳍720的一区域中的第一深度。该区域可包括基板102的部分。第一离子注入物728还可被注入到第四特定鳍722的一区域中的第一特定深度。第四特定鳍722的该区域可包括基板102的部分。
在第五处理阶段710，可移除光阻掩模726、以及STI氧化层724的部分(例如，使用湿法或干法蚀刻)。第二离子注入物730可通过低能量横向分散注入被注入到每个特定鳍716-722中的第二深度。在特定实施例中，第一离子注入物728和/或第二离子注入物是经由横向分散掺杂来注入的。第二深度可不同于第一深度。第二离子注入物730可被注入到第三特定鳍720和第四特定鳍722中，以使得第二离子注入物730与第一离子注入物728交叠。第一离子注入物728和第二离子注入物730可具有相同的掺杂浓度。第一离子注入物728和第二离子注入物730可具有与基板102不同的掺杂浓度。在特定实施例中，第一离子注入物728和第二离子注入物730是N型掺杂物。在另一特定实施例中，第一离子注入物728和第二离子注入物730是P型掺杂物。
第一特定鳍716中包括第二离子注入物730的区域可以是第一高掺杂区域，而第一特定鳍716中包括基板102的部分的区域可以是第一低掺杂区域。第二特定鳍718中包括第二离子注入物730的区域可以是第二高掺杂区域，而第二特定鳍718中包括基板102的部分的区域可以是第二低掺杂区域。第一高掺杂区域和第二高掺杂区域可具有第一高度。
第三特定鳍720中包括第一离子注入物728和第二离子注入物730的区域可以是第三高掺杂区域。第三特定鳍720中包括基板102的部分的区域可以是第三低掺杂区域。第四特定鳍722中包括第一离子注入物728和第二离子注入物730的区域可以是第四高掺杂区域，而第四特定鳍722中包括基板102的部分的区域可以是第四低掺杂区域。第三高掺杂区域和第四高掺杂区域可具有第二高度。第二高度可不同于第一高度。
在第六处理阶段712，可通过蚀刻掉STI氧化物/SiN层714的剩余部分以及STI氧化层724的一部分并通过(例如，经由电介质沉积、膜沉积、光刻和蚀刻)向每个特定鳍716-722添加栅极(未示出)、源极(未示出)和漏极(未示出)来形成包括第一特定鳍716的第一特定FinFET732、包括第二特定鳍718的第二特定FinFET734、包括第三特定鳍720的第三特定FinFET736、和包括第四特定鳍722的第四特定FinFET738。第一特定FinFET732和第二特定FinFET734可具有相同的有效鳍高度(如由图7中的箭头指示的)，其对应于图1的第一有效鳍高度130。第三特定FinFET736和第四特定FinFET738可具有相同的有效鳍高度(如由图7中的箭头指示的)，其对应于图1的第二有效鳍高度132。第一特定FinFET732、第二特定FinFET734、第三特定FinFET736、第四特定FinFET738、或其任何组合可形成鳍式半导体器件。该鳍式半导体器件可以是图1的鳍式半导体器件100。
图8解说了用于制造包括带有具有不同有效鳍高度的鳍的FinFET的互补金属氧化物半导体(CMOS)器件的过程800的特定实施例。在第一处理阶段802，可在图1的基板102的表面上形成垫氧化层810。可在垫氧化层810的表面上形成第一光阻掩模812，以使得第一穿通区划814被暴露。N型离子注入物816可通过第一穿通区划814被注入到第一深度。N型离子注入物816可被注入到第一深度，以使得至少一种N型离子注入物816被注入到垫氧化层810的区域818中且至少一种N型离子注入物816被注入到基板102的区域820中。
在第二处理阶段804，可移除第一光阻掩模812(例如，使用灰化和湿法清洁)，并且可在垫氧化层810的表面上形成第二光阻掩模822，以使得第二穿通区划824被暴露。P型离子注入物826可通过第二穿通区划824被注入到第一深度。P型离子注入物826可被注入到第一深度，以使得至少一种P型离子注入物826被注入到垫氧化层810的区域828中且至少一种P型离子注入物826被注入到基板102的区域830中。在特定实施例中，P型离子注入物826可具有与N型离子注入物816不同的掺杂浓度。在另一特定实施例中，P型离子注入物826可具有与N型离子注入物816相同的掺杂浓度。
在第三处理阶段806，可从基板102的表面移除第二光阻掩模822、包括区域818、828的垫氧化层810(例如，使用灰化、湿法清洁、以及湿法或干法蚀刻)。可在基板102的表面上形成外延层832。区域820可具有与外延层832不同的掺杂浓度。区域820可具有与外延层832不同的掺杂浓度。区域830可具有与外延层832不同的掺杂浓度。可按照与图6的制造过程600中描述的方式类似的方式来形成第一特定鳍834、第二特定鳍836、第三特定鳍838、和第四特定鳍840。
在第四处理阶段808，可按照与图6的制造过程600中描述的方式类似的方式来形成包括第一特定鳍834的第一特定FinFET842、包括第二特定鳍836的第二特定FinFET844、包括第三特定鳍838的第三特定FinFET846、和包括第四特定鳍840的第四特定FinFET848。第一特定FinFET842和第二特定FinFET844可形成PMOS半导体器件。第三特定FinFET846和第四特定FinFET848可形成NMOS半导体器件。NMOS半导体器件和PMOS半导体器件可形成CMOS器件。
图9解说了用于制造包括带有具有不同有效鳍高度的鳍的FinFET的CMOS器件的过程900的另一特定实施例。过程900可将不同类型的离子注入物注入到不同鳍中。
在第一处理阶段902，可按照与图7的制造过程700中描述的方式类似的方式在图1的基板102的表面上形成第一特定鳍910、第二特定鳍912、第三特定鳍914、和第四特定鳍916。在第二处理阶段904，可形成第一光阻掩模918，以使得第三特定鳍914和第四特定鳍916被暴露。P型离子注入物920可(例如，经由低能量注入横向分散掺杂)被注入到第三特定鳍914和第四特定鳍916中的第一深度。
在第三处理阶段906，可移除第一光阻掩模918(例如，使用灰化和湿法清洁)。可形成第二光阻掩模922，以使得第一特定鳍910和第二特定鳍912被暴露。N型离子注入物924可(例如，经由低能量注入横向分散掺杂)被注入到第一特定鳍910和第二特定鳍912中的第一深度。在第四处理阶段908，可移除第二光阻掩模922(例如，使用灰化和湿法清洁工艺)。可按照与图7的制造过程700中描述的方式类似的方式来形成包括第一特定鳍910的第一特定FinFET926、包括第二特定鳍912的第二特定FinFET928、包括第三特定鳍914的第三特定FinFET930、和包括第四特定鳍916的第四特定FinFET932。第一特定FinFET926和第二特定FinFET928可形成PMOS半导体器件。第三特定FinFET930和第四特定FinFET932可形成NMOS半导体器件。NMOS半导体器件和PMOS半导体器件可形成CMOS器件。
图10是解说制造包括带有具有不同有效鳍高度的鳍的FinFET的鳍式半导体器件的方法1000的特定实施例的流程图。方法1000包括在1002，形成从基板延伸出的鳍。该鳍包括具有第一掺杂浓度的第一区域和具有第二掺杂浓度的第二区域。第一掺杂浓度大于第二掺杂浓度。例如，参照图1，第一FinFET104可包括第一鳍110和第一栅极112。第一鳍110可包括第一区域114和第二区域116。第一区域114可具有比第二区域116高的掺杂浓度。在特定实施例中，方法1000还包括在1004，形成从基板延伸出的第二鳍。第二鳍包括具有第一掺杂浓度的第三区域和具有第二掺杂浓度的第四区域。例如，参照图1，第二鳍120可包括第三区域124和第四区域。第三区域124和第一区域114可具有相同的掺杂浓度。第四区域126和第二区域116可具有相同的掺杂浓度。
在特定实施例中，方法1000进一步包括在1006，将第一离子注入物注入到基板中的第一特定深度。例如，参照图2，第一离子注入物212可使用第一注入能量水平被注入到基板102中的第一特定深度。在特定实施例中，方法1000进一步包括在1008，将第二离子注入物注入到基板中的第二特定深度。第一特定深度不同于第二特定深度。第一区域包括至少一种第一离子注入物。第三区域包括至少一种第二离子注入物。例如，参照图2，第二离子注入物216可使用第二注入能量水平被注入到基板102中的第二特定深度。第一特定深度可不同于第二特定深度。至少一种第一离子注入物212形成第一区域114，且至少一种第二离子注入物216形成第三区域124。
在特定实施例中，方法1000进一步包括在1010，将第二离子注入物注入到基板中的第二特定深度。第一区域包括至少一种第一离子注入物，且第三区域包括至少一种第一离子注入物和至少一种第二离子注入物。例如，参照图6，附加离子注入物626可被注入到第二深度，以使得至少一种附加离子注入物626被注入到第二垫氧化层620的区域628中且至少一种附加离子注入物626被注入到第一外延层618的区域630中。第一高掺杂区域642可包括区域616的该部分，而第三高掺杂区域650可包括区域616的至少该部分和区域630的至少该部分。在特定实施例中，方法1000进一步包括在1012，在基板上形成氧化层。在包括该鳍的鳍式半导体器件的源极和漏极形成之前，该氧化层的掺杂浓度小于第一掺杂浓度。例如，可在基板102上形成STI氧化层108。在鳍式半导体器件100的源极和漏极形成之前，STI氧化层108可具有小于第一掺杂浓度(1016～1018/cm3)的掺杂浓度。
由此，方法1000可以使得能够制造具有可控的有效鳍高度的鳍式半导体器件。具有可控的有效鳍高度的鳍式半导体器件可提供非整数驱动电流比值以适应于结果所得的半导体器件的设计参数。
图11是解说制造包括带有具有不同有效鳍高度的鳍的FinFET的鳍式半导体器件的方法1100的特定实施例的流程图。方法1100包括在1102，形成从基板延伸出的鳍。该鳍包括具有第一掺杂浓度的第一区域和具有第二掺杂浓度的第二区域。第一掺杂浓度大于第二掺杂浓度。例如，参照图1，第一FinFET104可包括第一鳍110和第一栅极112。第一鳍110可包括第一区域114和第二区域116。第一区域114可具有比第二区域116高的掺杂浓度。在特定实施例中，方法1100还包括在1104，形成从基板延伸出的第二鳍。第二鳍包括具有第一掺杂浓度的第三区域和具有第二掺杂浓度的第四区域。例如，参照图1，第二鳍120可包括第三区域124和第四区域。第三区域124和第一区域114可具有相同的掺杂浓度。第四区域126和第二区域116可具有相同的掺杂浓度。
在特定实施例中，方法1100进一步包括在1106，在基板上形成垫氧化层。例如，参照图2，可在基板102的表面上形成垫氧化层206。在特定实施例中，方法1100进一步包括在1108，移除垫氧化层的一部分以形成第一氧化区域和第二氧化区域。第一氧化区域具有与第二氧化区域不同的高度。第一离子注入物通过第一氧化区域被注入到基板中。第二离子注入物通过第二氧化区域被注入到基板中。例如，参照图3，在形成图2的垫氧化层206之后，可移除垫氧化层206的部分306(例如，使用湿法或干法蚀刻)以暴露比第二氧化区域310薄的第一氧化区域308。第一离子注入物212可通过第一氧化区域308被注入到图1的基板102中。第二离子注入物216可通过第二氧化区域310被注入到基板102中。
在特定实施例中，方法1100进一步包括在1110，在垫氧化层的特定部分上形成附加氧化层以形成第一氧化区域和第二氧化区域。例如，参照图4，可在基板102的表面上且在垫氧化层206之上形成附加垫氧化层，以使得第二穿通区域412具有比第一穿通区域410大的高度。在特定实施例中，方法1100进一步包括在1112，在基板上形成氧化层。在包括鳍的鳍式半导体器件的源极和漏极形成之前，氧化层的掺杂浓度小于第一掺杂浓度。例如，可在基板102上形成STI氧化层108。在鳍式半导体器件100的源极和漏极形成之前，STI氧化层108可具有小于第一掺杂浓度(1016～1018/cm3)的掺杂浓度。
由此，方法1100可以使得能够制造具有可控的有效鳍高度的鳍式半导体器件。具有可控的有效鳍高度的鳍式半导体器件可提供非整数驱动电流比值以适应于结果所得的半导体器件的设计参数。
图12是包括带有具有不同有效鳍高度的鳍的FinFET(例如，图1-9中的任何FinFET)的通信设备1200的框图。图10-11中描述的方法、或其某些部分可在通信设备1200处执行或由通信设备1200(或其组件)执行。
通信设备1200包括耦合到存储器1232的处理器1210，诸如数字信号处理器(DSP)。存储器1232可以是存储指令1246的非瞬态有形计算机可读和/或处理器可读存储设备。指令1246可由处理器1210执行以执行本文描述的一个或多个功能或方法，诸如参照图10-11描述的方法。
图12示出了通信设备1200还可包括耦合到处理器1210和显示设备1228的显示控制器1226。编码器/解码器(CODEC)1234也可耦合至处理器1210。扬声器1236和话筒1238可耦合至CODEC1234。图12还示出了耦合至处理器1210的无线控制器1240。无线控制器1240经由收发机1250与天线1242处于通信。无线控制器1240、收发机1250、以及天线1242可表示使得通信设备1200能进行无线通信的无线接口。通信设备1200可包括众多无线接口，其中不同的无线网络被配置成支持不同的联网技术或者联网技术组合(例如，蓝牙低能量、近场通信、Wi-Fi、蜂窝等)。
在特定实施例中，处理器1210、显示控制器1226、存储器1232、CODEC1234、无线控制器1240和收发机1250被包括在系统级封装或片上系统设备1222中。在特定实施例中，输入设备1230和电源1244被耦合至片上系统设备1222。此外，在特定实施例中，如图12中所解说的，显示设备1228、输入设备1230、扬声器1236、话筒1238、天线1242和电源1244在片上系统设备1222的外部。然而，显示设备1228、输入设备1230、扬声器1236、话筒1238、天线1242、和电源1244中的每一者可耦合至片上系统设备1222的一组件，诸如接口或控制器。
处理器1210可至少部分地使用具有可控的有效鳍高度的FinFET1248来实现。FinFET1248可以是图1-9的任何FinFET。FinFET1248可被用在通信设备1200的一个或多个组件的电路中以提供非整数电流比值。
尽管处理器1210被描述为至少部分地使用FinFET1248来实现，但是应理解，显示控制器1226、存储器1232、CODEC1234、无线控制器1240中的任一者皆可至少部分地使用FinFET1248来实现。
结合所描述的实施例，公开了可包括基板和从基板延伸出的鳍式半导体器件的设备。该鳍式半导体器件可包括用于提供鳍式导电沟道的装置。用于提供鳍式导电沟道的装置可包括具有第一掺杂浓度的第一区域和具有第二掺杂浓度的第二区域。第一掺杂浓度大于第二掺杂浓度。例如，用于提供鳍式导电沟道的装置可包括图1的第一鳍110、第二鳍120、图5-9的任何特定鳍、被配置成提供鳍式导电沟道的一个或多个其他器件、或其任何组合。该设备还可包括用于屏蔽电流漏泄的装置。例如，用于屏蔽电流漏泄的装置可包括图1的STI氧化层108、被配置成屏蔽电流漏泄的一个或多个其他器件、或其任何组合。在鳍式半导体器件的源极和漏极形成之前，用于屏蔽电流漏泄的装置的掺杂浓度小于第一掺杂浓度。例如，在鳍式半导体器件100的源极和漏极形成之前，STI氧化层108可具有小于第一掺杂浓度(1016～1018/cm3)的掺杂浓度。
在特定实施例中，该设备还包括用于提供鳍式导电沟道的第二装置。例如，用于提供鳍式导电沟道的第二装置可包括图1的第一鳍110、第二鳍120、图5-9的任何特定鳍、被配置成提供鳍式导电沟道的一个或多个其他器件、或其任何组合。
上文公开的设备和功能性可被设计和配置在存储于计算机可读介质上的计算机文件(例如，RTL、GDSII、GERBER等)中。一些或全部此类文件可被提供给基于此类文件来制造设备的制造处理人员。结果产生的产品包括半导体晶片，其随后被切割为半导体管芯并被封装成半导体芯片。这些芯片随后被用在以上描述的设备中。图13描绘了电子设备制造过程1300的特定解说性实施例。
物理器件信息1302在制造过程1300处(诸如在研究计算机1306处)被接收。物理器件信息1302可包括表示半导体器件的至少一个物理性质的设计信息，该半导体器件诸如是图1的鳍式半导体器件100、第一鳍110、第二鳍120、第一FinFET104、第二FinFET106、图2-9中的任何鳍、图2-9中的任何FinFET、或其任何组合。例如，物理器件信息1302可包括经由耦合至研究计算机1306的用户接口1304输入的物理参数、材料特性、以及结构信息。研究计算机1306包括耦合至计算机可读介质(诸如存储器1310)的处理器1308，诸如一个或多个处理核。存储器1310可存储计算机可读指令，其可被执行以使处理器1308将物理器件信息1302转换成遵循文件格式并生成库文件1312。
在一特定实施例中，库文件1312包括至少一个包括经转换的设计信息的数据文件。例如，库文件1312可包括被提供以供与电子设计自动化(EDA)工具1320联用的包括器件的半导体器件库，该器件包括图1的鳍式半导体器件100、第一鳍110、第二鳍120、第一FinFET104、第二FinFET106、图2-9中的任何鳍、图2-9中的任何FinFET、或其任何组合。
库文件1312可在设计计算机1314处与EDA工具1320协同使用，设计计算机1314包括耦合至存储器1318的处理器1316，诸如一个或多个处理核。EDA工具1320可被存储为存储器1318处的处理器可执行指令，以使得设计计算机1314的用户能设计库文件1312的包括图1的鳍式半导体器件100、第一鳍110、第二鳍120、第一FinFET104、第二FinFET106、图2-9中的任何鳍、图2-9中的任何FinFET、或其任何组合的电路。例如，设计计算机1314的用户可经由耦合至设计计算机1314的用户接口1324来输入电路设计信息1322。电路设计信息1322可包括表示半导体器件的至少一个物理性质的设计信息，该半导体器件诸如是图1的鳍式半导体器件100、第一鳍110、第二鳍120、第一FinFET104、第二FinFET106、图2-9中的任何鳍、图2-9中的任何FinFET、或其任何组合。作为解说，电路设计性质可包括特定电路的标识以及与电路设计中其他元件的关系、定位信息、特征尺寸信息、互连信息、或表示半导体器件的物理性质的其他信息。
设计计算机1314可被配置成转换设计信息(包括电路设计信息1322)以遵循文件格式。作为解说，该文件格式化可包括以分层格式表示关于电路布局的平面几何形状、文本标记、及其他信息的数据库二进制文件格式，诸如图形数据系统(GDSII)文件格式。设计计算机1314可被配置成生成包括经转换设计信息的数据文件，诸如包括描述图1的鳍式半导体器件100、第一鳍110、第二鳍120、第一FinFET104、第二FinFET106、图2-9中的任何鳍、图2-9中的任何FinFET、或其任何组合的信息加上其他电路或信息的GDSII文件1326。作为解说，该数据文件可包括与片上系统(SOC)相对应的信息，该SOC包括图1的鳍式半导体器件100、第一鳍110、第二鳍120、第一FinFET104、第二FinFET106、图2-9中的任何鳍、图2-9中的任何FinFET，并且在该SOC内还包括附加电子电路和组件。
GDSII文件1326可在制造过程1328处被接收，以使用GDSII文件1326中的经转换信息来制造图1的鳍式半导体器件100、第一鳍110、第二鳍120、第一FinFET104、第二FinFET106、图2-9中的任何鳍、图2-9中的任何FinFET、或其任何组合。例如，器件制造过程可包括将GDSII文件1326提供给掩模制造商1330以创建一个或多个掩模，诸如用于与光刻处理联用的掩模，其被解说为代表性掩模1332。代表性掩模1332可在制造过程期间被用于生成一个或多个晶片1134，该晶片可被测试并被分成管芯，诸如代表性管芯1136。代表性管芯1136包括包含器件的电路，该器件包括图1的鳍式半导体器件100、第一鳍110、第二鳍120、第一FinFET104、第二FinFET106、图2-9中的任何鳍、图2-9中的任何FinFET、或其任何组合。
代表性管芯1336可被提供给封装过程1338，其中代表性管芯1336被纳入到代表性封装1340中。例如，封装1340可包括管芯1336或多个管芯，诸如系统级封装(SiP)安排。封装1340可被配置成遵循一个或多个标准或规范，诸如电子器件工程联合委员会(JEDEC)标准。
关于封装1340的信息可诸如经由存储在计算机1346处的组件库被分发给各产品设计者。计算机1346可包括耦合至存储器1350的处理器1348，诸如一个或多个处理核。印刷电路板(PCB)工具可作为处理器可执行指令被存储在存储器1350处以处理经由用户接口1344从计算机1346的用户接收的PCB设计信息1342。PCB设计信息1342可包括封装半导体器件在电路板上的物理定位信息，该封装半导体器件对应于包括图1的鳍式半导体器件100、第一鳍110、第二鳍120、第一FinFET104、第二FinFET106、图2-9中的任何鳍、图2-9中的任何FinFET、或其任何组合的封装1340。
计算机1346可被配置成转换PCB设计信息1342以生成数据文件，诸如具有包括封装半导体器件在电路板上的物理定位信息、以及电连接(诸如迹线和通孔)的布局的数据的GERBER文件1352，其中该封装半导体器件对应于包括图1的鳍式半导体器件100、第一鳍110、第二鳍120、第一FinFET104、第二FinFET106、图2-9中的任何鳍、图2-9中的任何FinFET、或其任何组合的封装1340。在其他实施例中，由经转换的PCB设计信息生成的数据文件可具有除GERBER格式以外的格式。
GERBER文件1352可在板组装过程1354处被接收并且被用于创建根据GERBER文件1352内存储的设计信息来制造的PCB，诸如代表性PCB1356。例如，GERBER文件1352可被上传到一个或多个机器以执行PCB生产过程的各个步骤。PCB1356可填充有电子组件(包括封装1340)以形成代表性印刷电路组装件(PCA)1358。
PCA1358可在产品制造过程1360处被接收，并被集成到一个或多个电子设备中，诸如第一代表性电子设备1362和第二代表性电子设备1364。作为解说的非限定性示例，第一代表性电子设备1362、第二代表性电子设备1364或这两者可选自下组：其中集成了图1的鳍式半导体器件100、第一鳍110、第二鳍120、第一FinFET104、第二FinFET106、图2-9中的任何鳍、图2-9中的任何FinFET的机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、以及计算机。作为另一解说的非限定性示例，电子设备1362和1364中的一者或多者可以是远程单元(诸如移动电话、手持式个人通信系统(PCS)单元)、便携式数据单元(诸如个人数据助理、启用全球定位系统(GPS)的设备、导航设备)、位置固定的数据单元(诸如仪表读数装备)、或者存储或检索数据或计算机指令的任何其他设备、或者其任何组合。尽管图13解说了使用本公开的教导的远程单元，但本公开并不限于这些解说的单元。本公开的实施例可合适地用在包括具有存储器和片上电路系统的有源集成电路系统的任何设备中。
包括图1的鳍式半导体器件100、第一鳍110、第二鳍120、第一FinFET104、第二FinFET106、图2-9中的任何鳍、图2-9中的任何FinFET、或其任何组合的器件可被制造、处理并纳入到电子设备中，如解说性过程1300中描述的。关于图1-9所公开的实施例的一个或多个方面可被包括在各个处理阶段，诸如被包括在库文件1312、GDSII文件1326、以及GERBER文件1352内，以及被存储在研究计算机1306的存储器1310、设计计算机1314的存储器1318、计算机1346的存储器1350、在各个阶段(诸如在板组装过程1354处)使用的一个或多个其他计算机或处理器(未示出)的存储器处，并且还被纳入到一个或多个其他物理实施例中，诸如代表性掩模1332、代表性管芯1336、封装1340、PCA1358、其他产品(诸如原型电路或设备(未示出))、或其任何组合。尽管描绘了从物理器件设计到最终产品的各个代表性生产阶段，然而在其他实施例中可使用较少的阶段或可包括附加阶段。类似地，解说性过程1300可由单个实体执行、或者由执行解说性过程1300的各个阶段的一个或更多个实体来执行。
所公开的实施例中的一个或多个实施例可在一种系统或装置中实现，该系统或装置包括便携式音乐播放器、个人数字助理(PDA)、移动位置数据单元、移动电话、蜂窝电话、计算机、平板设备、便携式数字视频播放器、或者便携式计算机。另外，该系统或装置可包括通信设备、位置固定的数据单元、机顶盒、娱乐单元、导航设备、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、视频播放器、数字视频播放器、数字视频盘(DVD)播放器、台式计算机、存储或检索数据或计算机指令的任何其他设备、或其组合。作为另一解说的非限制性示例，该系统或装置可包括远程单元(诸如启用全球定位系统(GPS)的设备、导航设备)、位置固定的数据单元(诸如仪表读数装备)、或存储或检索数据或计算机指令的任何其他设备、或其任何组合。尽管图1-13中的一幅或多幅图可能解说了使用本公开的教导的系统、装置、和/或方法，但本公开不限于这些解说的系统、装置、和/或方法。本公开的实施例可适于用在任何设备中，包括存储器、处理器和电路系统。
应当理解，本文中使用诸如“第一”、“第二”之类的指定对元素的任何引述一般不限定这些元素数量或次序。相反，这些指定可在本文中用作区别两个或更多个元素或者元素实例的便捷方法。因此，对第一元素和第二元素的引述并不意味着仅可采用两个元素或者第一元素必须以某种方式位于第二元素之前。同样，除非另外声明，否则一组元素可包括一个或多个元素。
如本文所使用的，术语“确定”涵盖各种各样的动作。例如，“确定”可包括演算、计算、处理、推导、研究、查找(例如，在表、数据库或其他数据结构中查找)、探知及诸如此类。而且，“确定”可包括接收(例如，接收信息)、访问(例如，访问存储器中的数据)及诸如此类。而且，“确定”还可包括解析、选择、选取、确立及类似动作。
如本文中所使用的，引述一列项目中的“至少一个”的短语是指这些项目的任何组合，包括单个成员。作为示例，“a、b或c中的至少一者”旨在涵盖：a、b、c、a-b、a-c、b-c和a-b-c。
各种解说性组件、框、配置、模块、电路、和步骤已经在上文以其功能性的形式作了一般化描述。此类功能性是被实现为硬件还是处理器可执行指令取决于具体应用和加诸于整体系统的设计约束。另外，上面描述的方法的各种操作(例如，图1-13中解说的任何操作)可由能够执行这些操作的任何合适的装置来执行，诸如各种硬件和/或软件组件、电路、和/或模块。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本发明的范围。
本领域技术人员将进一步理解，结合本公开描述的各种解说性逻辑块、配置、模块、电路以及算法步骤可用设计成执行本文中描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、分立的门或晶体管逻辑、分立的硬件组件(例如，电子硬件)、由处理器执行的计算机软件、或其任何组合来实现或执行。通用处理器可以是微处理器，但在替换方案中，该处理器可以是任何市售的处理器、控制器、微控制器或状态机。处理器还可以被实现为计算设备的组合，例如DSP与微处理器的组合、多个微处理器、与DSP核心协同的一个或多个微处理器、或任何其他此类配置。
在一个或多个方面中，所描述的功能可在硬件、软件、固件或其任何组合中实现。如果在软件中实现，则各功能可以作为一条或更多条指令或代码存储在计算机可读介质上。计算机可读介质包括计算机可读存储介质和通信介质，包括促成计算机程序数据从一地到另一地的转移的任何介质。存储介质可以是能被计算机访问的任何可用介质。作为示例而非限定，此类计算机可读存储介质可包括随机存取存储器(RAM)、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除PROM(EPROM)、电可擦除PROM(EEPROM)、寄存器、硬盘、可移动盘、紧致盘只读存储器(CD-ROM)、其它光盘存储、磁盘存储、磁存储设备、或可被用来存储指令或数据形式的程序代码且能被计算机访问的任何其它介质。在替换方案中，计算机可读介质(例如，存储介质)可被整合到处理器。处理器和存储介质可驻留在专用集成电路(ASIC)中。ASIC可驻留在计算设备或用户终端中。在替换方案中，处理器和存储介质可作为分立组件驻留在计算设备或用户终端中。
任何连接也被正当地称为计算机可读介质。例如，如果软件是使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)、或诸如红外、无线电、以及微波之类的无线技术从web网站、服务器、或其它远程源传送而来，则该同轴电缆、光纤电缆、双绞线、DSL、或诸如红外、无线电、以及微波之类的无线技术就被包括在介质的定义之中。如本文中所使用的，盘(disk)和碟(disc)包括压缩碟(CD)、激光碟、光碟、数字多用碟(DVD)和软盘，其中盘往往以磁的方式再现数据，而碟用激光以光学方式再现数据。因此，在一些方面，计算机可读介质可包括非暂态计算机可读介质(例如，有形介质)。上述的组合应当也被包括在计算机可读介质的范围内。
本文所公开的方法包括一个或多个步骤或动作。这些方法步骤和/或动作可以彼此互换而不会脱离权利要求的范围。换言之，除非指定了步骤或动作的特定次序，否则具体步骤和/或动作的次序和/或使用可以改动而不会脱离本公开的范围。
某些方面可包括用于执行本文中给出的操作的计算机程序产品。例如，计算机程序产品可包括其上存储(和/或编码)有指令的计算机可读存储介质，这些指令能由一个或多个处理器执行以执行本文中所描述的操作。该计算机程序产品可包括包装材料。
此外，应当领会，用于执行本文中所描述的方法和技术的模块和/或其它恰适装置能由用户终端和/或基站在适用的场合下载和/或以其他方式获得。替换地，本文描述的各种方法可经由存储装置(例如，RAM、ROM、或者物理存储介质，诸如紧致盘(CD))来提供。此外，能利用适于提供本文中所描述的方法和技术的任何其他合适的技术。应理解，本公开的范围并不被限定于以上所解说的精确配置和组件。
提供前面对所公开的实施例的描述是为了使本领域技术人员皆能制作或使用所公开的实施例。尽管上述内容针对本公开的各方面，然而可设计出本公开的其他方面而不会脱离其基本范围，且范围是由所附权利要求来确定的。可在本文描述的实施例的布局、操作及细节上作出各种改动、更换和变型而不会脱离本公开或权利要求的范围。因此，本公开并非旨在被限定于本文中的实施例，而是应被授予与如由所附权利要求及其等效技术方案定义的原理和新颖性特征一致的最广的可能范围。

Claims (35)

1.一种装置，包括：
基板；以及
从所述基板延伸出的鳍式半导体器件，所述鳍式半导体器件包括：
鳍，所述鳍包括具有第一掺杂浓度的第一区域和具有第二掺杂浓度的第二区域，其中所述第一掺杂浓度大于所述第二掺杂浓度；以及
氧化层，其中在所述鳍式半导体器件的源极和漏极形成之前，所述氧化层的掺杂浓度小于所述第一掺杂浓度。
2.如权利要求1所述的装置，其特征在于，所述鳍具有由从所述鳍的顶部到所述第一区域的第一有效深度的第一距离界定的第一有效高度。
3.如权利要求1所述的装置，其特征在于，所述鳍式半导体器件包括第二鳍，其中所述第二鳍包括具有第三掺杂浓度的第三区域和具有所述第二掺杂浓度的第四区域。
4.如权利要求3所述的装置，其特征在于，所述第一掺杂浓度不同于所述第三掺杂浓度。
5.如权利要求3所述的装置，其特征在于，所述鳍具有由从所述鳍的顶部到所述第一区域的第一有效深度的第一距离界定的第一有效高度，所述第二鳍具有由从所述第二鳍的顶部到所述第二区域的第二有效深度的第二距离界定的第二有效高度，并且所述第一有效高度不同于所述第二有效高度。
6.如权利要求5所述的装置，其特征在于，所述鳍与所述第二鳍的驱动电流比值为非整数数字。
7.如权利要求3所述的装置，其特征在于，所述第一区域是通过使用第一注入能量水平以第一深度的离子注入形成的，并且所述第三区域是通过使用第二注入能量水平以第二深度的离子注入形成的。
8.如权利要求7所述的装置，其特征在于，所述第一水平不同于所述第二水平。
9.如权利要求7所述的装置，其特征在于，所述第一深度由垫氧化层的第一高度来控制，所述第二深度由所述垫氧化层的第二高度来控制，其中所述第一高度不同于所述第二高度，并且所述第一注入能量水平与所述第二注入能量水平基本相同。
10.如权利要求3所述的装置，其特征在于，所述第一区域使用第一注入剂量被注入到所述鳍中，并且所述第三区域使用第二注入剂量被注入到所述第二鳍中。
11.如权利要求3所述的装置，其特征在于，所述第一区域使用N型掺杂物来掺杂，并且所述第三区域使用P型掺杂物来掺杂。
12.如权利要求1所述的装置，其特征在于，所述第一区域是经由外延生长或横向掺杂来形成的。
13.如权利要求1所述的装置，其特征在于，所述第一区域是在形成所述鳍的外形之后形成的。
14.如权利要求1所述的装置，其特征在于，所述第一区域是经由离子注入来形成的，而所述第二区域是经由外延生长来形成的。
15.如权利要求1所述的装置，其特征在于，所述氧化层是在形成所述鳍之后形成的。
16.如权利要求1所述的装置，其特征在于，进一步包括其中集成了所述鳍式半导体的设备，所述设备选自包括以下各项的组：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、以及计算机。
17.一种方法，包括：
形成从基板延伸出的鳍，其中所述鳍包括具有第一掺杂浓度的第一区域和具有第二掺杂浓度的第二区域，并且其中所述第一掺杂浓度大于所述第二掺杂浓度；以及
在所述基板上形成氧化层，其中在包括所述鳍的鳍式半导体器件的源极和漏极形成之前，所述氧化层的掺杂浓度小于所述第一掺杂浓度。
18.如权利要求17所述的方法，其特征在于，进一步包括：
形成从所述基板延伸出的第二鳍，其中所述第二鳍包括具有所述第一掺杂浓度的第三区域和具有所述第二掺杂浓度的第四区域。
19.如权利要求18所述的方法，其特征在于，进一步包括：
将第一离子注入物注入到所述基板中的第一特定深度；以及
将第二离子注入物注入到所述基板中的第二特定深度，其中所述第一特定深度不同于所述第二特定深度，所述第一区域包括至少一种第一离子注入物，并且所述第三区域包括至少一种第一离子注入物和至少一种第二离子注入物。
20.如权利要求18所述的方法，其特征在于，进一步包括：
将第一离子注入物注入到所述基板中的第一特定深度；以及
将第二离子注入物注入到所述基板中的第二特定深度，其中所述第一特定深度不同于所述第二特定深度，所述第一区域包括至少一种第一离子注入物，并且所述第三区域包括至少一种第一离子注入物。
21.如权利要求20所述的方法，其特征在于，进一步包括：
在所述基板上形成垫氧化层；以及
移除所述垫氧化层的一部分以形成第一氧化区域和第二氧化区域，其中所述第一氧化区域具有与所述第二氧化区域不同的高度，所述第一离子注入物通过所述第一氧化区域被注入到所述基板中，并且所述第二离子注入物通过所述第二氧化区域被注入到所述基板中。
22.如权利要求20所述的方法，其特征在于，进一步包括：
在所述基板上形成垫氧化层；以及
在所述垫氧化层的特定区域上形成附加氧化层以形成第一氧化区域和第二氧化区域，其中所述第一氧化区域具有与所述第二氧化区域不同的高度，所述第一离子注入物通过所述第一氧化区域被注入到所述基板中，并且所述第二离子注入物通过所述第二氧化区域被注入到所述基板中。
23.如权利要求18所述的方法，其特征在于，所述第一区域是经由多次应用离子注入来形成的，而所述第三区域是经由单次应用离子注入来形成的。
24.如权利要求17所述的方法，其特征在于，所述鳍是经由外延生长来形成的。
25.如权利要求17所述的方法，其特征在于，所述第一区域是经由离子注入来形成的，而所述第二区域是经由外延生长来形成的。
26.如权利要求25所述的方法，其特征在于，所述第一区域是在形成所述第二区域之后形成的。
27.如权利要求17所述的方法，其特征在于，形成所述鳍是由集成到电子设备中的处理器执行的。
28.一种装备，包括：
基板；以及
从所述基板延伸出的鳍式半导体器件，所述鳍式半导体器件包括：
用于提供鳍式导电沟道的装置，所述用于提供鳍式导电沟道的装置包括具有第一掺杂浓度的第一区域和具有第二掺杂浓度的第二区域，其中所述第一掺杂浓度大于所述第二掺杂浓度；以及
用于屏蔽电流漏泄的装置，其中在所述鳍式半导体器件的源极和漏极形成之前，所述用于屏蔽电流漏泄的装置的掺杂浓度小于所述第一掺杂浓度。
29.如权利要求28所述的装备，其特征在于，所述鳍式半导体器件包括用于提供鳍式导电沟道的第二装置，其中所述用于提供鳍式导电沟道的第二装置包括具有第三掺杂浓度的第三区域和具有所述第二掺杂浓度的第四区域。
30.如权利要求28所述的装备，其特征在于，进一步包括其中集成了所述鳍式半导体的设备，所述设备选自包括以下各项的组：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、以及计算机。
31.一种存储指令的计算机可读存储介质，所述指令能由计算机执行以执行操作，所述操作包括：
发起形成从基板延伸出的鳍，其中所述鳍包括具有第一掺杂浓度的第一区域和具有第二掺杂浓度的第二区域，并且其中所述第一掺杂浓度大于所述第二掺杂浓度；以及
发起在所述基板上形成氧化层，其中在包括所述鳍的鳍式半导体器件的源极和漏极形成之前，所述氧化层的掺杂浓度小于所述第一掺杂浓度。
32.如权利要求31所述的计算机可读存储介质，其特征在于，所述操作进一步包括发起形成从所述基板延伸出的第二鳍，其中所述第二鳍包括具有第三掺杂浓度的第三区域和具有所述第二掺杂浓度的第四区域。
33.一种方法，包括：
接收设计信息，所述设计信息包括封装半导体器件在电路板上的物理定位信息，所述封装半导体器件包括：
基板；以及
从所述基板延伸出的鳍式半导体器件，所述鳍式半导体器件包括：
鳍，所述鳍包括具有第一掺杂浓度的第一区域和具有第二掺杂浓度的第二区域，其中所述第一掺杂浓度大于所述第二掺杂浓度；以及
氧化层，其中在所述鳍式半导体器件的源极和漏极形成之前，所述氧化层的掺杂浓度小于所述第一掺杂浓度；以及
转换所述设计信息以生成数据文件。
34.如权利要求33所述的方法，其特征在于，所述数据文件具有GERBER格式。
35.如权利要求33所述的方法，其中所述数据文件包括GDSII格式。
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