JP2016225493A - パワーモジュール - Google Patents

Abstract

【課題】並列接続された複数の半導体素子への電流分配を均一化することができるパワーモジュールの提供。
【解決手段】パワーモジュール１において、直列接続回路４は、複数の第１半導体素子２が列を成す列方向に平行に延びる一対の第１配線層１１Ａ，１１Ｂを備えて複数の第１半導体素子２を並列接続する第１並列接続回路１０と、複数の第２半導体素子３が列を成す列方向に平行に延びる一対の第２配線層２１Ａ，２１Ｂを備えて複数の第２半導体素子３を並列接続する第２並列接続回路２０と、を含み、第１配線層１１Ａの一端部１１ａに電源端子５Ｐが接続され、第１配線層１１Ｂの他端部１１ｂに第２配線層２１Ａの一端部２１ａが接続され、第２配線層２１Ｂの他端部２１ｂに電源端子５Ｎが接続される、という構成を採用する。
【選択図】図１

Description

本発明は、パワーモジュールに関するものである。

パワーモジュールは、半導体素子（スイッチング素子）を備え、半導体素子のスイッチング動作により、直流電力と交流電力とを相互に変換する。パワーモジュールとして、例えば、下記特許文献１に記載されたパワーモジュールが知られている。このパワーモジュールは、第１半導体素子（上アーム用ＩＧＢＴ）と、第２半導体素子（下アーム用ＩＧＢＴ）と、第１半導体素子と第２半導体素子を直列接続する直列接続回路と、直列接続回路の両端に接続された一対の電源端子と、直列接続回路の第１半導体素子と半導体素子との接続点に接続される出力端子と、を有する２ｉｎ１モジュールである。

国際公開第２０１０／０５０５９４号

ところで、パワーモジュールを大容量化する場合、複数の第１半導体素子を並列接続し、また、複数の第２半導体素子を並列接続する。従来、並列接続された第１半導体素子と、並列接続された第２半導体素子とを直列接続する配線のレイアウトは、パワーモジュールのサイズが最小になるように設計されていた。このため、並列接続された第１半導体素子乃至第２半導体素子に流れる電流経路が不均等になり、電流経路が短い半導体素子に大きな電流が流れることがあった。半導体素子に大きな電流が流れると、その大きな電流が流れた半導体素子が発熱し、他の半導体素子よりも寿命が短くなってしまうという問題がある。

本発明は、上記問題点に鑑みてなされたものであり、並列接続された複数の半導体素子への電流分配を均一化することができるパワーモジュールの提供を目的とする。

上記の課題を解決するために、本発明は、第１半導体素子と、第２半導体素子と、前記第１半導体素子と前記第２半導体素子を直列接続する直列接続回路と、前記直列接続回路の両端に接続された一対の電源端子と、前記直列接続回路の前記第１半導体素子と前記第２半導体素子との接続点に接続される出力端子と、を有するパワーモジュールであって、前記第１半導体素子と前記第２半導体素子とを、それぞれ複数有し、前記直列接続回路は、複数の前記第１半導体素子が列を成す列方向に平行に延びる一対の第１配線層を備えて、該一対の第１配線層の間に複数の前記第１半導体素子を並列接続する第１並列接続回路と、複数の前記第２半導体素子が列を成す列方向に平行に延びる一対の第２配線層を備えて、該一対の第２配線層の間に複数の前記第２半導体素子を並列接続する第２並列接続回路と、を含み、前記一対の第１配線層の一方の一端部に、前記一対の電源端子の一方が接続され、前記一対の第１配線層の他方の他端部に、前記一対の第２配線層の一方の一端部が接続され、前記一対の第２配線層の他方の他端部に、前記一対の電源端子の他方が接続される、という構成を採用する。

また、本発明においては、前記一対の第１配線層の一方の上に、複数の前記第１半導体素子が配置され、前記一対の第２配線層の一方の上に、複数の前記第２半導体素子が配置され、前記一対の第１配線層の一方と前記一対の第２配線層の一方との間に、前記一対の第１配線層の他方と前記一対の第２配線層の他方とが対向して配置される、という構成を採用する。

また、本発明においては、前記一対の第１配線層の他方と前記一対の第２配線層の他方に流れる電流の向きは、互いに逆方向である、という構成を採用する。

本発明によれば、並列接続された第１半導体素子と、並列接続された第２半導体素子とを流れる電流経路を、全て同じ距離にすることができる。
したがって、本発明では、並列接続された複数の半導体素子への電流分配を均一化することができるパワーモジュールが得られる。

本発明の実施形態におけるパワーモジュールの配線レイアウトを示す平面図である。 本発明の実施形態におけるパワーモジュールの回路図である。 本発明の実施形態におけるパワーモジュールの作用を説明するための図である。 本発明の一変形例を示すパワーモジュールの回路図である。 本発明の一変形例を示すパワーモジュールの回路図である。 本発明の一変形例を示すパワーモジュールの回路図である。 本発明の一変形例を示すパワーモジュールの回路図である。

以下、本発明の実施形態について図面を参照して説明する。

図１は、本発明の実施形態におけるパワーモジュール１の配線レイアウトを示す平面図である。図２は、本発明の実施形態におけるパワーモジュール１の回路図である。
本実施形態のパワーモジュール１は、２ｉｎ１モジュールである。このパワーモジュール１は、図１及び図２に示すように、第１半導体素子２（第１スイッチング素子）と、第２半導体素子３（第２スイッチング素子）と、直列接続回路４と、一対の電源端子５Ｐ，５Ｎと、出力端子６Ｏと、コンデンサ７と、駆動回路８と、を有する。

第１半導体素子２及び第２半導体素子３は、図２（ａ）に示すように、スイッチング素子と、還流ダイオードと、を有するＭＯＳＦＥＴからなる。第１半導体素子２は、ゲート端子２Ｇに入力された駆動信号に応じてオン・オフ駆動する。また、第２半導体素子３は、ゲート端子３Ｇに入力された駆動信号に応じてオン・オフ駆動する。第１半導体素子２と第２半導体素子３は、それぞれ複数設けられている。

直列接続回路４は、第１半導体素子２と第２半導体素子３を直列接続する。具体的に、直列接続回路４は、第１半導体素子２のドレイン端子２Ｄと、正極側の電源端子５Ｐとを接続する。また、直列接続回路４は、第１半導体素子２のソース端子２Ｓと、第２半導体素子３のドレイン端子３Ｄとを接続する。また、直列接続回路４は、第２半導体素子３のソース端子３Ｓと、負極側の電源端子５Ｎとを接続する。

一対の電源端子５Ｐ，５Ｎは、直列接続回路４の両端に接続される。電源端子５Ｐは、例えば、直流電源の正極側に接続される。電源端子５Ｎは、例えば、直流電源の負極側に接続される。
出力端子６Ｏは、第１半導体素子２と第２半導体素子３との接続点に接続される。
コンデンサ７は、直列接続回路４と並列に、一対の電源端子５Ｐ，５Ｎ間に接続される。コンデンサ７は、第１半導体素子２及び第２半導体素子３のスイッチング動作により発生するスイッチングノイズを吸収する。

駆動回路８は、図１に示すように、複数の第１半導体素子２を駆動させる第１駆動回路８Ａと、複数の第２半導体素子３を駆動させる第２駆動回路８Ｂと、を有する。第１駆動回路８Ａは、不図示の制御装置から制御信号を受けて、複数の第１半導体素子２を駆動させる駆動信号を生成する。第１駆動回路８Ａは、複数の第１半導体素子２に駆動信号を供給する一対の信号端子９Ｇ，９Ｓを有する。

信号端子９Ｇは、図２（ｂ）に示すように、複数の第１半導体素子２のゲート端子２Ｇに接続される。信号端子９Ｇは、第１半導体素子２を駆動するための駆動信号（ゲート電流）を、複数の第１半導体素子２のゲート端子２Ｇに供給する。信号端子９Ｓは、複数の第１半導体素子２のソース端子２Ｓに接続される。信号端子９Ｓは、複数の第１半導体素子２のゲート端子２Ｇに供給された駆動信号が第１駆動回路８Ａに戻るためのセンス端子である。なお、第２駆動回路８Ｂも第１駆動回路８Ａと同様の構成となっている。

図１に示すように、直列接続回路４は、複数の第１半導体素子２を並列接続する第１並列接続回路１０と、複数の第２半導体素子３を接続する第２並列接続回路２０と、を含む。第１並列接続回路１０は、複数の第１半導体素子２が列を成す列方向（図１において紙面左右方向）に平行に延びる一対の第１配線層１１Ａ，１１Ｂを有する。一対の第１配線層１１Ａ，１１Ｂの間に、複数の第１半導体素子２が並列接続される。

本実施形態では、列方向に延びる一対の第１配線層１１Ａ，１１Ｂの一端部１１ａから他端部１１ｂとの間に、８個の第１半導体素子２が一定の配列ピッチで並列接続される。第１配線層１１Ａ（一対の第１配線層の一方）の上に、複数の第１半導体素子２が配置される。複数の第１半導体素子２の裏面に設けられたドレイン端子２Ｄは、はんだを介して第１配線層１１Ａに接続されている。第１配線層１１Ａの一端部１１ａには、電源端子５Ｐが接続されている。

複数の第１半導体素子２の表面に設けられたソース端子２Ｓは、アルミワイヤ等からなる接続配線１２を介して第１配線層１１Ｂ（一対の第１配線層の他方）に接続されている。具体的に、列方向に延びる第１配線層１１Ｂの一端部１１ａから他端部１１ｂとの間において、接続配線１２は、第１配線層Ｂと複数の第１半導体素子２とを、複数の第１半導体素子２の配列ピッチに応じたピッチで接続する。第１配線層１１Ｂと複数の第１半導体素子２とを接続する複数の接続配線１２は、複数の第１半導体素子２が列を成す列方向と直交する直交方向（図１において紙面上下方向）に平行に延びる。

第２並列接続回路２０は、複数の第２半導体素子３が列を成す列方向（図１において紙面左右方向）に平行に延びる一対の第２配線層２１Ａ，２１Ｂを有する。一対の第２配線層２１Ａ，２１Ｂの間に、複数の第２半導体素子３が並列接続される。本実施形態では、列方向に延びる一対の第２配線層２１Ａ，２１Ｂの一端部２１ａから他端部２１ｂとの間に、８個の第２半導体素子３が一定の配列ピッチで並列接続される。

第２配線層２１Ａ（一対の第２配線層の一方）の上に、複数の第２半導体素子３が配置される。複数の第２半導体素子３の裏面に設けられたドレイン端子３Ｄは、はんだを介して第２配線層２１Ａに接続されている。第２配線層２１Ａの一端部２１ａは、第１配線層１１Ｂの他端部１１ｂと接続されている。複数の第２半導体素子３の表面に設けられたソース端子３Ｓは、アルミワイヤ等からなる接続配線２２を介して第２配線層２１Ｂ（一対の第１配線層の他方）に接続されている。

具体的に、列方向に延びる第２配線層２１Ｂの一端部２１ａから他端部２１ｂとの間において、接続配線２２は、第２配線層２１Ｂと複数の第２半導体素子３とを、複数の第２半導体素子３の配列ピッチに応じたピッチで接続する。第２配線層２１Ｂと複数の第２半導体素子３とを接続する複数の接続配線２２は、複数の第２半導体素子３が列を成す列方向と直交する直交方向（図１において紙面上下方向）に平行に延びる。第２配線層２１Ｂの他端部２１ｂには、電源端子５Ｎが接続されている。

図１に示すように、第１配線層１１Ａと第２配線層２１Ａとの間に、第１配線層１１Ｂと第２配線層２１Ｂが対向して配置される。また、第１配線層１１Ｂと第２配線層２１Ａは、コの字状に接続されている。上記構成の直列接続回路４は、第１駆動回路８Ａ及び第２駆動回路８Ｂとの間に配置される。すなわち、第１駆動回路８Ａ及び第２駆動回路８Ｂが最も外側に配置され、その内側に第１半導体素子２及び第２半導体素子３が載った第１配線層１１Ａ及び第２配線層２１Ａが配置され、その内側に接続配線１２及び２２が接続された第１配線層１１Ｂ及び第２配線層２１Ｂが配置される。

第１駆動回路８Ａは、一対の配線層３１Ａ，３１Ｂと、複数の第１接続配線３２と、複数の第２接続配線３３と、を有する。なお、第２駆動回路８Ｂも第１駆動回路８Ａと同様の構成となっている。
一対の配線層３１Ａ，３１Ｂは、複数の第１半導体素子２が列を成す列方向に平行に延びる。列方向に延びる一対の配線層３１Ａ，３１Ｂの一端部３１ａから他端部３１ｂとの間に、８個の第１半導体素子２が並列接続される。

複数の第１接続配線３２は、配線層３１Ａ（一対の配線層の一方）と複数の第１半導体素子２とを、複数の第１半導体素子２の配列ピッチに応じたピッチで接続する。複数の第１接続配線３２は、アルミワイヤ等からなり、複数の第１半導体素子２の表面に設けられたゲート端子２Ｇと配線層３１Ａとの間を接続する。複数の第１接続配線３２は、複数の第１半導体素子２が列を成す列方向と直交する直交方向（図１において紙面上下方向）に平行に延びる。配線層３１Ａの一端部３１ａには、信号端子９Ｇが接続されている。

複数の第２接続配線３３は、配線層３１Ｂ（一対の配線層の他方）と複数の第１半導体素子２とを、複数の第１半導体素子２の配列ピッチに応じたピッチで接続する。複数の第２接続配線３３は、アルミワイヤ等からなり、複数の第１半導体素子２の表面に設けられたソース端子２Ｓと配線層３１Ｂとの間を接続する。複数の第２接続配線３３は、複数の第２半導体素子３が列を成す列方向と直交する直交方向（図１において紙面上下方向）に平行に延びる。配線層３１Ｂの他端部３１ｂには、信号端子９Ｓが接続されている。

続いて、上記構成のパワーモジュール１の作用について、図３を参照して説明する。
図３は、本発明の実施形態におけるパワーモジュール１の作用を説明するための図である。図３（ａ）は、本実施形態のパワーモジュール１の電流経路を示す。図３（ｂ）は、比較例として従来のパワーモジュール１００の電流経路を示す。

図３（ｂ）に示すように、従来のパワーモジュール１００は、本実施形態の第１配線層１１Ｂと第２配線層２１Ａが一体とされた配線層１０１を有する。この構成において、電源端子５Ｐから電源端子５Ｎへの電流経路は、図３（ｂ）において実線矢印と点線矢印で示される。すなわち、従来の配線レイアウトでは、電源端子５Ｐから電源端子５Ｎに流れる電流は、実線矢印で示すように、電流経路が最も短い紙面左側に多く流れ、紙面右側に行くに従って少なくなる。このため、最も左側に配置された第１半導体素子２及び第２半導体素子３が、他のものよりも発熱し、寿命が短くなる。

一方、本実施形態の配線レイアウトによれば、図３（ａ）において実線矢印で示すように、並列接続された複数の第１半導体素子２と、並列接続された複数の第２半導体素子３とを流れる電流経路が、全て同じ距離となる。すなわち、一対の第１配線層１１Ａ，１１Ｂにおいて、電流は、電源端子５Ｐが接続された第１配線層１１Ａの一端部１１ａから、第１配線層１１Ｂの他端部１１ｂに流れる。一対の第１配線層１１Ａ，１１Ｂは、複数の第１半導体素子２が列を成す列方向に平行に延びており、複数の第１半導体素子２のいずれを通る電流経路も長さは同じとなる。

また、一対の第２配線層２１Ａ，２１Ｂにおいて、電流は、第１配線層１１Ｂの他端部１１ｂと接続された第２配線層２１Ａの一端部２１ａから、電源端子５Ｎが接続された第２配線層２１Ｂの他端部２１ｂに流れる。一対の第２配線層２１Ａ，２１Ｂは、複数の第２半導体素子３が列を成す列方向に平行に延びており、複数の第２半導体素子３のいずれを通る電流経路も長さは同じとなる。
このように、並列接続した複数の第１半導体素子２及び並列接続した複数の第２半導体素子３に流れる電流経路が均等になり、それぞれの分担電流を均一にすることができる。これにより、第１半導体素子２及び第２半導体素子３の特性を最大限活用することが可能となり、信頼性の向上、長寿命化が可能となる。

また、本実施形態では、図１に示すように、第１配線層１１Ａの上に、複数の第１半導体素子２が配置され、第２配線層２１Ａの上に、複数の第２半導体素子３が配置され、１配線層１１Ａと第２配線層２１Ａとの間に、第１配線層１１Ｂと第２配線層２１Ｂとが対向して配置される。この構成によれば、第１半導体素子２を搭載する第１配線層１１Ａ及び第２半導体素子３を搭載する第２配線層２１Ａを、パワーモジュール１の外側に配置することができる。このため、第１半導体素子２乃至第２半導体素子３への配線作業が容易になる。また、第１半導体素子２と第２半導体素子３との距離を取ることができ、ノイズを低減できる。

また、本実施形態では、図１に示すように、互いに対向する第１配線層１１Ｂと第２配線層２１Ｂに流れる電流の向きは、互いに逆方向である。このように、電流経路を対向させることによって、電流が発生する磁束を相殺させ、電流経路のインダクタンスを低減させることができる。

このように、上述の本実施形態によれば、第１半導体素子２と、第２半導体素子３と、第１半導体素子２と第２半導体素子３を直列接続する直列接続回路４と、直列接続回路４の両端に接続された一対の電源端子５Ｐ，５Ｎと、直列接続回路４の第１半導体素子２と第２半導体素子３との接続点に接続される出力端子６Ｏと、を有するパワーモジュール１であって、第１半導体素子２と第２半導体素子３とを、それぞれ複数有し、直列接続回路４は、複数の第１半導体素子２が列を成す列方向に平行に延びる一対の第１配線層１１Ａ，１１Ｂを備えて、該一対の第１配線層１１Ａ，１１Ｂの間に複数の第１半導体素子２を並列接続する第１並列接続回路１０と、複数の第２半導体素子３が列を成す列方向に平行に延びる一対の第２配線層２１Ａ，２１Ｂを備えて、該一対の第２配線層２１Ａ，２１Ｂの間に複数の第２半導体素子３を並列接続する第２並列接続回路２０と、を含み、一対の第１配線層１１Ａ，１１Ｂの一方（第１配線層１１Ａ）の一端部１１ａに、一対の電源端子５Ｐ，５Ｎの一方（電源端子５Ｐ）が接続され、一対の第１配線層１１Ａ，１１Ｂの他方（第１配線層１１Ｂ）の他端部１１ｂに、一対の第２配線層２１Ａ，２１Ｂの一方（第２配線層２１Ａ）の一端部２１ａが接続され、一対の第２配線層２１Ａ，２１Ｂの他方（第２配線層２１Ｂ）の他端部２１ｂに、一対の電源端子５Ｐ，５Ｎの他方（電源端子５Ｎ）が接続される、という構成を採用することによって、並列接続された複数の第１半導体素子２乃至複数の第２半導体素子３への電流分配を均一化することができるパワーモジュール１が得られる。

以上、図面を参照しながら本発明の好適な実施形態について説明したが、本発明は上記実施形態に限定されるものではない。上述した実施形態において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。

例えば、図４〜図７に示す変形例を採用し得る。以下の説明において、上述の実施形態と同一又は同等の構成については同一の符号を付し、その説明を簡略若しくは省略する。

図４及び図５は、本発明の一変形例を示すパワーモジュール１Ａ，１Ｂの回路図である。
図４に示すパワーモジュール１Ａは、第１配線層１１Ｂと第２配線層２１Ａとが、直線的に接続されており、その他の構成は上記実施形態と同様である。
図５に示すパワーモジュール１Ｂは、第１配線層１１Ｂと第２配線層２１Ａとが、直線的に接続されると共に、第２配線層２１Ｂが、第１配線層１１Ａと同じ側にあり、その他の構成は上記実施形態と同様である。
図４及び図５に示す構成であっても、並列接続された複数の第１半導体素子２乃至複数の第２半導体素子３への電流分配を均一化することができる。なお、図４及び図５のパワーモジュール１Ａ，１Ｂは、長尺形状になるため、小型化したい場合は、上記実施形態を採用することが好ましい。

図６及び図７は、本発明の一変形例を示すパワーモジュール１Ｃ，１Ｄの回路図である。
図６に示すパワーモジュール１Ｃは、第１半導体素子２がダイオードからなり、その他の構成は上記実施形態と同様である。
図７に示すパワーモジュール１Ｄは、第２半導体素子３がダイオードからなり、その他の構成は上記実施形態と同様である。
図６及び図７に示すパワーモジュール１Ｃ，１Ｄは、スイッチトリラクタンスモータ駆動用モジュールである。図６及び図７に示すダイオードは、ショットキーダイオードであるが、例えば、ｐｎ接合ダイオードであってもよい。この構成によれば、並列接続された複数の第１半導体素子２乃至複数の第２半導体素子３への電流分配を均一化することができる。
なお、上記実施形態では、半導体素子としてＭＯＳＦＥＴを採用したが、ＩＧＢＴを採用してもよい。

１ パワーモジュール
２ 第１半導体素子（スイッチング素子、第１スイッチング素子）
３ 第２半導体素子（スイッチング素子、第２スイッチング素子）
４ 直列接続回路
５Ｎ，５Ｐ 一対の電源端子
６Ｏ 出力端子
８ 駆動回路
８Ａ 第１駆動回路
８Ｂ 第２駆動回路
９Ｇ，９Ｓ 一対の信号端子
１０ 第１並列接続回路
１１Ａ，１１Ｂ 一対の第１配線層
１１ａ 一端部
１１ｂ 他端部
２０ 第２並列接続回路
２１Ａ，２１Ｂ 一対の第２配線層
２１ａ 一端部
２１ｂ 他端部
３１Ａ，３１Ｂ 一対の配線層
３１ａ 一端部
３１ｂ 他端部
３２ 第１接続配線
３３ 第２接続配線

Claims (3)

1. 第１半導体素子と、第２半導体素子と、前記第１半導体素子と前記第２半導体素子を直列接続する直列接続回路と、前記直列接続回路の両端に接続された一対の電源端子と、前記直列接続回路の前記第１半導体素子と前記第２半導体素子との接続点に接続される出力端子と、を有するパワーモジュールであって、
   前記第１半導体素子と前記第２半導体素子とを、それぞれ複数有し、
   前記直列接続回路は、
   複数の前記第１半導体素子が列を成す列方向に平行に延びる一対の第１配線層を備えて、該一対の第１配線層の間に複数の前記第１半導体素子を並列接続する第１並列接続回路と、
   複数の前記第２半導体素子が列を成す列方向に平行に延びる一対の第２配線層を備えて、該一対の第２配線層の間に複数の前記第２半導体素子を並列接続する第２並列接続回路と、を含み、
   前記一対の第１配線層の一方の一端部に、前記一対の電源端子の一方が接続され、
   前記一対の第１配線層の他方の他端部に、前記一対の第２配線層の一方の一端部が接続され、
   前記一対の第２配線層の他方の他端部に、前記一対の電源端子の他方が接続される、ことを特徴とするパワーモジュール。
2. 前記一対の第１配線層の一方の上に、複数の前記第１半導体素子が配置され、
   前記一対の第２配線層の一方の上に、複数の前記第２半導体素子が配置され、
   前記一対の第１配線層の一方と前記一対の第２配線層の一方との間に、前記一対の第１配線層の他方と前記一対の第２配線層の他方とが対向して配置される、ことを特徴とする請求項１に記載のパワーモジュール。
3. 前記一対の第１配線層の他方と前記一対の第２配線層の他方に流れる電流の向きは、互いに逆方向である、ことを特徴とする請求項２に記載のパワーモジュール。

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