JP2016219887A - 電圧制御発振器およびａｄ変換器 - Google Patents

Abstract

【課題】制御電圧が高周波信号であっても、低い消費電力で、制御電圧の変化に対する直線性がよい電流を出力でき、かつ、差動信号が入力できる電圧制御発振器を提供する。【解決手段】電圧制御発振器は、電圧電流変換器１０と、第１リング発振器３０と、第２リング発振器４０とを備える。電圧電流変換器１０は、第１制御電圧Ｖ１がゲート端子に入力される第１トランジスタＭ１と、第２制御電圧Ｖ２がゲート端子に入力される第２トランジスタＭ２と、Ｍ１に直列に接続され、ゲート端子がＭ１のドレイン端子に接続された第３トランジスタＭ３と、Ｍ２に直列に接続され、ゲート端子がＭ２のドレイン端子に接続された第４トランジスタＭ４と、Ｍ１のソース端子とＭ２のソース端子とを接続する抵抗１３と、Ｍ１のドレイン端子にゲート端子が接続されている第５トランジスタＭ５と、Ｍ２のドレイン端子にゲート端子が接続されている第６トランジスタＭ６を備える。【選択図】図２

Description

本発明は、電圧電流変換器を備えた電圧制御発振器、および、その電圧制御発振器を備えたＡＤ変換器に関する。

電圧制御発振器として、特許文献１などに開示されているように、定電流コントロール回路と、リングオシレータを備えた構成が公知である。この構成の電圧制御発振器は、制御電圧が定電流コントロール回路に入力され、定電流コントロール回路から、制御電圧に比例した電流がリングオシレータに出力される。

特許文献１に開示の定電流コントロール回路は、演算増幅器を備えている。この演算増幅器の非反転入力端子に制御電圧が入力され、出力端子はＮチャンネルトランジスタのゲート端子に接続されている。このＮチャンネルトランジスタとグランドの間に抵抗が設けられ、Ｎチャンネルトランジスタと抵抗との間の電圧が、演算増幅器の反転入力端子に入力される。

この構成により、抵抗に流れる電流は、制御電圧／抵抗で求められることになるので、定電流コントロール回路は、制御電圧に比例した電流をリングオシレータに出力できる。

また、ＡＤ変換器として、リング状に接続された複数の遅延要素を有する周回回路を備え、この周回回路を信号が周回した周回数と周回位置に対応した数値データをＡＤ変換データとして出力するＡＤ変換器が知られている（たとえば特許文献２）。

特開平６−２１７７６号公報 特開平５−２５９９０７号公報

特許文献１に開示されている定電流コントロール回路は、演算増幅器を備えているので、制御電圧が高周波信号になると、出力電流が制御電圧に比例しなくなる恐れが生じる。定電流コントロール回路が出力する出力電流が制御電圧に比例しなくなると、電圧制御発振器が発振する発振信号は、制御電圧に対する直線性が低下する。

演算増幅器内の多くのトランジスタを高速で作動させれば、制御電圧が高周波信号であっても、出力電流を制御電圧に比例させることができる。しかし、演算増幅器内の多くのトランジスタを高速で作動させると、消費電力が増加してしまう。

また、特許文献１に開示の定電流コントロール回路はシングルエンド入力であるため、差動信号を扱おうとすると、定電流コントロール回路が２つ必要となる。なお、以下、本明細書では、特許文献１のように制御電圧が入力され、その制御電圧に比例した電流を出力する回路を、電圧電流変換器とする。

本発明は、この事情に基づいて成されたものであり、その目的とするところは、制御電圧が高周波信号であっても、低い消費電力で、制御電圧の変化に対する直線性がよい発振信号を出力でき、かつ、差動信号が入力できる電圧制御発振器、その電圧制御発振器を備えたＡＤ変換器を提供することにある。

上記目的は独立請求項に記載の特徴の組み合わせにより達成され、また、下位請求項は、発明の更なる有利な具体例を規定する。特許請求の範囲に記載した括弧内の符号は、一つの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、本発明の技術的範囲を限定するものではない。

上記目的を達成するための電圧制御発振器に係る発明は、第１制御電圧、第２制御電圧が入力され、第１制御電圧に比例した電流および第２制御電圧に比例した電流を出力する電圧電流変換器（１０、３１０、４１０、５１０）であって、
第１制御電圧がゲート端子に入力される第１トランジスタ（Ｍ１、Ｍ１Ｐ、Ｍ１Ｕ、Ｍ１Ｄ）と、
第２制御電圧がゲート端子に入力される第２トランジスタ（Ｍ２、Ｍ２Ｐ、Ｍ２Ｕ、Ｍ２Ｄ）と、
第１トランジスタに直列に接続され、かつ、ゲート端子が第１トランジスタのドレイン端子に接続された第３トランジスタ（Ｍ３、Ｍ３Ｐ、Ｍ３Ｕ、Ｍ３Ｄ）と、
第２トランジスタに直列に接続され、かつ、ゲート端子が第２トランジスタのドレイン端子に接続された第４トランジスタ（Ｍ４、Ｍ４Ｐ、Ｍ４Ｕ、Ｍ４Ｄ）と、
第１トランジスタのソース端子と、第２トランジスタのソース端子とを接続する抵抗（１３）と、
第１トランジスタのドレイン端子にゲート端子が接続されている第５トランジスタ（Ｍ５、Ｍ５Ｐ、Ｍ５Ｕ、Ｍ５Ｄ）と、
第２トランジスタのドレイン端子にゲート端子が接続されている第６トランジスタ（Ｍ６、Ｍ６Ｐ、Ｍ６Ｕ、Ｍ６Ｄ）とを備えた電圧電流変換器と、
リング状に結合された複数の遅延要素（３２）を備え、電圧電流変換器が第１制御電圧を変換した電流である第１出力電流に基づいて発振する第１リング発振器（３０、３３）と、
リング状に結合された複数の遅延要素（４２）を備え、電圧電流変換器が第２制御電圧を変換した電流である第２出力電流に基づいて発振する第２リング発振器（４０、４３）とを備えている。

また、ＡＤ変換器に係る発明は、本発明の電圧制御発振器と、
第１リング発振器を信号が周回した回数、および第１リング発振器内における信号の周回位置を検出し、周回した回数および周回位置に対応した数値をＡＤ変換データとして出力する第１符号化回路（１５０）と、
第２リング発振器を信号が周回した回数、および第２リング発振器内における信号の周回位置を検出し、周回した回数および周回位置に対応した数値をＡＤ変換データとして出力する第２符号化回路（１６０）とを備えている。

本発明によれば、第１トランジスタのソース電圧は第１制御電圧に応じて変化し、第２トランジスタのソース電圧は第２制御電圧に応じて変化する。抵抗は、第１トランジスタのソース端子と、第２トランジスタのソース端子とを接続しているので、抵抗には、第１トランジスタのソース電圧と、第２トランジスタのソース電圧との電圧差に応じた電流が流れる。したがって、抵抗には、第１制御電圧と第２制御電圧との電圧差に応じた電流が流れることになる。この抵抗に流れる電流により、第３トランジスタ、第４トランジスタに流れる電流が変化する。したがって、第３トランジスタ、第４トランジスタに流れる電流は、第１制御電圧と第２制御電圧との電圧差に応じて変化することになる。そこで、第３トランジスタ、第４トランジスタに流れる電流を取り出せば、第１制御電圧、第２制御電圧に応じた電流を取り出すことができる。

取り出される電流は、第１制御電圧と第２制御電圧との電圧差により定まり、この電圧差の変化に対応して直線的に変化する。また、電圧差は、制御電圧の周波数の影響を受けにくい。したがって、この電圧電流変換器は、制御電圧が高周波信号であっても、制御電圧の変化に対する直線性がよい電流を出力できる。第１リング発振器は、電圧電流変換器が、第１制御電圧を変換した電流である第１出力電流に基づいて発振し、第２リング発振器は、電圧電流変換器が、第２制御電圧を変換した電流である第２出力電流に基づいて発振する。したがって、制御電圧の変化に対する直線性がよい発振信号を出力できる。

また、電圧電流変換器が備えるトランジスタは４つであることから、低い消費電力で、制御電圧に応じた電流を出力することができる。

さらに、第１制御電圧、第２制御電圧、２つの制御電圧が入力されることから、差動信号を入力することもできる。

第１実施形態の電圧制御発振器１の構成を示すブロック図である。 図１の電圧電流変換器１０の回路構成を示す図である。 図１の第１リング発振器３０、第２リング発振器４０の構成を示す図である。 入力電圧Ｖ_ｉｎに対する第１発振信号Ｒｏｕｔ１、第２発振信号Ｒｏｕｔ２の周波数変化を示す図である。 第２実施形態のＡＤ変換器１００の構成を示す図である。 図５のＴＡＤロジック回路１５０の構成例である。 第３実施形態の電圧制御発振器２００の構成を示す図である。 第４実施形態の電圧制御発振器３００の構成を示す図である。 第５実施形態の電圧制御発振器４００の構成を示す図である。 第６実施形態の電圧制御発振器５００の構成を示す図である。

＜第１実施形態＞
以下、本発明の実施形態を図面に基づいて説明する。図１に示すように、第１実施形態の電圧制御発振器１は、電圧電流変換器１０と、第１リング発振器３０と、第２リング発振器４０とを備える。

（電圧制御発振器１の概要）
電圧電流変換器１０には、第１制御電圧Ｖ１と第２制御電圧Ｖ２が入力される。これら第１制御電圧Ｖ１と第２制御電圧Ｖ２は、互いに差動関係にある電圧信号である。電圧電流変換器１０は、第１制御電圧Ｖ１の変化に比例して変化する第１出力電流Ｉ１を出力するとともに、第２制御電圧Ｖ２の変化に比例して変化する第２出力電流Ｉ２を出力する。

第１出力電流Ｉ１は第１リング発振器３０に入力され、第２出力電流Ｉ２は第２リング発振器４０に入力される。これら第１リング発振器３０と第２リング発振器４０は同じ構成である。第１リング発振器３０は、第１出力電流Ｉ１の大きさに応じた発振周波数の第１発振信号Ｒｏｕｔ１を出力し、第２リング発振器４０は第２出力電流Ｉ２の大きさに応じた発振周波数の第２発振信号Ｒｏｕｔ２を出力する。

（電圧電流変換器１０の構成）
図２に、電圧電流変換器１０の回路構成を示す。電圧電流変換器１０は、第１トランジスタＭ１、第２トランジスタＭ２を備える。これら第１トランジスタＭ１、第２トランジスタＭ２は、Ｎチャンネル型のＭＯＳＦＥＴであり、互いに同じサイズ、同じ特性である。

第１トランジスタＭ１のドレイン端子は定電流源２１に接続され、第２トランジスタＭ２のドレイン端子は定電流源２２に接続されている。

電圧電流変換器１０は、これら第１トランジスタＭ１、第２トランジスタＭ２、定電流源２１、定電流源２２の他に、第３トランジスタＭ３〜第６トランジスタＭ６、抵抗１３、定電流源２３、定電流源２４を備えている。第３トランジスタＭ３〜第６トランジスタＭ６は、第１トランジスタＭ１、第２トランジスタＭ２と同様、Ｎチャンネル型のＭＯＳＦＥＴであり、かつ、互いに同じサイズ、同じ特性である。定電流源２１〜２４は、共通の電源電圧Ｖ_ＤＤに接続されている。

第１トランジスタＭ１のソース端子は、第３トランジスタＭ３のドレイン端子に接続されており、第３トランジスタＭ３のドレイン端子はグランドに接続されている。したがって、定電流源２１、第１トランジスタＭ１、第３トランジスタＭ３は、直列接続されている。

第１トランジスタＭ１のゲート端子に、第１制御電圧Ｖ１が印加される。この第１制御電圧Ｖ１は、オフセット電圧Ｖ_ｏに、入力電圧Ｖ_ｉｎを加えた値である。

第５トランジスタＭ５は、ドレイン端子が定電流源２３に接続されており、ソース端子がグランドに接続されている。これら第５トランジスタＭ５、定電流源２３は、定電流源２１、第１トランジスタＭ１、第３トランジスタＭ３に対して並列である。

また、第３トランジスタＭ３のゲート端子と、第１トランジスタＭ１のドレイン端子とが接続されている。換言すれば、第３トランジスタＭ３のドレイン端子は、第１トランジスタＭ１を介して、この第３トランジスタＭ３のゲート端子とダイオード接続されている。また、第３トランジスタＭ３のゲート端子は、第５トランジスタＭ５のゲート端子と接続されている。これにより、第３トランジスタＭ３、第５トランジスタＭ５は、第１カレントミラー回路１１を構成している。

第２トランジスタＭ２、第４トランジスタＭ４、第６トランジスタＭ６の結合関係は、第１トランジスタＭ１、第３トランジスタＭ３、第５トランジスタＭ５と同じである。

詳しくは、第２トランジスタＭ２のソース端子は、第４トランジスタＭ４のドレイン端子に接続されており、第４トランジスタＭ４のソース端子はグランドに接続されている。したがって、定電流源２２、第２トランジスタＭ２、第４トランジスタＭ４は、直列接続されている。

第２トランジスタＭ２のゲート端子に、第２制御電圧Ｖ２が印加される。この第２制御電圧Ｖ２は、オフセット電圧Ｖ_ｏ−入力電圧Ｖ_ｉｎである。入力電圧Ｖ_ｉｎは高周波信号であり、第１制御電圧Ｖ１と第２制御電圧Ｖ２は、オフセット電圧Ｖ_ｏに、差動関係にある入力電圧±Ｖ_ｉｎが加えられた信号である。したがって、第１制御電圧Ｖ１（＝Ｖ_ｏ＋Ｖ_ｉｎ）と第２制御電圧Ｖ２（＝Ｖ_ｏ＋Ｖ_ｉｎ）も差動関係にある信号である。

第６トランジスタＭ６は、ドレイン端子が定電流源２４に接続されており、ソース端子がグランドに接続されている。これら第６トランジスタＭ６、定電流源２４は、定電流源２２、第２トランジスタＭ２、第４トランジスタＭ４に対して並列である。

また、第４トランジスタＭ４のゲート端子と、第２トランジスタＭ２のドレイン端子とが接続されている。換言すれば、第４トランジスタＭ４のドレイン端子は、第２トランジスタＭ２を介して、この第４トランジスタＭ４のゲート端子とダイオード接続されている。また、第４トランジスタＭ４のゲート端子は、第６トランジスタＭ６のゲート端子と接続されている。これにより、第４トランジスタＭ４、第６トランジスタＭ６は、第２カレントミラー回路１２を構成している。

抵抗１３は、一端が、第１トランジスタＭ１のソース端子と第３トランジスタＭ３のドレイン端子に接続され、他端が、第２トランジスタＭ２のソース端子と第４トランジスタＭ４のドレイン端子に接続されている。この抵抗１３は固定抵抗である。

（電圧電流変換器１０の作動）
このように構成された電圧電流変換器１０の作動を説明する。第１トランジスタＭ１のゲート端子には第１制御電圧Ｖ１が印加されているので、第１トランジスタＭ１のソース電圧Ｖ_ＳＰは、第１制御電圧Ｖ１に応じた電圧だけ第１トランジスタＭ１のドレイン電圧Ｖ_ＤＰから低下した電圧となる。

同様に、第２トランジスタＭ２のゲート端子には第２制御電圧Ｖ２が印加されているので、第２トランジスタＭ２のソース電圧Ｖ_ＳＮは、第２制御電圧Ｖ２に応じた電圧だけ第２トランジスタＭ２のドレイン電圧Ｖ_ＤＮから低下した電圧となる。

したがって、抵抗１３の両端間電圧は、第１制御電圧Ｖ１と第２制御電圧Ｖ２の差の電圧となる。すなわち、抵抗１３に加えられる電圧は、Ｖ１−Ｖ２＝Ｖ_ｏ＋Ｖ_ｉｎ−（Ｖ_ｏ−Ｖ_ｉｎ）＝２Ｖ_ｉｎとなる。抵抗１３に加えられる電圧が２Ｖｉｎとなることから、抵抗１３の値をＲ_Ｓ（Ω）とすると、抵抗１３に流れる電流ｉ_０は、２Ｖ_ｉｎ／Ｒ_Ｓとなる。

抵抗１３は、第３トランジスタＭ３のドレイン端子と、第４トランジスタＭ４のドレイン端子に接続されていることから、第３トランジスタＭ３、第４トランジスタＭ４に流れる電流の変動成分もｉ_０となる。

さらに、第１カレントミラー回路１１、第２カレントミラー回路１２が構成されていることから、第５トランジスタＭ５に流れる電流、第６トランジスタＭ６に流れる電流の変動成分もｉ_０となる。また、第５トランジスタＭ５に流れる電流、第６トランジスタＭ６に流れる電流は互いに差動関係になる。

第５トランジスタＭ５のドレイン端子と定電流源２３の間から出力される第１出力電流Ｉ１、第６トランジスタＭ６のドレイン端子と定電流源２４の間から出力される第２出力電流Ｉ２も、変動成分がｉ_０となり、かつ、互いに差動関係になる。

（リング発振器３０、４０の構成）
図３に第１リング発振器３０、第２リング発振器４０の構成を示す。第１リング発振器３０、第２リング発振器４０は、同じ構成であり、入力される電流が異なるのみである。また、これら第１リング発振器３０、第２リング発振器４０は公知の構成である。

第１リング発振器３０は、定電流源３１と、遅延要素であるインバータ３２がｎ個（ｎは奇数）、リング状に接続されたインバータリング部３３とを備える。また、第１リング発振器３０は、定電流源３１とグランドとの間に接続されたトランジスタ３４、各インバータ３２の負電源端子とグランドとの間に接続されたトランジスタ３５も備えている。これらのトランジスタ３４、３５は、Ｎチャンネル型のＭＯＳＦＥＴであり、かつ、互いに同じサイズ、同じ特性である。

定電流源３１には、インバータリング部３３と同じ電源電圧Ｖ_ＤＤが供給される。第１出力電流Ｉ１は、定電流源３１と、トランジスタ３４のドレイン端子との間の点ｊ１に入力される。よって、トランジスタ３４のドレイン端子の電圧は、定電流源３１を流れる電流と、第１出力電流Ｉ１との和に比例する電圧となる。また、トランジスタ３４のドレイン端子とゲート端子とは接続されているので、トランジスタ３４のゲート端子も、このトランジスタ３４のドレイン端子と同じ電圧となる。

さらに、トランジスタ３４のドレイン端子と、各インバータ３２に接続されているトランジスタ３５のゲート端子も接続されているので、トランジスタ３５のゲート端子の電圧も、トランジスタ３４のドレイン端子と同じ電圧となる。

このような構成により、第１出力電流Ｉ１の大きさに応じて、インバータ３２の正負電源端子間の電圧が変化するので、第１リング発振器３０は、第１出力電流Ｉ１の大きさに応じた発信周波数で発振する第１発振信号Ｒｏｕｔ１を出力する。

第２リング発振器４０は、定電流源４１と、遅延要素であるインバータ４２がｎ個（ｎは奇数）、リング状に接続されたインバータリング部４３、トランジスタ４４、トランジスタ４５を備える。これらは、それぞれ、第１リング発振器３０の定電流源３１、インバータ３２、インバータリング部３３、トランジスタ３４、トランジスタ３５と同じものである。また、第２出力電流Ｉ２は、定電流源４１と、トランジスタ４４のドレイン端子との間の点ｊ２に入力される。

したがって、第２リング発振器４０は、第２出力電流Ｉ２の大きさに応じた発信周波数で発振する第２発振信号Ｒｏｕｔ２を出力する。

ここで、第１出力電流Ｉ１、第２出力電流Ｉ２は、第１、第２制御電圧Ｖ１、Ｖ２の大きさに応じた電流であり、第１、第２制御電圧Ｖ１、Ｖ２は、オフセット電圧Ｖ_ｏを中心として±Ｖ_ｉｎで変動する差動電圧である。したがって、図４に示すように、第１発振信号Ｒｏｕｔ１の周波数は、入力電圧Ｖ_ｉｎに反比例して低くなり、第２発振信号Ｒｏｕｔ２の周波数は、入力電圧Ｖ_ｉｎに比例して高くなる。また、入力電圧Ｖ_ｉｎが０であれば、第１発振信号Ｒｏｕｔ１の周波数と第２発振信号Ｒｏｕｔ２の周波数はともに同じ周波数ｆ_０となる。

（第１実施形態まとめ）
以上、説明した電圧制御発振器１が備える電圧電流変換器１０は、４つのトランジスタＭ１〜Ｍ４により、第１、第２制御電圧Ｖ１、Ｖ２を第１出力電流Ｉ１、第２出力電流Ｉ２に変換する。このような少ない数のトランジスタにより電圧を電流に変換することができるので低消費電力である。

また、第１出力電流Ｉ１、第２出力電流Ｉ２は、第１制御電圧Ｖ１と第２制御電圧Ｖ２の電圧差に対応して直線的に変化する。また、この電圧差は、第１制御電圧Ｖ１、第２制御電圧Ｖ２の周波数の影響を受けにくい。したがって、第１出力電流Ｉ１、第２出力電流Ｉ２は、第１制御電圧Ｖ１、第２制御電圧Ｖ２が高周波信号であっても、それら第１制御電圧Ｖ１、第２制御電圧Ｖ２の変化に対する直線性がよい。

第１リング発振器３０、第２リング発振器４０は、この第１出力電流Ｉ１、第２出力電流Ｉ２を入力として、第１発振信号Ｒｏｕｔ１、第２発振信号Ｒｏｕｔ２を出力する。したがって、電圧制御発振器１は、第１制御電圧Ｖ１、第２制御電圧Ｖ２が高周波信号であっても、第１制御電圧Ｖ１、第２制御電圧Ｖ２の変化に対する周波数変化の直線性がよい発振信号Ｒｏｕｔ１、Ｒｏｕｔ２を出力できる。

また、本実施形態では、１つの電圧電流変換器１０で、差動信号である第１制御電圧Ｖ１と第２制御電圧Ｖ２を、それぞれ第１出力電流Ｉ１、第２出力電流Ｉ２に変換することもできる。

＜第２実施形態＞
次に、第２実施形態を説明する。この第２実施形態以下の説明において、それまでに使用した符号と同一番号の符号を有する要素は、特に言及する場合を除き、それ以前の実施形態における同一符号の要素と同一である。また、構成の一部のみを説明している場合、構成の他の部分については先に説明した実施形態を適用できる。

第２実施形態では、図５に示すＡＤ変換器１００を説明する。このＡＤ変換器１００は、図５に示すように、第１実施形態と同じ電圧電流変換器１０を備える。さらに、ＡＤ変換器１００は、第１リング発振器１３０、第２リング発振器１４０、第１符号化回路に相当する第１ＴＡＤロジック回路１５０、第２符号化回路に相当する第２ＴＡＤロジック回路１６０、減算器１７０を備える。

第１リング発振器１３０は、各インバータ３２の出力が第１ＴＡＤロジック回路１５０に入力される点が異なる以外は、第１実施形態の第１リング発振器３０と同じ構成である。なお、最終段のインバータ３２の出力は、第１実施形態の第１発振信号Ｒｏｕｔ１である。他のインバータ３２の出力信号はＲｍ（ｎ）とする。

第２リング発振器１４０は、第１リング発振器１３０と同様の構成であり、各インバータ４２の出力が第２ＴＡＤロジック回路１６０に入力される点が異なる以外は、第１実施形態の第２リング発振器４０と同じ構成である。なお、最終段のインバータ４２の出力は、第１実施形態の第２発振信号Ｒｏｕｔ２である。他のインバータ３２の出力信号はＲｍ（ｎ）とする。

第１ＴＡＤロジック回路１５０は、公知のＴＡＤロジック回路であり、所定時間内にインバータリング部３３を信号が周回した回数（以下、周回数）およびインバータリング部３３内における信号の周回位置を検出する。そして、検出した周回数および周回位置に対応した数値を表すデジタルデータを、ＡＤ変換データＤＴ１として出力する。なお、インバータリング部３３内における信号の周回位置とは、インバータリング部３３において、Ｈ信号およびＬ信号のうち、それまでとは反対の信号を出力したインバータ３２の段数を意味する。

第２ＴＡＤロジック回路１６０も、第１ＴＡＤロジック回路１５０と同じ構成である。したがって、第２ＴＡＤロジック回路１６０は、所定時間内にインバータリング部４３を信号が周回した周回数および信号の周回位置を検出して、それら周回数および周回位置に対応した数値を表すデジタルデータを、ＡＤ変換データＤＴ２として出力する。減算器１７０は、ＡＤ変換データＤＴ１からＡＤ変換データＤＴ２を減算する。

図６は、第１ＴＡＤロジック回路１５０の構成の具体例を示している。この第１ＴＡＤロジック回路１５０は、特許文献２において、パルス周回回路を通過する信号の周回数および周回位置を検出する構成と同様の構成であり、パルスセレクタ１５１、エンコーダ１５２、カウンタ１５３、ラッチ回路１５４、減算器１５５を備える。

パルスセレクタ１５１は、インバータリング部３３のインバータ３２が出力する出力信号Ｒに基づいて、インバータリング部３３内における信号の周回位置を検出して、その周回位置を表す信号をエンコーダ１５２に出力する。

エンコーダ１５２は、パルスセレクタ１５１から入力される信号に対応したデジタルデータを発生する。カウンタ１５３は、インバータリング部３３の最終段に設けられたインバータ３２の出力レベルの変化回数、すなわち、第１発振信号Ｒｏｕｔ１の反転回数をカウントし、カウントした回数を表すデジタルデータをラッチ回路１５４に出力する。カウントした回数は、インバータリング部３３を信号が周回した回数を意味する。

ラッチ回路１５４は、カウンタ１５３から出力されるデジタルデータをラッチする。そして、ラッチしたデジタルデータを減算器１５５に出力する。ラッチ回路１５４とパルスセレクタ１５１には、所定時間毎にクロック信号ＣＫが入力される。ラッチ回路１５４とパルスセレクタ１５１は、このクロック信号が入力されるごとに信号を出力する。

減算器１５５は、ラッチ回路１５４からのデジタルデータが上位ビット、エンコーダ１５２からのデジタルデータが下位ビットとして入力される。そして、ラッチ回路１５４からのデジタルデータと、エンコーダ１５２からのデジタルデータとから生成したデジタルデータから、前回、クロック信号ＣＫが入力されてから、今回、クロック信号ＣＫが入力されるまでの間のカウント数を表すデジタルデータをＡＤ変換データＤＴ１として出力する。第１発振信号Ｒｏｕｔ１が、第１制御電圧Ｖ１に応じて変化することから、ＡＤ変換データＤＴ１も、第１制御電圧Ｖ１に応じて変化する。

第２ＴＡＤロジック回路１６０の構成は、前述したように、第１ＴＡＤロジック回路１５０と同じである。したがって、第２ＴＡＤロジック回路１６０は、第２制御電圧Ｖ２に応じて変化するＡＤ変換データＤＴ２を出力する。

（第２実施形態まとめ）
この第２実施形態のＡＤ変換器１００は、第１実施形態の電圧電流変換器１０を備えている。この電圧電流変換器１０は、高周波信号であっても、低い消費電力で制御電圧Ｖ１、Ｖ２の変化に対する周波数変化の直線性がよい発振信号Ｒｏｕｔ１、Ｒｏｕｔ２を出力することができる。

したがって、第２実施形態のＡＤ変換器１００は、第１制御電圧Ｖ１、第２制御電圧Ｖ２が高周波信号であっても、低い消費電力で、第１制御電圧Ｖ１、第２制御電圧Ｖ２を精度よく表すＡＤ変換データＤＴ１、ＤＴ２を出力することができる。

また、ＡＤ変換データＤＴ１と、ＡＤ変換データＤＴ２は、差動関係にあることから、減算器１７０により減算されたデータは、それぞれのＡＤ変換データＤＴ１、ＤＴ２に対して２倍の分解能となる。

＜第３実施形態＞
図７に第３実施形態の電圧制御発振器２００の構成を示す。この電圧制御発振器２００は、第１実施形態と同じ電圧電流変換器１０を備える。また、第１実施形態と同じ定電流源３１、４１、インバータリング部３３、４３も備える。第３実施形態でも、定電流源３１、４１は、電源電圧Ｖ_ＤＤに接続されている。

第３実施形態では、インバータリング部３３が請求項の第１リング発振器に相当し、インバータリング部４３が請求項の第２リング発振器に相当する。これらインバータリング部３３、４３の配置は、第１実施形態とは異なる。第３実施形態では、インバータリング部３３は定電流源３１に直列、かつ、第５トランジスタＭ５に並列に接続されている。また、インバータリング部４３は定電流源４１に直列、かつ、第６トランジスタＭ６に並列に接続されている。

より詳しくは、インバータリング部３３が備える各インバータ３２の正電源端子に、定電流源３１が出力する電流と、電圧電流変換器１０が出力する第１出力電流Ｉ１とが合成された電流が入力される。また、インバータリング部４３が備える各インバータ４２の正電源端子に、定電流源４１が出力する電流と、電圧電流変換器１０が出力する第２出力電流Ｉ２とが合成された電流が入力される。なお、第３実施形態では、定電流源３１は請求項の第１発振器用定電流源に相当し、定電流源４１は請求項の第２発振器用定電流源に相当する。

このような構成でも、インバータリング部３３、４３が備える各インバータ３２、４２の正負電源端子間の電圧は、第１出力電流Ｉ１、第２出力電流Ｉ２の大きさに応じて変化する。したがって、第３実施形態でも、第１実施形態と同様の効果が得られる。

＜第４実施形態＞
図８に第４実施形態の電圧制御発振器３００の構成を示す。この電圧制御発振器３００は、電圧電流変換器３１０と、インバータリング部３３、４３を備える。電圧電流変換器３１０は、第１実施形態の電圧電流変換器１０から、定電流源２３、２４を取り除いた構成である。

この第４実施形態でも、インバータリング部３３、４３が、請求項の第１リング発振器、第２リング発振器に相当する。第４実施形態では、インバータリング部３３、４３は、第１実施形態では定電流源２３、２４が配置されていた位置に配置されている。

すなわち、第４実施形態では、インバータリング部３３は、電源電圧Ｖ_ＤＤに接続され、第５トランジスタＭ５と直列、かつ、定電流源２１、２２と並列になっている。また、インバータリング部４３は、電源電圧Ｖ_ＤＤに接続され、第６トランジスタＭ６と直列、かつ、定電流源２１、２２と並列になっている。

より詳しくは、インバータリング部３３が備える各インバータ３２の正電源端子は電源電圧Ｖ_ＤＤに接続され、負電源端子は第５トランジスタＭ５のドレイン端子に接続されている。また、インバータリング部４３が備える各インバータ４２の正電源端子は電源電圧Ｖ_ＤＤに接続され、負電源端子は第６トランジスタＭ６のドレイン端子に接続されている。

このような構成では、第５トランジスタＭ５を流れる電流が第１出力電流Ｉ１、第６トランジスタＭ６を流れる電流が第２出力電流Ｉ２となる。また、インバータ３２、４２の負電源端子の電圧は、第１出力電流Ｉ１、第２出力電流Ｉ２に応じて変化する。

したがって、第１出力電流Ｉ１の大きさに応じて、インバータ３２の正負電源端子間の電圧が変化し、第２出力電流Ｉ２の大きさに応じて、インバータ４２の正負電源端子間の電圧が変化する。

また、インバータ３２は、第５トランジスタＭ５を駆動させる駆動電流により駆動し、インバータ４２は、第６トランジスタＭ６を駆動させる駆動電流により駆動することになる。

第４実施形態でも、第１、第２出力電流Ｉ１、Ｉ２の大きさに応じてインバータ３２、４２の正負電源端子間の電圧が変化するので、第１実施形態と同様の効果が得られる。

＜第５実施形態＞
図９に第５実施形態の電圧制御発振器４００の構成を示す。この電圧制御発振器４００は、電圧電流変換器４１０と、インバータリング部３３、４３を備える。インバータリング部３３、４３は、請求項の第１リング発振器、第２リング発振器に相当する。

電圧電流変換器４１０は、いずれもＰチャネル型のＭＯＳＦＥＴである第１トランジスタＭ_１Ｐ、第２トランジスタＭ_２Ｐ、第３トランジスタＭ_３Ｐ、第４トランジスタＭ_４Ｐ、第５トランジスタＭ_５Ｐ、第６トランジスタＭ_６Ｐを備える。また、電圧電流変換器４１０は、抵抗１３、定電流源２１、２２を備える。

第１トランジスタＭ_１Ｐ〜第６トランジスタＭ_６ＰがＰチャネル型のＭＯＳＦＥＴであることに伴い、第１トランジスタＭ_１Ｐ〜第６トランジスタＭ_６Ｐ、抵抗１３、定電流源２１、２２の配置は、第４実施形態の電圧電流変換器３１０とは反対になっている。

また、インバータリング部３３は第５トランジスタＭ_５Ｐのドレイン端子とグランドとに接続され、インバータリング部４３は第６トランジスタＭ_６Ｐのドレイン端子とグランドとに接続されている。より詳しくは、インバータリング部３３が備える各インバータ３２の正電源端子は第５トランジスタＭ_５Ｐのドレイン端子に接続され、負電源端子はグランドに接続されている。また、インバータリング部４３が備える各インバータ４２の正電源端子は第６トランジスタＭ_６Ｐのドレイン端子に接続され、負電源端子はグランドに接続されている。

このような構成でも、第５トランジスタＭ_５Ｐを流れる電流、第６トランジスタＭ_６Ｐを流れる電流の大きさに応じて、インバータリング部３３、４３が備える各インバータ３２、４２の正負電源端子間の電圧が変化する。したがって、第５実施形態の構成でも第４実施形態と同様の効果が得られる。

＜第６実施形態＞
図１０に第６実施形態の電圧制御発振器５００の構成を示す。この電圧制御発振器５００は、電圧電流変換器５１０と、インバータリング部３３、４３を備える。インバータリング部３３、４３は、請求項の第１リング発振器、第２リング発振器に相当する。

この電圧電流変換器５１０は、ＣＭＯＳ型であり、定電流源２１、２２がないことを除けば第５実施形態の電圧電流変換器４１０と同じ構成の上側回路５１１と、定電流源２１、２２がないことを除けば第４実施形態の電圧電流変換器３１０と同じ構成の下側回路５１２を備えている。

上側回路５１１は、上側第１トランジスタＭ_１Ｕ〜上側第６トランジスタＭ_６Ｕと、抵抗１３を備える。上側第１トランジスタＭ_１Ｕ〜上側第６トランジスタＭ_６Ｕは、それぞれ電圧電流変換器４１０が備える第１トランジスタＭ_１Ｐ〜第６トランジスタＭ_６Ｐと同じであり、互いの接続関係も電圧電流変換器４１０と同じである。上側回路５１１が備える抵抗１３には、上側第１トランジスタＭ_１Ｕのソース電圧Ｖ_ＳＰＵと、上側第２トランジスタＭ_２Ｕのソース電圧Ｖ_ＳＮＵの電圧差、および、抵抗１３の抵抗値Ｒ_Ｓにより定まる電流が流れる。

下側回路５１２は、下側第１トランジスタＭ_１Ｄ〜下側第６トランジスタＭ_６Ｄと、抵抗１３を備える。下側第１トランジスタＭ_１Ｄ〜下側第６トランジスタＭ_６Ｄは、それぞれ電圧電流変換器３１０が備える第１トランジスタＭ_１〜第６トランジスタＭ_６と同じであり、互いの接続関係も電圧電流変換器３１０と同じである。下側回路５１２が備える抵抗１３には、下側第１トランジスタＭ_１Ｄのソース電圧Ｖ_ＳＰＤと、下側第２トランジスタＭ_２Ｄのソース電圧Ｖ_ＳＮＤの電圧差、および、抵抗１３の抵抗値Ｒ_Ｓにより定まる電流が流れる。

また、上側第１トランジスタＭ_１Ｕのドレイン端子と、下側第１トランジスタＭ_１Ｄのドレイン端子が接続され、上側第２トランジスタＭ_２Ｕのドレイン端子と、下側第２トランジスタＭ_２Ｄのドレイン端子が接続されている。

また、上側第１トランジスタＭ_１Ｕのゲート端子と、下側第１トランジスタＭ_１Ｄのゲート端子に第１制御電圧Ｖ１が入力され、上側第２トランジスタＭ_２Ｕのゲート端子と、下側第２トランジスタＭ_２Ｄのゲート端子に第２制御電圧Ｖ２が入力されている。

インバータリング部３３は、上側第５トランジスタＭ_５Ｕと下側第５トランジスタＭ_５Ｄの間において、それら上側第５トランジスタＭ_５Ｕと下側第５トランジスタＭ_５Ｄに直列に接続されている。インバータリング部４３は、上側第６トランジスタＭ_６Ｕと下側第６トランジスタＭ_６Ｄの間において、それら上側第６トランジスタＭ_６Ｕと下側第６トランジスタＭ_６Ｄに直列に接続されている。

より詳しくは、インバータリング部３３が備える各インバータ３２の正電源端子に上側第５トランジスタＭ_５Ｕのドレイン端子が接続され、負電源端子に下側第５トランジスタＭ_５Ｄのドレイン端子が接続されている。また、インバータリング部４３が備える各インバータ４２の正電源端子に上側第６トランジスタＭ_６Ｕのドレイン端子が接続され、負電源端子に下側第６トランジスタＭ_６Ｄのドレイン端子が接続されている。

この第６実施形態の電圧電流変換器５１０は、定電流源２１、２２がない以外は第５、４実施形態の電圧電流変換器４１０、３１０と同じ構成である上側回路５１１、下側回路５１２を備えている。したがって、第４、５実施形態に比較して、同じ第１、第２制御電圧Ｖ１、Ｖ２が入力された場合において、インバータリング部３３、４３には、２倍の電流が流れることになる。したがって、第１発振信号Ｒｏｕｔ１、第２発振信号Ｒｏｕｔ２の発振周波数を高くすることができる。発振周波数を高くすることができると、この電圧制御発振器５００をＡＤ変換器に用いれば、分解能を高くすることができる。

以上、本発明の実施形態を説明したが、本発明は上述の実施形態に限定されるものではなく、次の変形例も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施できる。

＜変形例１＞
たとえば、第２実施形態のＡＤ変換器１００において、電圧電流変換器１０の代わりに、第３〜第６実施形態の電圧制御発振器２００、３００、４００、５００を用いてもよい。

＜変形例２＞
インバータリング部３３、４３として、特許文献２にパルス周回回路のように、初段のインバータの前にＮＡＮＤ回路が接続され、このＮＡＮＤ回路にパルス信号が入力される構成を用いてもよい。

＜変形例３＞
抵抗１３を可変抵抗としてもよい。この場合、制御電圧Ｖ１、Ｖ２の値が大きくなるのに伴い、抵抗１３の抵抗値を大きくする。抵抗値を大きくすれば、第１出力電流Ｉ１、第２出力電流Ｉ２を小さくすることができる。すなわち、抵抗値により、制御電圧Ｖ１、Ｖ２に対する出力電流Ｉ１、Ｉ２の大きさ、換言すれば、制御電圧Ｖ１、Ｖ２に対する出力電流Ｉ１、Ｉ２の感度を調整することができる。

従来、ＡＤ変換器に入力される電圧が大きくなり過ぎないように、ＡＤ変換器の前段に可変ゲインアンプが備えられることがあった。しかし、抵抗１３を可変抵抗として、抵抗１３の抵抗値により制御電圧Ｖ１、Ｖ２に対する出力電流Ｉ１、Ｉ２の感度を調整すれば、ＡＤ変換器の前段に可変ゲインアンプを備えなくてもよい。なお、抵抗１３の抵抗値を制御するためには、ＡＤ変換器の出力に応じて抵抗１３の抵抗値を制御する制御部を備えればよい。

１：電圧制御発振器 １０：電圧電流変換器 １１：第１カレントミラー回路 １２：第２カレントミラー回路 １３：抵抗 ２１、２２、２３、２４：定電流源 ３０：第１リング発振器 ３１：定電流源 ３２：インバータ ３３：インバータリング部 ３４、３５：トランジスタ ４０：第２リング発振器 ４１：定電流源 ４２：インバータ ４３：インバータリング部 ４４、４５：トランジスタ １００：ＡＤ変換器 １３０：第１リング発振器 １４０：第２リング発振器 １５０：第１ＴＡＤロジック回路 １６０：第２ＴＡＤロジック回路 １７０：減算器 ２００：電圧制御発振器 ３００：電圧制御発振器 ３１０：電圧電流変換器 ４００：電圧制御発振器 ４１０：電圧電流変換器 ５００：電圧制御発振器 ５１０：電圧電流変換器 Ｉ１：第１出力電流 Ｉ２：第２出力電流 Ｍ：トランジスタ Ｒｏｕｔ：発振信号 Ｖ：制御電圧

Claims (7)

1. 第１制御電圧、第２制御電圧が入力され、前記第１制御電圧に比例した電流および前記第２制御電圧に比例した電流を出力する電圧電流変換器（１０、３１０、４１０、５１０）であって、
   前記第１制御電圧がゲート端子に入力される第１トランジスタ（Ｍ１、Ｍ１Ｐ、Ｍ１Ｕ、Ｍ１Ｄ）と、
   前記第２制御電圧がゲート端子に入力される第２トランジスタ（Ｍ２、Ｍ２Ｐ、Ｍ２Ｕ、Ｍ２Ｄ）と、
   前記第１トランジスタに直列に接続され、かつ、ゲート端子が前記第１トランジスタのドレイン端子に接続された第３トランジスタ（Ｍ３、Ｍ３Ｐ、Ｍ３Ｕ、Ｍ３Ｄ）と、
   前記第２トランジスタに直列に接続され、かつ、ゲート端子が前記第２トランジスタのドレイン端子に接続された第４トランジスタ（Ｍ４、Ｍ４Ｐ、Ｍ４Ｕ、Ｍ４Ｄ）と、
   前記第１トランジスタのソース端子と、前記第２トランジスタのソース端子とを接続する抵抗（１３）と、
   前記第１トランジスタのドレイン端子にゲート端子が接続されている第５トランジスタ（Ｍ５、Ｍ５Ｐ、Ｍ５Ｕ、Ｍ５Ｄ）と、
   前記第２トランジスタのドレイン端子にゲート端子が接続されている第６トランジスタ（Ｍ６、Ｍ６Ｐ、Ｍ６Ｕ、Ｍ６Ｄ）とを備えた電圧電流変換器と、
   リング状に結合された複数の遅延要素（３２）を備え、前記電圧電流変換器が前記第１制御電圧を変換した電流である第１出力電流に基づいて発振する第１リング発振器（３０、３３）と、
   リング状に結合された複数の遅延要素（４２）を備え、前記電圧電流変換器が前記第２制御電圧を変換した電流である第２出力電流に基づいて発振する第２リング発振器（４０、４３）と、
   を備えていることを特徴とする電圧制御発振器。
2. 請求項１において、
   前記第１制御電圧および前記第２制御電圧が差動信号であることを特徴とする電圧制御発振器。
3. 請求項１または２において、
   前記抵抗が可変抵抗であることを特徴とする電圧制御発振器。
4. 請求項１〜３のいずれか１項において、
   前記第５トランジスタと前記第１リング発振器が並列に配置され、
   前記第６トランジスタと前記第２リング発振器が並列に配置され、
   前記第１リング発振器を駆動する第１発振器用定電流源（３１）と、
   前記第２リング発振器を駆動する第２発振器用定電流源（４１）とを備えていることを特徴とする電圧制御発振器。
5. 請求項１〜３のいずれか１項において、
   前記第５トランジスタと前記第１リング発振器が直列に配置され、
   前記第５トランジスタを駆動する駆動電流により前記第１リング発振器が駆動し、
   前記第６トランジスタと前記第２リング発振器が直列に配置され、
   前記第６トランジスタを駆動する駆動電流により前記第２リング発振器が駆動することを特徴とする電圧制御発振器。
6. 請求項１〜５のいずれか１項に記載の電圧制御発振器と、
   前記第１リング発振器を信号が周回した回数、および前記第１リング発振器内における信号の周回位置を検出し、周回した回数および周回位置に対応した数値をＡＤ変換データとして出力する第１符号化回路（１５０）と、
   前記第２リング発振器を信号が周回した回数、および前記第２リング発振器内における信号の周回位置を検出し、周回した回数および周回位置に対応した数値をＡＤ変換データとして出力する第２符号化回路（１６０）とを備えていることを特徴とするＡＤ変換器。
7. 請求項６において、
   前記第１符号化回路が出力したＡＤ変換データと、前記第２符号化回路が出力したＡＤ変換データとの差を算出する減算器（１７０）を備えることを特徴とするＡＤ変換器。

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