JP2016219059A - 無線icデバイス、それを備えた樹脂成型体、それを備えた通信端末装置 - Google Patents

無線icデバイス、それを備えた樹脂成型体、それを備えた通信端末装置 Download PDF

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Abstract

【課題】RFIC素子によるアンテナコイルの磁界の妨げを少なくし、優れた電気特性を有する無線ICデバイス、それを備えた樹脂成型体、それを備えた通信端末装置を提供する。
【解決手段】無線ICデバイスは、第1主面と第1主面に対向する第2主面とを有する素体と、素体に埋設され、第1入出力端子と第2入出力端子とを備えたRFIC素子を実装してなる回路基板と、素体に設けられる一方、一端が第1入出力端子に接続され、他端が第2入出力端子に接続されたアンテナコイルと、を備え、アンテナコイルは、素体の第2主面に形成された2つの配線パターンを含み、2つの配線パターンは、回路基板から素体の第2主面に延設され、かつ、素体に埋設された第1導体及び第2導体を介して、RFIC素子の第1入出力端子および第2入出力端子にそれぞれ接続されている。
【選択図】図1

Description

本発明は、RFID(Radio Frequency Identification)タグをはじめとする近距離無線通信装置等に用いられる無線ICデバイスに関する。
HF帯のRFIDタグはカードサイズのものが一般的であるが、商品管理等に用いるために、占有面積の小さな小型のRFIDタグが求められることがある。HF帯RFIDタグとしては、いわゆるシート積層工法を利用したRFIDタグが知られている(例えば、特許文献1〜3参照。)。
特許文献1、2に開示されたRFIDタグは、多層基板に積層型のアンテナコイルを内蔵し、RFIC素子を多層基板に搭載したものである。特許文献3に開示されたRFIDタグは、複数の層間接続導体を多層基板の厚み方向に接続することにより、アンテナコイルを形成し、RFIC素子を多層基板内に搭載したものである。
特開2007−102348号公報 国際公開第2011/108340号 特許第4535210号明細書
特許文献1,2に開示されたRFIDタグは、RFIC素子を実装するための実装面がアンテナコイルの巻回軸と交差するため、RFICチップ実装用電極及びRFIC素子が、アンテナコイルによる磁界の形成を妨げてしまう傾向にある。なお、RFIC素子をコイル開口の外側に配置すれば、磁界の形成を妨げにくくなるが、占有面積が大きくなってしまう。
特許文献3に開示されたRFIDタグは、ビアホール型の層間接続導体を有する複数の基材層を積層して多層基板の厚み方向に接続部を形成することにより、アンテナコイルを形成している。そのため、基材層の積みズレによるオープン不良が発生しやすくなり、層間接続導体の電気的接続の信頼性を確保することが難しくなる。また、層間接続導体の数を減らすために、基材層の厚みを大きくすると、層間接続導体の直径が大きくなってしまう。
本発明は、上記の課題を解決するものであり、RFIC素子によるアンテナコイルの磁界の妨げを少なくし、優れた電気特性を有する無線ICデバイス、それを備えた樹脂成型体、それを備えた通信端末装置を提供することを目的とする。
本発明の一態様の無線ICデバイスは、
第1主面と前記第1主面に対向する第2主面とを有する素体と、
前記素体に埋設され、第1入出力端子と第2入出力端子とを備えたRFIC素子を実装してなる回路基板と、
前記素体に設けられる一方、一端が前記第1入出力端子に接続され、他端が前記第2入出力端子に接続されたアンテナコイルと、
を備え、
前記アンテナコイルは、前記素体の前記第2主面に形成された2つの配線パターンを含み、
前記2つの配線パターンは、前記回路基板から前記素体の前記第2主面に延設され、かつ、前記素体に埋設された第1導体及び第2導体を介して、前記RFIC素子の前記第1入出力端子および前記第2入出力端子にそれぞれ接続されている。
本発明の一態様の樹脂成型体は、無線ICデバイスを備えた樹脂成型体であって、
前記無線ICデバイスは、
第1主面と前記第1主面に対向する第2主面とを有する素体と、
前記素体に埋設され、第1入出力端子と第2入出力端子とを備えたRFIC素子を実装してなる回路基板と、
前記素体に設けられる一方、一端が前記第1入出力端子に接続され、他端が前記第2入出力端子に接続されたアンテナコイルと、
を備え、
前記アンテナコイルは、前記素体の前記第2主面に形成された2つの配線パターンを含み、
前記2つの配線パターンは、前記回路基板から前記素体の前記第2主面に延設され、かつ、前記素体に埋設された第1導体及び第2導体を介して、前記RFIC素子の前記第1入出力端子および前記第2入出力端子にそれぞれ接続されている。
本発明の一態様の通信端末装置は、無線ICデバイスを備えた通信端末装置であって、
前記無線ICデバイスは、
第1主面と前記第1主面に対向する第2主面とを有する素体と、
前記素体に埋設され、第1入出力端子と第2入出力端子とを備えたRFIC素子を実装してなる回路基板と、
前記素体に設けられる一方、一端が前記第1入出力端子に接続され、他端が前記第2入出力端子に接続されたアンテナコイルと、
を備え、
前記アンテナコイルは、前記素体の前記第2主面に形成された2つの配線パターンを含み、
前記2つの配線パターンは、前記回路基板から前記素体の前記第2主面に延設され、かつ、前記素体に埋設された第1導体及び第2導体を介して、前記RFIC素子の前記第1入出力端子および前記第2入出力端子にそれぞれ接続されている。
本発明によれば、RFIC素子によるアンテナコイルの磁界の妨げを少なくし、優れた電気特性を有する無線ICデバイス、それを備えた樹脂成型体、それを備えた通信端末装置を提供することができる。
本発明に係る実施の形態1の無線ICデバイスの斜視図 本発明に係る実施の形態1の無線ICデバイスの平面図 本発明に係る実施の形態1の無線ICデバイスの底面図 本発明に係る実施の形態1の無線ICデバイスの概略構成図 本発明に係る実施の形態1における回路基板の平面図 本発明に係る実施の形態1の無線ICデバイスの回路図 実施例1の無線ICデバイスの横断面図 実施例2の無線ICデバイスの横断面図 本発明に係る実施の形態1の無線ICデバイスの製造工程を示す図 本発明に係る実施の形態1の無線ICデバイスの製造工程を示す図 本発明に係る実施の形態1の無線ICデバイスの製造工程を示す図 本発明に係る実施の形態1の無線ICデバイスの製造工程を示す図 本発明に係る実施の形態1の無線ICデバイスの製造工程を示す図 本発明に係る実施の形態1の無線ICデバイスの製造工程を示す図 本発明に係る実施の形態1の無線ICデバイスの製造工程を示す図 本発明に係る実施の形態1の無線ICデバイスの製造工程を示す図 本発明に係る実施の形態2の無線ICデバイスの概略構成図 本発明に係る実施の形態3の無線ICデバイスの概略構成図 本発明に係る実施の形態4の無線ICデバイスの概略構成図 本発明に係る実施の形態5の無線ICデバイスの概略構成図 本発明に係る実施の形態5の無線ICデバイスの回路図 本発明に係る実施の形態5の無線ICデバイスの底面図 本発明に係る実施の形態6のRFIDタグ付き物品の斜視図 本発明に係る実施の形態6のRFIDタグ付き物品の正面図 本発明に係る実施の形態6のRFIDタグ付き物品の射出成型の製造工程を示す図 本発明に係る実施の形態7のRFIDタグ付き物品の斜視図 本発明に係る実施の形態7のRFIDタグ付き物品の断面図 図20のRFIDタグ付き物品の部分拡大図 本発明に係る実施の形態7におけるブースターアンテナの斜視図 本発明に係る実施の形態7におけるブースターアンテナの回路図
本発明の一態様の無線ICデバイスは、
第1主面と前記第1主面に対向する第2主面とを有する素体と、
前記素体に埋設され、第1入出力端子と第2入出力端子とを備えたRFIC素子を実装してなる回路基板と、
前記素体に設けられる一方、一端が前記第1入出力端子に接続され、他端が前記第2入出力端子に接続されたアンテナコイルと、
を備え、
前記アンテナコイルは、前記素体の前記第2主面に形成された2つの配線パターンを含み、
前記2つの配線パターンは、前記回路基板から前記素体の前記第2主面に延設され、かつ、前記素体に埋設された第1導体及び第2導体を介して、前記RFIC素子の前記第1入出力端子および前記第2入出力端子にそれぞれ接続されている。
前記アンテナコイルは、
前記2つの配線パターンを含む第1配線パターンと、
前記素体の前記第1主面及び前記第2主面に達する第1端と第2端とを有し、かつ前記第1端が前記第1配線パターンに接続された第1金属ピンと、
前記素体の前記第1主面及び前記第2主面に達する第3端と第4端とを有し、かつ前記第3端が前記第1配線パターンに接続された第2金属ピンと、
前記素体の前記第1主面側に形成され、前記第1金属ピンの前記第2端と前記第2金属ピンの前記第4端とに接続された第2配線パターンと、
を有してもよい。
このような構成により、比較的大きな高さ寸法を持った部分を金属ピンによってアンテナコイルを形成できるため、電気特性を向上させることができる。
前記第1導体及び前記第2導体は、柱状の金属ピンで形成され、
前記RFIC素子の前記第1入出力端子は、前記回路基板に形成された接続端子を介して前記第1導体に接続され、
前記RFIC素子の前記第2入出力端子は、前記回路基板に形成された接続端子を介して前記第2導体に接続されてもよい。
このように構成により、多層基板に複雑な配線を引き回す必要がない。また、金属ピンを使用することにより、第1導体及び第2導体の直流抵抗を小さくすることができ、電気特性を向上させることができる。
前記回路基板は、前記アンテナコイルの巻回軸方向から見たとき、前記RFIC素子の前記第1入出力端子及び前記第2入出力端子を実装した面が前記素体の前記第2主面よりも前記巻回軸寄りとなるように配置されていてもよい。
このような構成により、RFIC素子が実装された回路基板の面が、アンテナコイルの磁界形成を妨げにくい位置であるアンテナコイルの巻回軸に近づけて配置される。そのため、RFIC素子によるアンテナコイルの磁界形成の妨げを更に低減することができる。
前記回路基板は、前記素体の前記第1主面に面する第1面と、前記素体の前記第2主面に面する第2面と、を有し、
前記RFIC素子は、前記回路基板の前記第2面に実装されていてもよい。
このような構成により、素体の第2主面と面する回路基板の第2面側に、回路基板1とアンテナコイルとの間にスペースを形成することができる。このため、回路基板の第2面にRFIC素子を実装することにより、無線ICデバイスの高さを小さくすることができる。
前記回路基板は、前記アンテナコイルの磁性体コアとなる磁性体を搭載していてもよい。
このような構成により、アンテナコイルを大型化することなく、所定のインダクタンス値のアンテナコイルを得ることができる。また、磁性体コアの集磁効果により、通信相手のアンテナとの磁界結合を高めることができる。
前記回路基板は、前記アンテナコイルの磁性体コアとなる磁性体を搭載し、
前記第1配線パターン及び前記第2配線パターンは、それぞれ複数の配線パターンを有し、
前記第1金属ピン及び前記第2金属ピンは、それぞれ複数の金属ピンを有し、
前記アンテナコイルは、前記第1配線パターンと、前記第2配線パターンと、前記第1金属ピンと、前記第2金属ピンと、によって形成される複数のループを有するヘリカル状に形成されていてもよい。
このような構成により、無線ICデバイスのサイズを大型化せずに、ターン数の多いアンテナコイルを容易に構成することができる。
前記第1金属ピン及び前記第2金属ピンは、それぞれ3つ以上の金属ピンを有し、
前記第1金属ピン及び前記第2金属ピンは、それぞれY軸方向に配列され、かつZ軸方向に見て千鳥状に配置されてもよい。
このような構成により、コイルのターン数を増やしても無線ICデバイスの厚み、即ちY軸方向の寸法を小さくすることができる。
前記アンテナコイルは、Y軸方向から見て内外径の異なる複数のループを含み、
前記アンテナコイルの開口面に位置するループは、前記複数のループのうち内外径が最も大きいループであってもよい。
このような構成により、矩形ヘリカル状のアンテナコイルに対して磁束が出入りする実質的なコイル開口の面積を大きくすることができる。
本発明の一態様の樹脂成型体は、無線ICデバイスを備えた樹脂成型体であって、
前記無線ICデバイスは、
第1主面と前記第1主面に対向する第2主面とを有する素体と、
前記素体に埋設され、第1入出力端子と第2入出力端子とを備えたRFIC素子を実装してなる回路基板と、
前記素体に設けられる一方、一端が前記第1入出力端子に接続され、他端が前記第2入出力端子に接続されたアンテナコイルと、
を備え、
前記アンテナコイルは、前記素体の前記第2主面に形成された2つの配線パターンを含み、
前記2つの配線パターンは、前記回路基板から前記素体の前記第2主面に延設され、かつ、前記素体に埋設された第1導体及び第2導体を介して、前記RFIC素子の前記第1入出力端子および前記第2入出力端子にそれぞれ接続されている。
このような構成により、RFIC素子によるアンテナコイルの磁界の妨げが少なく、優れた電気特性を有する無線ICデバイスを備えた樹脂成型体を提供することができる。
無線ICデバイスを備えた通信端末装置であって、
前記無線ICデバイスは、
第1主面と前記第1主面に対向する第2主面とを有する素体と、
前記素体に埋設され、第1入出力端子と第2入出力端子とを備えたRFIC素子を実装してなる回路基板と、
前記素体に設けられる一方、一端が前記第1入出力端子に接続され、他端が前記第2入出力端子に接続されたアンテナコイルと、
を備え、
前記アンテナコイルは、前記素体の前記第2主面に形成された2つの配線パターンを含み、
前記2つの配線パターンは、前記回路基板から前記素体の前記第2主面に延設され、かつ、前記素体に埋設された第1導体及び第2導体を介して、前記RFIC素子の前記第1入出力端子および前記第2入出力端子にそれぞれ接続されている。
このような構成により、RFIC素子によるアンテナコイルの磁界の妨げが少なく、優れた電気特性を有する無線ICデバイスを備えた通信端末装置を提供することができる。
以下、本発明の実施形態について、添付の図面を参照しながら説明する。また、各図においては、説明を容易なものとするため、各要素を誇張して示している。
(実施の形態1)
[全体構成]
図1は、本発明に係る実施の形態1の無線ICデバイス101の斜視図である。図1中の直交X,Y,Z座標系において、X軸方向は無線ICデバイス101の幅方向を示し、Y軸方向は無線ICデバイス101の厚さ方向を示し、Z軸方向は無線ICデバイス101の高さ方向を示す。図2は、無線ICデバイス101の平面図である。図3は、無線ICデバイスの底面図である。図4は、無線ICデバイス101の概略構成図である。
図1に示すように、無線ICデバイス101は、素体70と、素体70に埋設される回路基板1と、回路基板1に搭載されるRFIC素子61と、素体70に設けられるアンテナコイルと、を備える。アンテナコイルは、第1配線パターン20A,20B,20C,20D,20E,20F,20Gと、第1金属ピン30A,30B,30C,30D,30E,30Fと、第2配線パターン50A,50B,50C,50D,50E,50Fと、第2金属ピン40A,40B,40C,40D,40E,40Fと、によって形成されている。
<素体>
素体70は、回路基板1、RFIC素子61、アンテナコイル等を保護するものである。図1に示すように、素体70は、直方体の形状を有している。具体的には、素体70は、第1主面VS1と、第1主面VS1に対向する第2主面VS2と、第1主面VS1と第2主面VSとに連接する第1側面VS3と、第1主面VS1と第2主面VSとに連接する第2側面VS4と、を有する。実施の形態1において、素体70は、例えば、エポキシ系の樹脂などで作られた樹脂部材である。
図2に示すように、素体70の第1主面VS1には、X軸方向に延びる第2配線パターン50A,50B,50C,50D,50E,50Fが形成されている。図3に示すように、素体70の第2主面VS2には、X軸方向に延びる第1配線パターン20A,20B,20C,20D,20E,20F,20Gが形成されている。図1に示すように、素体70の第1側面VS3の近傍には、Z軸方向に延びる第1金属ピン30A,30B,30C,30D,30E,30Fが埋設されている。素体70の第2側面VS4の近傍には、Z軸方向に延びる第2金属ピン40A,40B,40C,40D,40E,40Fが埋設されている。
<アンテナコイル>
アンテナコイルは、第1配線パターン20A〜20Gと、第1金属ピン30A〜30Fと、第2配線パターン50A〜50Fと、第2金属ピン40A〜40Fと、によって6ターンの矩形ヘリカル状に形成されている。
図1に示すように、第1配線パターン20A〜20Gは、素体70の第2主面VS2上をX軸方向に延び、第2配線パターン50A〜50Fは、素体70の第1主面VS1上をX軸方向に延びる。ここで、「X軸方向に延びる」の意味は、第1配線パターン20A〜20Gのそれぞれが平行であること及び第2配線パターン50A〜50Fのそれぞれが平行であることを限定するものではない。また、「X軸方向に延びる」の意味は、第1配線パターン20A〜20Gと第2配線パターン50A〜50Fとが平行であることを限定するものではない。「X軸方向に延びる」とは、例えば、第1配線パターン20A〜20G及び第2配線パターン50A〜50Fの延びる方向が概略的にX軸方向を向くこと、即ち実質的にX軸方向に延びること、をも含む。
第1金属ピン30A〜30Fは、素体70の第1側面VS3の近傍でY軸方向に配列されると共に、Z軸方向に延びる。第2金属ピン40A〜40Fは、素体70の第2側面VS4の近傍でY軸方向に配列されると共に、Z軸方向に延びる。実施の形態1においては、第1金属ピン30A〜30F及び第2金属ピン40A〜40Fは、互いに平行である。
第1金属ピン30A〜30F及び第2金属ピン40A〜40Fは、いずれも例えば円柱状のCu製ピンである。第1金属ピン30A〜30F及び第2金属ピン40A〜40Fは、例えば、断面円形のCuワイヤーを所定長単位で切断することで得られる。なお、これらの金属ピンの断面形状は、必ずしも円形である必要はない。例えば、金属ピンのアスペクト比(高さ/底面の直径)は、5以上30以下が好ましい。
図1に示すように、第1金属ピン30A〜30Fは、素体70の第2主面VS2に対して法線方向、即ちZ軸方向へ延びるように配置され、かつ、素体70の第1主面VS1及び第2主面VS2に達する。第1金属ピン30A〜30Fの第1端は、第1配線パターン20A〜20Fに接続される。第1金属ピン30A〜30Fの第2端は、第2配線パターン50A〜50Fに接続される。なお、第1端とは、第1金属ピン30A〜30Fの長手方向端部のうち素体70の第2主面VS2側の一端側の端部を意味し、第2端とは、第1金属ピン30A〜30Fの長手方向端部のうち素体70の第1主面VS1側の他端側の端部を意味する。
より詳しく説明すると、第1金属ピン30Aの第1端は、第1配線パターン20Aに接続される。第1金属ピン30Bの第1端は、第1配線パターン20Bに接続される。第1金属ピン30Cの第1端は、第1配線パターン20Cに接続される。第1金属ピン30Dの第1端は、第1配線パターン20Dに接続される。第1金属ピン30Eの第1端は、第1配線パターン20Eに接続される。第1金属ピン30Fの第1端は、第1配線パターン20Fに接続される。
第1金属ピン30Aの第2端は、第2配線パターン50Aに接続される。第1金属ピン30Bの第2端は、第2配線パターン50Bに接続される。第1金属ピン30Cの第2端は、第2配線パターン50Cに接続される。第1金属ピン30Dの第2端は、第2配線パターン50Dに接続される。第1金属ピン30Eの第2端は、第2配線パターン50Eに接続される。第1金属ピン30Fの第2端は、第2配線パターン50Fに接続される。
図1に示すように、第2金属ピン40A〜40Fは、素体70の第2主面VS2に対して法線方向、即ちZ軸方向へ延びるように配置され、かつ、素体70の第1主面VS1および第2主面VS2に達する。第2金属ピン40A〜40Fの第3端は、第1配線パターン20B〜20Gに接続される。第2金属ピン40A〜40Fの第4端は、第2配線パターン50A〜50Fに接続される。なお、第3端とは、第2金属ピン40A〜40Fの長手方向端部のうち素体70の第2主面VS2側の一端側の端部を意味し、第4端とは、第2金属ピン40A〜40Fの長手方向端部のうち素体70の第1主面VS1側の他端側の端部を意味する。
より詳しく説明すると、第2金属ピン40Aの第3端は、第1配線パターン20Bに接続される。第2金属ピン40Bの第3端は、第1配線パターン20Cに接続される。第2金属ピン40Cの第3端は、第1配線パターン20Dに接続される。第2金属ピン40Dの第3端は、第1配線パターン20Eに接続される。第2金属ピン40Eの第3端は、第1配線パターン20Fに接続される。第2金属ピン40Fの第3端は、第1配線パターン20Gに接続される。
第2金属ピン40Aの第4端は、第2配線パターン50Aに接続される。第2金属ピン40Bの第4端は、第2配線パターン50Bに接続される。第2金属ピン40Cの第4端は、第2配線パターン50Cに接続される。第2金属ピン40Dの第4端は、第2配線パターン50Dに接続される。第2金属ピン40Eの第4端は、第2配線パターン50Eに接続される。第2金属ピン40Fの第4端は、第2配線パターン50Fに接続される。
このように、アンテナコイルは、複数の配線パターンを含む第1配線パターン20A〜20G、複数の配線パターンを含む第2配線パターン50A〜50F、複数の金属ピンを含む第1金属ピン30A〜30F、複数の金属ピンを含む第2金属ピン40A〜40Fの数によって、複数のループを形成している。
<回路基板>
回路基板1は、第1面PS1及び第2面PS2を有する平板状のプリント配線板であり、素体70の中に埋設されている。図4に示すように、回路基板1の第1面PS1は、素体70の第1主面VS1側に面するように配置され、第2面PS2は、素体の第2主面VS2側に面するように配置されている。
図4に示すように、回路基板1の第2面PS2には、配線導体パターン10A,10Bが形成されており、RFIC素子61及びチップキャパシタ62等が実装されている。RFIC素子61の実装面である第2面PS2は、アンテナコイルの磁界を妨げやすい。そのため、回路基板1の第2面PS2は、素体70の第2主面VS2に対向するように配置される。言い換えると、RFIC素子61の第1入出力端子61a及び第2入出力端子61bの端子面は、素体70の第2主面VS2に対向するように配置される。
回路基板1の第2面PS2は、アンテナコイルの巻回軸G1と交差しないように、アンテナコイルの巻回軸G1方向、即ちY軸方向に平行に配置されるのが好ましい。より好ましくは、回路基板1の第2面PS2は、素体70の第2主面VS2に平行になるように配置される。
また、アンテナコイルにより形成される磁界は、アンテナコイルに近いほど強くなる。このため、無線ICデバイス101では、RFIC素子61を実装した回路基板1をアンテナコイルから離して配置している。回路基板1は、アンテナコイルの巻回軸G1方向、即ちY軸方向から見たとき、RFIC素子61が実装される第2面PS2を、素体70の第2主面VS2よりも巻回軸G1寄りに配置しているのが好ましい。より好ましくは、アンテナコイルの磁界形成に与える影響、及び無線ICデバイス101が例えば樹脂成型体に内蔵される場合に射出成型時の高温樹脂による熱的影響を低減するために、RFIC素子61が実装される第2面PS2は、無線ICデバイス101の中央に配置されることが好ましい。
回路基板1は、第2面PS2上に実装されたRFIC素子61と、第1配線パターン20A,20Gとを電気的に接続するために、第1導体11A及び第2導体11Bを設けている。第1導体11A及び第2導体11Bは、回路基板1の第2面PS2から素体70の第2主面VS2に向かって延びている。言い換えると、素体70の第2主面VS2から第1主面VS1方向、即ちZ軸方向へ延びている。
より詳しく説明すると、第1導体11Aは、素体70の第2主面VS2上に形成された第1配線パターン20Aと、回路基板1の第2面PS2上に形成された配線導体パターン10Aと、を接続する。第2導体11Bは、素体70の第2主面VS2上に形成された第1配線パターン20Gと、回路基板1の第2面PS2上に形成された配線導体パターン10Bと、を接続する。
図5は、回路基板1の底面図であり、回路基板1の第2面PS2を見た図である。図5に示すように、回路基板1の第2面PS2には、配線導体パターン10A,10B及びNC端子が形成されている。配線導体パターン10A,10B及びNC端子は、例えば、Cu箔のエッチング等によりパターニングされたものである。配線導体パターン10A,10Bには、RFIC素子61の第1入出力端子61a及び第2入出力端子61bに接続される給電端子が設けられている。配線導体パターン10A、10Bには、チップキャパシタ62,63,64を実装するランドが設けられている。また、配線導体パターン10A,10Bには、第1導体11A及び第2導体11Bを接続する接続端子12A,12Bが設けられている。
配線導体パターン10A,10Bは、素体70の第2主面VS2から第1主面VS1の方向に延びる第1導体11A及び第2導体11Bを介して、アンテナコイルの一端及び他端にそれぞれ電気的に接続されている。アンテナコイルの第1配線パターン20Aは、配線導体パターン10Aに対して直列に接続される一方、第1配線パターン20Gは、配線導体パターン10Bに対して直列に接続される。
より詳しく説明すると、第1導体11Aの一端が、素体70の第2主面VS2上に形成された第1配線パターン20Aに接続され、第1導体11Aの他端が回路基板1に設けられた接続端子12Aに接続される。第2導体11Bの一端が素体70の第2主面VS2上に形成された第1配線パターン20Gに接続され、第2導体11Bの他端が回路基板1に設けられた接続端子12Bに接続される。
第1導体11A及び第2導体11Bは、例えば、柱状の金属ピンである。第1導体11A及び第2導体11Bの長手方向の長さ、即ちZ方向の長さは、RFIC素子61やチップキャパシタ62等の表面実装部品の厚さよりも長い。第1導体11A及び第2導体11Bは、導電性を有する材料から作られていればよく、例えば、Cu等の金属材料から作られていればよい。
<RFIC素子>
RFIC素子61は、第1入出力端子61aと第2入出力端子61bとを有するRFICチップ(ベアチップ)がパッケージングされたものである。RFIC素子61は、回路基板1の第2面PS2側に実装される。より具体的には、図4及び図5に示すように、RFIC素子61の第1入出力端子61aは、回路基板1の第2面PS2側に形成された配線導体パターン10Aの給電端子に接続される。第2入出力端子61bは、回路基板1の第2面PS2側に形成された配線導体パターン10Bの給電端子に接続される。また、RFIC素子61は、回路基板1の第2面PS2側に形成されたNC端子にも接続される。
図6は、無線ICデバイス101の回路図である。RFIC素子61には、上述したアンテナコイルANTが接続される。アンテナコイルANTには、チップキャパシタ62が並列接続されると共に、チップキャパシタ63,64が直列接続される。アンテナコイルANTと、チップキャパシタ62,63,64と、RFIC素子61自身が持つ容量成分と、でLC共振回路が構成される。また、チップキャパシタ62,63,64は、周波数を調整するための整合回路を構成している。チップキャパシタ62,63,64のキャパシタンスは、LC共振回路の共振周波数がRFIDシステムの通信周波数と実質的に等しい周波数、例えば13.56MHzとなるように選定される。
図4に示すように、無線ICデバイス101は、第1配線パターン20A〜20G及び第2配線パターン50A〜50F上に、めっき層80A及び80Bを設けている。めっき層80A及び80Bは、Cu等のめっき膜により形成される。めっき層80A及び80Bは、第1配線パターン20A〜20G及び第2配線パターン50A〜50Fの膜厚を厚くし、コイルの直流抵抗成分を低減する。更に、無線ICデバイス101は、めっき層80A及び80Bの上に、酸化防止用の保護層90A及び90Bを設けている。保護層90A及び90Bは、例えば、ソルダーレジスト膜等の保護用樹脂膜により形成される。なお、図1〜3においては、説明を簡略化するために、めっき層80A及び80B、保護層90A及び90Bを省略している。
[発明を実施するための形態]において、「RFID素子」は、RFICチップそのものであってもよいし、RFICチップに整合回路等を一体化したRFICパッケージであってもよい。また、「RFIDタグ」は、RFIC素子とRFIC素子に接続されたアンテナコイルとを有したものであって、電波、即ち電磁波または磁界を用いて、内蔵したメモリのデータを非接触で読み書きする情報媒体と定義する。つまり、本実施形態の無線ICデバイスはRFIDタグとして構成される。
RFIC素子61は、HF帯RFIDシステム用の、例えば、HF帯の高周波無線ICチップを備える。無線ICデバイス101は、例えば、管理対象の物品に設けられる。その物品に取り付けられた無線ICデバイス101、即ちRFIDタグをリーダ/ライタ装置に近接させることで、無線ICデバイス101のアンテナコイルとRFIDのリーダ/ライタ装置のアンテナコイルとが磁界結合する。これにより、RFIDタグとリーダライタ装置との間でRFID通信がなされる。
[第1金属ピン及び第2金属ピンの配置]
次に、実施の形態1に係る無線ICデバイス101における第1金属ピン30A〜30F及び第2金属ピン40A〜40Fの配置について、図7及び図8を用いて説明する。
図7は、実施例1の無線ICデバイスの横断面図である。図8は、実施例2の無線ICデバイスの横断面図である。実施例1の無線ICデバイスと実施例2の無線ICデバイスとは、第1金属ピン30A〜30F及び第2金属ピン40A〜40Fの配置が異なる。
実施例1及び実施例2のいずれにおいても、複数の第1金属ピン30A〜30F及び複数の第2金属ピン40A〜40Fは、それぞれY軸方向に配列され、且つZ軸方向に見て千鳥状に配置(zigzag alignment)される。図7に示すように、実施例1では、矩形ヘリカル状のアンテナコイルは、コイル内外径の異なる2種のループを含む。第1金属ピン30Aと第2金属ピン40Aとを含むループ、第1金属ピン30Cと第2金属ピン40Cとを含むループ、第1金属ピン30Dと第2金属ピン40Dとを含むループ、第1金属ピン30Fと第2金属ピン40Fとを含むループ、のそれぞれの開口幅はWwである。また、第1金属ピン30Bと第2金属ピン40Bとを含むループ、第1金属ピン30Eと第2金属ピン40Eとを含むループ、のそれぞれの開口幅はWnである。そして、Wn<Wwである。一方、実施例2では、図8に表れるように、いずれのループの開口幅はWで同じである。
実施例1では、矩形ヘリカル状のアンテナコイルの2つの開口面位置のループ、即ち第1金属ピン30Aと第2金属ピン40Aとを含むループ、及び、第1金属ピン30Fと第2金属ピン40Fとを含むループの内外径は、2種のループのうち大きい方のループである。
換言すると、複数の第1金属ピン30A〜30Fのうち、Y軸方向での第1端位置の第1金属ピン30Aと、複数の第2金属ピン40A〜40Fのうち、Y軸方向での第3端位置の第2金属ピン40Aと、を含むループを「第1ループ」と表す。複数の第1金属ピン30A〜30Fのうち、Y軸方向での第2端位置の第1金属ピン30Fと、複数の第2金属ピン40A〜40Fのうち、Y軸方向での第4端位置の第2金属ピン40Fと、を含むループを「第2ループ」と表す。この場合、第1ループ及び第2ループの内外径は、2種のループのうち内外径の大きいループである。
図7及び図8において、破線は矩形ヘリカル状のアンテナコイルに対して磁束が出入りする磁束の概念図である。図8に示す実施例2では、矩形ヘリカル状のアンテナコイルの2つの開口面位置のループの実質的な内外径は、上記ループの開口幅Wより小さい。また、磁束は隣接する金属ピンの間隙から漏れやすい。一方、図7に示す実施例1では、矩形ヘリカル状のアンテナコイルの2つの開口面位置のループの内外径は、2種のループのうち内外径の大きいループであるので、アンテナコイルに対して磁束が出入りする実質的なコイル開口は実施例2に対して大きい。また、磁束は隣接する金属ピンの間隙から漏れ難い。そのため、アンテナコイルは通信相手のアンテナに対して相対的に広い位置関係で磁界結合できる。つまり、3つ以上のターン数を持つヘリカル状のアンテナコイルを形成する場合、コイル軸であるY軸方向の両端側のループ面積が大きくなるように、金属ピンを配置することが好ましい。
なお、上記矩形ヘリカル状のアンテナコイルは、内外径の異なる3種以上の複数種のループを含んでもよい。その場合でも、アンテナコイルの2つの開口面位置のループの内外径は、複数種のループのうち内外径の最も大きいループであればよい。
[製造方法]
実施の形態1に係る無線ICデバイス101の製造方法について、図9A〜9Hを用いて説明する。図9A〜9Hは、無線ICデバイス101の製造工程を順に示す図である。
図9Aに示すように、回路基板1を準備する。具体的には、回路基板1の第2面PS2上に配線導体パターン10A,10Bを形成する。また、回路基板1の第2面PS2上に、RFIC素子等を実装するための給電端子及びNC端子、チップキャパシタ62,63,64を実装するためのランド、第1導体11A及び第2導体11Bを接続するための接続端子12A,12Bを形成する。更に、回路基板1の第2面PS2に、これらの給電端子、ランド、及び接続端子12A,12Bを接続するための引回しパターン等を形成する(図5参照)。
次に、回路基板1の配線導体パターン10A,10Bに、RFIC素子61、チップキャパシタ62,63,64、第1導体11A及び第2導体11Bをそれぞれはんだ等の導電性接合材を介して実装する。はんだを使う場合、回路基板1の第2面PS2の配線導体パターン10A,10Bに、はんだペーストを印刷し、各部品をマウンターで実装した後、これらの部品をリフロープロセスではんだ付けする。これにより、RFIC素子61、チップキャパシタ62,63,64、第1導体11A及び第2導体11Bを回路基板1に電気的に導通させ、且つ構造的に接合する。
回路基板1は、例えば、ガラスエポキシ基板や樹脂基板等のプリント配線板であり、配線導体パターン10A,10B、ランド、接続端子12A,12Bは、銅箔をパターニングしたものである。回路基板1は、セラミック基板に厚膜パターンを形成したものであってもよい。
例えば、配線導体パターン10A,10Bの断面寸法は、18μm×100μmである。これらのパターニングを行った後に、Cu等のめっきを施してトータル膜厚を40〜50μmに厚くすることが好ましい。
RFIC素子61は、RFIDタグ用のRFICチップをパッケージングしたものである。チップキャパシタ62,63,64は、例えば積層型セラミックチップ部品である。
次に、図9Bに示すように、粘着層2を有する台座3の粘着層2に回路基板1、第1金属ピン30A〜30F、及び第2金属ピン40A〜40Fをそれぞれ配置する。回路基板1は、第2面PS2側を粘着層2側にして、第1導体11A及び第2導体11Bを粘着層2に立てた状態で台座3に配置される。第1金属ピン30A〜30F及び第2金属ピン40A〜40Fは、それぞれ第1端側及び第3端側を粘着層2側にして、台座3に立てた状態で実装される。このように、回路基板1、第1金属ピン30A〜30F、及び第2金属ピン40A〜40Fを台座3に強固に固定した状態で配置する。なお、回路基板1は、安定して台座3に固定するために、例えば、素体70と同様の材料から作られた支持部材により、粘着層2に固定されてもよい。
粘着層2は、例えば、粘着性を有する樹脂である。第1金属ピン30A〜30F及び第2金属ピン40A〜40Fは、それぞれCu製の金属ピンである。また、これらの金属ピンは、例えば直径0.3mm、長さ7mm程度の円柱状である。金属ピンは、Cuを主成分としたものに限定されるわけではないが、導電率や加工性の点でCuを主成分としたものが好ましい。
次に、図9Cに示すように、第1金属ピン30A〜30F及び第2金属ピン40A〜40Fの高さまで素体70を形成する。具体的には、エポキシ樹脂等を所定高さまで塗布する。所定の高さとは、少なくとも第1金属ピン30A〜30F及び第2金属ピン40A〜40Fの高さ以上である。これにより、第1金属ピン30A〜30F及び第2金属ピン40A〜40Fが、素体70によって被膜される。
次に、図9Dに示すように、素体70の第1主面VS1を平面的に研磨していくことで、第1金属ピン30A〜30Fの第2端、及び第2金属ピン40A〜40Fの第4端を露出させる。
素体70は、液状樹脂の塗布により設けてもよいし、半硬化シート状樹脂の積層によって設けてもよい。
次に、図9Eに示すように、第1金属ピン30A〜30Fの第2端、及び第2金属ピン40A〜40Fの第4端が露出する素体70の第1主面VS1に、第2配線パターン50A〜50Fを形成する(図3参照)。具体的には、素体70の第1主面VS1に、導電性ペーストをスクリーン印刷することによって第2配線パターン50A〜50Fを形成する。これにより、第2配線パターン50A〜50Fは、第1金属ピン30A〜30Fの第2端と、第2金属ピン40A〜40Fの第4端とに接続される。
次に、図9Fに示すように、素体70から、粘着層2を有する台座3を取り除き、素体70の第2主面VS2に、第1金属ピン30A〜30Fの第1端と、第2金属ピン40A〜40Fの第3端と、第1導体11A及び第2導体11Bの一端と、を露出させる。具体的には、素体70から台座3を取り外し、粘着層2と素体70とを平面的に研磨していくことで、第1金属ピン30A〜30Fの第1端と、第2金属ピン40A〜40Fの第3端と、第1導体11A及び第2導体11Bの一端と、を素体70の第2主面VS2に露出させる。
次に、図9Gに示すように、第1金属ピン30A〜30Fの第1端、第2金属ピン40A〜40Fの第3端、第1導体11A及び第2導体11Bの一端が露出する素体70の第2主面VS2に、第1配線パターン20A〜20Gを形成する(図2参照)。具体的には、素体70の第2主面VS2に、導電性ペーストをスクリーン印刷することによって、第1配線パターン20A〜20Gを形成する。これにより、第1配線パターン20A〜20Gは、第1金属ピン30A〜30Fの第1端と、第2金属ピン40A〜40Fの第3端とに接続される。また、第1配線パターン20A及び20Gは、それぞれ第1導体11A及び第2導体11Bの一端に接続される。
なお、第1配線パターン20A〜20G及び第2配線パターン50A〜50Fは、それぞれ素体70の第2主面VS2及び第1主面VS1に、めっき法等によってCu膜等の導体膜を形成し、これをフォトレジスト膜形成及びエッチングによってパターニングして形成してもよい。
次に、図9Hに示すように、第1配線パターン20A〜20G及び第2配線パターン50A〜50Fに、めっき層80A,80Bを形成する。また、第1配線パターン20A〜20G及び第2配線パターン50A〜50Fの形成面にめっき層80A,80Bの上から保護層90A,90Bを形成する。
めっき層は、Cu等のめっき膜によって形成される。Cuめっき膜の場合、Cu等のめっき膜の表面に、更にAuめっき膜を形成してもよい。めっき膜を形成することにより、第1配線パターン20A〜20G及び第2配線パターン50A〜50Fの膜厚が厚くなり、それらの直流抵抗(DCR)が小さくなって、導体損失が低減できる。このことにより、第1金属ピン30A〜30F及び第2金属ピン40A〜40FのDCRと同等程度にまで、第1配線パターン20A〜20G及び第2配線パターン50A〜50FのDCRを小さくすることができる。すなわち、この段階の素体は、外表面に第1配線パターン20A〜20G及び第2配線パターン50A〜50Fが露出したものである。そのため、この素体をめっき液に浸漬することにより、第1配線パターン20A〜20G及び第2配線パターン50A〜50Fの厚みを選択的に厚くすることができる。例えば、無線ICデバイス101では、配線導体パターン10A,10Bの厚みに比べて、第1配線パターン20A〜20Gの厚みを増やすことができる。
保護層90A,90Bは、酸化防止用の保護用樹脂膜であり、例えば、ソルダーレジスト膜等である。
なお、上記の工程は、マザー基板状態のまま処理される。最後に、マザー基板を個々の無線ICデバイス単位(個片)に分離する。
[効果]
実施の形態1に係る無線ICデバイス101によれば、以下の効果を奏することができる。
実施の形態1に係る無線ICデバイス101によれば、RFIC素子61の第1入出力端子61a及び第2入出力端子61bの端子面が、素体70の第2主面VS2に対向して配置される。そのため、RFIC素子61の第1入出力端子61a及び第2入出力端子61bの端子面がアンテナコイルの巻回軸G1に交差しない。その結果、RFIC素子61が、アンテナコイルの磁界形成の妨げになりにくい。
また、RFIC素子61の第1入出力端子61a及び第2入出力端子61bの端子面は、アンテナコイルから離れて配置される。その結果、RFIC素子61がアンテナコイルの近傍を通過する磁束の妨げになりにくい。特に、RFIC素子61の端子面が、アンテナコイルの巻回軸G1方向から見て、素体70の第2主面VS2よりも巻回軸G1寄りに配置されることで、RFIC素子61によるアンテナコイルの磁界の妨げを更に少なくすることができる。
したがって、無線ICデバイス101によれば、RFIC素子61によるアンテナコイルの磁界の妨げを少なくすることができる。例えば、無線ICデバイス101は、RFIC素子61によるアンテナコイルの受信感度の低下、又は送信信号の受信回路への回り込み等を抑制することができる。また、無線ICデバイス101によれば、アンテナコイルによるRFIC素子61の動作の妨げを抑制することもできる。例えば、RFIC素子61の誤動作や不安定動作等を抑制することができる。
無線ICデバイス101によれば、比較的大きな高さ寸法を持った部分を金属ピンによってアンテナコイルの一部を形成できるため、例えば、層間接続導体を有する複数の基材層を積層して高さ方向の接続部を形成する場合に比べて、接続箇所を減らすことができる。したがって、無線ICデバイス101によれば、アンテナコイルの電気特性を向上させることができる。なお、ビアホール型の層間接続導体を有する複数の基材層を積層して接続部を形成する場合、基板に貫通孔を形成し、この貫通孔に導電性ペースト等を充填して層間接続導体、即ちビアを形成している。この場合、貫通孔は加工の際にテーパが形成されるため、複数の基材層を積層すると、径の異なるビアが積層されることになる。また、複数の基材層を積層するとき、ビア間には銅等の異種の材料が挟まれる可能性がある。
無線ICデバイス101によれば、多層基板にコイルを形成する必要がなく、複雑な配線を引回す必要がないため、比較的大きな高さ寸法を持ち、コイル開口サイズの設計上の自由度に優れたコイル構造のアンテナコイルを容易に実現することができる。アンテナコイルを構成するパターンの一部に金属ピンを利用することにより、アンテナコイルの低抵抗化が可能であるので、高感度であり、かつ小型化が可能な無線ICデバイスが得られる。
回路基板1は、アンテナコイルから離れて素体70の中に埋設されている。このため、回路基板1の第2面PS2側において、回路基板1と素体70との間にスペースを設けている。無線ICデバイス101によれば、このスペースを有効活用し、例えば、回路基板1の第2面PS2側にRFIC素子61やキャパシタ等の実装部品を実装することができる。このため、回路基板1とアンテナコイルとの間に形成されたスペースに表面実装部品を配置し、無線ICデバイス101の小型化を実現することができる。また、回路基板1の第1面PS1と第2面PS2との両方に実装部品を実装することもできる。
アンテナコイルの一部は、金属ピンで構成されている。金属ピンは、金属ピン自身が持つ直流抵抗成分を、導電性ペーストの焼成による焼結金属体や、導電性薄膜のエッチングによる薄膜金属体等の導体膜のDCRより十分に小さくできる。そのため、Q値が高い、即ち低損失のアンテナコイルを備えた無線ICデバイス101を提供することができる。
アンテナコイルを構成するパターンのうち、X軸方向に延びる第1配線パターン20A〜20G及び第2配線パターン50A〜50Fは、Cu等のめっき膜を形成することにより、膜厚を厚くし、コイルの直流抵抗成分をさらに低減することができる。
RFIC素子61に接続されるキャパシタ62,63,64を備えるため、RFIC素子とアンテナコイルとの整合用または共振周波数設定用の回路を容易に構成でき、外部の回路を無くしたり、簡素化したりすることができる。
RFIC素子61、チップキャパシタ62,63,64等の表面実装チップ部品、第1金属ピン30A〜30F、及び第2金属ピン40A〜40Fは、素体70で保護されるので、無線ICデバイス101全体は堅牢である。特に、この無線ICデバイス101を樹脂成型物品に埋設する際、射出成型時に流動する高温の樹脂に対して、表面実装チップ部品のはんだ接続部が保護される。なお、射出成型時に流動する樹脂は、例えば、瞬間的には300℃以上の高温となるが、RFIC素子61自体は素体70に埋設されており、また、RFIC素子61と回路基板1との接合部分も素体70に埋設されているので、RFIC素子61、さらには無線ICデバイス101の信頼性は損なわれない。
RFIC素子61は、無線ICデバイス101の外方へ露出することがなく、RFIC素子61の保護機能が高くなり、RFIC素子61を外部に搭載することによる大型化が避けられる。また、回路基板1に対するRFIC素子61の接続部の信頼性が高まる。これにより、プラスチック等の樹脂成形品に内蔵可能な、つまり、射出成形時の高温下にも耐えられる、高耐熱性の無線ICデバイスを実現できる。特に、無線ICデバイス101は、RFIC素子61を搭載した回路基板1が、素体70の表面から離れている。このため、無線ICデバイス101を内蔵するプラスチック等の樹脂成形品を射出成型により製造する場合に、射出成型時の樹脂の熱が回路基板1に伝わりにくくなっているため、はんだスプラッシュ等の危険性を下げることができる。
第1配線パターン20A〜20G及び第2配線パターン50A〜50Fは、素体70の表面にスクリーン印刷するか、又はパターニングすればよいので、その形成が容易である。また、第1配線パターン20A〜20Gから第1金属ピン30A〜30F及び第2金属ピン40A〜40Fへの接続が容易であり、第2配線パターン50A〜50Fから第1金属ピン30A〜30F及び第2金属ピン40A〜40Fへの接続が容易である。さらに、回路基板1の第1導体11A及び第2導体11Bと、第1配線パターン20A、20Gとの接続を容易にすることができる。
回路基板1に金属ピンを実装する構成ではないため、回路基板1に金属ピンを実装するためのランドを形成する必要がなく、狭いピッチで金属ピンを配列することができる。そのため、無線ICデバイス101は、小型化することができる。
RFIC素子61は、回路基板1の第2面PS2に形成された配線導体パターン10A,10B、第1導体11A及び第2導体11Bを介して、アンテナコイルに接続されている。そのため、ブリッジパターンの形成が容易になる。RFIC素子61が、引回し用の配線導体パターン10A,10Bを介して第1導体11A及び第2導体11Bに接続されることで、回路基板1の第2面PS2の任意の位置に第1導体11A及び第2導体11Bを形成することができる。なお、RFIC素子61は、直接第1導体11A及び第2導体11Bに接続してもよい。
無線ICデバイス101によれば、アンテナコイルの実質的な開口径が大きいので、通信相手のアンテナに対して相対的に広い位置関係で通信することができる。
第1金属ピン30A〜30F及び第2金属ピン40A〜40Fは、少なくともコイル軸方向の端部においてそれぞれ配列方向に千鳥状に配置されることにより、金属ピンの本数を増やしてターン数を増やしても、無線ICデバイス101のサイズを小型化することができる。
実施の形態1に係る無線ICデバイス101の製造方法によれば、以下の効果を奏することができる。
実施の形態1に係る無線ICデバイス101の製造方法によれば、RFIC素子によるアンテナコイルの磁界の妨げが少なく、かつコイル開口面積が大きく、直流抵抗が小さい等の優れた電気特性を有する無線ICデバイスを容易に製造することができる。
無線ICデバイス101の製造方法によれば、粘着層2を有する台座3を用いることにより、第1金属ピン30A〜30F及び第2金属ピン40A〜40Fを強固に固定することができるため、より小径の金属ピンをアンテナコイルに使用することができる。したがって、アンテナコイルの巻回数が多く、インダクタンスの高いアンテナコイルを製造することができる。また、比較的大きな高さ寸法を持ち、小径の金属ピンを使用することにより、コイル開口面積をさらに大きくすることができる。
実施の形態1に係る無線ICデバイス101において、第1金属ピン30A〜30F及び第2金属ピン40A〜40Fは、円柱状の側部が素体70の第1側面VS3及び第2側面VS4に埋設されているが、この構成に限るものではない。第1金属ピン30A〜30F及び第2金属ピン40A〜40Fの側部が、素体70の第1側面VS3及び第2側面VS4から一部露出する構成であってもよい。
実施の形態1における第1金属ピン30A〜30F及び第2金属ピン40A〜40Fは、それぞれY軸方向に配列され、且つZ軸方向に見て千鳥状に配置(zigzag alignment)される構成について説明したが、これに限定されない。例えば、第1金属ピン30A〜30F及び第2金属ピン40A〜40Fは、一列に並べて配列されていてもよい。
実施の形態1におけるRFIC素子61においては、RFICチップがパッケージされたものを説明したが、これに限定されない。例えば、RFIC素子61は、ベアチップ状のRFICであってもよい。この場合、RFICは、Au電極端子を有し、回路基板1のAuめっき膜が印刷された給電端子に対して超音波接合により接続される。
実施の形態1に係る無線ICデバイス101においては、チップキャパシタ62,63,64の3つのキャパシタ用いて整合回路を構成する例について説明したが、これに限定されない。無線ICデバイス101においては、共振周波数設定用のキャパシタとして、少なくとも1つ以上のキャパシタが、アンテナコイルに並列に接続されていればよい。
実施の形態1における素体70は、フェライト粉等の磁性体粉を含む構成であってもよい。この構成によれば、素体70は磁性を有するため、所定のインダクタンスのアンテナコイルを得るに要する全体のサイズを小さくすることができる。また、素体70が磁性を有する場合には、第1金属ピン30A〜30F及び第2金属ピン40A〜40Fの側部を素体70の側面から露出させてもよい。このような構成により、第1金属ピン30A〜30F及び第2金属ピン40A〜40Fが露出する素体70の表面へも磁界が広がり、これらの方向での通信も可能となる。また、素体70は、金属製磁性体粉末と樹脂とを含有する複合磁性材料からなる素体であってもよい。このような構成により、インダクタンスを大きくとることができるため、デバイスを小型化することができる。
実施の形態1において、RFIC素子61及びキャパシタ62,63,64は、回路基板1の第2面PS2側に実装する構成について説明したが、これに限定されない。回路基板1は、第1面PS1に実装部品を実装してもよいし、第1面PS1と第2面PS2との両面に実装部品を実装してもよい。
実施の形態1において、無線ICデバイス101について、めっき層80A,80B、保護層90A,90Bを備える構成を説明したが、これに限定されない。めっき層80A,80B、保護層90A,90Bは、必要に応じて設ければよい。
実施の形態1において、RFIC素子61は、回路基板1に実装される例について説明したが、これに限定されない。例えば、無線ICデバイス101は、回路基板1を備えない構成であってもよい。この場合、例えば、RFIC素子61の第1入出力端子61a及び第2入出力端子61bは、それぞれ第1導体11A及び第2導体11Bに直接接続される。
(実施の形態2)
[全体構成]
本発明に係る実施の形態2の無線ICデバイスについて、図10を用いて説明する。
図10は、実施の形態2に係る無線ICデバイス102の概略構成を示す。なお、実施の形態2では、主に実施の形態1と異なる点について説明する。実施の形態2においては、実施の形態1と同一又は同等の構成については同じ符号を付して説明する。また、実施の形態2では、実施の形態1と重複する記載は省略する。
図10に示すように、実施の形態2の無線ICデバイス102は、実施の形態1の無線ICデバイス101と比べて、RFIC素子61等の実装部品を回路基板1の第1面PS1側に実装している点が異なる。
無線ICデバイス102の回路基板1は、RFIC素子61が実装される第1面PS1側に配線導体パターン10A,10B、給電端子、NC端子、接続端子12A,12B等を形成している。無線ICデバイス102では、アンテナコイルの巻回軸G1方向から見たとき、第2面PS2よりも巻回軸G1に近い位置にある第1面PS1に、RFIC素子61の実装面を形成している。
[効果]
実施の形態2に係る無線ICデバイス102によれば、以下の効果を奏することができる。
実施の形態2に係る無線ICデバイス102は、回路基板1の第1面PS1にRFIC61等の実装部品を実装している。このような構成により、実施の形態1に比べて、より簡単に、回路基板1と実装部品との接合部分を、アンテナコイルの巻回軸G1方向から見て、素体70の第2主面VS2よりもアンテナコイルの巻回軸G1寄りに配置することができる。
例えば、実施の形態1においては、回路基板1の第2面PS2を、アンテナコイルの巻回軸G1方向から見て、素体70の第2主面VS2よりもアンテナコイルの巻回軸G1寄りに配置するためには、第1導体11A及び第2導体11BのZ方向の長さを長くする必要がある。実施の形態2においては、第1導体11A及び第2導体11BのZ方向の長さを実施の形態1ほど長くしなくても、RFIC素子61の実装面を、素体70の第2主面VS2よりもアンテナコイルの巻回軸G1寄りに配置することができる。
したがって、実施の形態2に係る無線ICデバイス102では、実施の形態1に比べて、より簡単に電気的特性及び熱的特性を高めることができる。
(実施の形態3)
[全体構成]
本発明に係る実施の形態3の無線ICデバイスについて、図11を用いて説明する。
図11は、実施の形態3に係る無線ICデバイス103の概略構成を示す。なお、実施の形態3では、主に実施の形態1と異なる点について説明する。実施の形態3においては、実施の形態1と同一又は同等の構成については同じ符号を付して説明する。また、実施の形態3では、実施の形態1と重複する記載は省略する。
図11に示すように、実施の形態3の無線ICデバイス103は、実施の形態1の無線ICデバイス101と比べて、回路基板1の第1面PS1上に磁性体4を実装している点が異なる。
磁性体4は、アンテナコイルに対する磁心として作用するフェライト焼結体などのフェライト板である。磁性体4は、アンテナコイルの磁性体コアとなる。磁性体4は、回路基板1の第1面PS1上に実装されている。磁性体4は、小型、かつ比透磁率50以上300以下程度の透磁率を有するフェライト焼結体であることが好ましい。
実施の形態3においては、第1金属ピン30A〜30F、第2金属ピン40A〜40F、第1配線パターン20A〜20G、及び第2配線パターン50A〜50Fによって形成されたアンテナコイルの内部、即ちコイル巻回範囲内に磁性体4が配置される。
実施の形態3に係る無線ICデバイス103の製造方法については、実施の形態1に比べて、回路基板1を準備する工程において、回路基板1の第1面PS1上に磁性体4を実装する点が異なる。実施の形態3の無線ICデバイス103の製造方法の他の工程は、実施の形態1の無線ICデバイス101の製造方法の工程と同じである。
[効果]
実施の形態3に係る無線ICデバイス103によれば、以下の効果を奏することができる。
実施の形態3に係る無線ICデバイス103は、磁性体4をアンテナコイルの内部であるコイル巻回範囲内に配置することにより、アンテナコイルのL値の向上や、アンテナ性能の向上を行うことができる。その結果、アンテナコイルを大型化することなく、所定のインダクタンスを有するアンテナコイルが得られる。また、アンテナコイルの高さを低くしても所定のインダクタンスを得ることができる。また、磁性体4の集磁効果により、通信相手のアンテナとの磁界結合を高めることができる。
また、実施の形態3の無線ICデバイス103の製造方法によれば、実施の形態1の無線ICデバイス101の製造方法に、磁性体4を実装する工程を加えるのみでよいため、アンテナコイルのL値を向上させると共に、アンテナ性能を向上させた無線ICデバイス103を容易に製造することができる。
なお、実施の形態3において、磁性体4は、フェライト焼結体などのフェライト板である例について説明したが、これに限定されない。磁性体4は、例えば、フェライト粉末を含むゴムフェライトであってもよい。
(実施の形態4)
[全体構成]
本発明に係る実施の形態4の無線ICデバイスについて、図12を用いて説明する。
図12は、実施の形態4に係る無線ICデバイス104の概略構成を示す。なお、実施の形態4では、主に実施の形態1と異なる点について説明する。実施の形態4においては、実施の形態1と同一又は同等の構成については同じ符号を付して説明する。また、実施の形態4では、実施の形態1と重複する記載は省略する。
図12に示すように、実施の形態4の無線ICデバイス104は、実施の形態1の無線ICデバイス101と比べて、第3導体11C及び第4導体11Dが第1配線パターン20A〜20G上に形成されるCu等のめっき層80Bの成長によって形成されている点が異なる。
[効果]
実施の形態4に係る無線ICデバイス104によれば、以下の効果を奏することができる。
実施の形態4の無線ICデバイス104によれば、実施の形態1に比べて、第3導体11C及び第4導体11D用に金属ピンを実装する必要がないため、部品点数を減らし、コストを低減することができる。
なお、実施の形態4の無線ICデバイス104においては、第3導体11C及び第4導体11Dを、めっき層80の成長により形成する構成について説明したが、これに限定されない。第3導体11C及び第4導体11Dは、例えば、回路基板1の接続端子12A,12B上に形成されたスタッド状のバンプであってもよい。このような構成により、金属ピンを使用せずとも、RFIC素子61とアンテナコイルとを容易に接続することができる。
(実施の形態5)
[全体構成]
本発明に係る実施の形態5の無線ICデバイスについて、図13〜図15を用いて説明する。
図13は、実施の形態5に係る無線ICデバイス105の概略構成を示す。図14は、実施の形態5の無線ICデバイス105の回路図である。図15は、実施の形態5の無線ICデバイス105の底面図である。なお、実施の形態5では、主に実施の形態1と異なる点について説明する。実施の形態5においては、実施の形態1と同一又は同等の構成については同じ符号を付して説明する。また、実施の形態5では、実施の形態1と重複する記載は省略する。
図13に示すように、実施の形態5の無線ICデバイス105は、実施の形態1の無線ICデバイス101と比べて、回路基板1の第1面PS1及び第2面PS2との両面に表面実装部品を実装し、素体70の第2主面VS2に入出力端子P1,P2を形成している点が異なる。また、実施の形態5では、実施の形態1と比べて、リーダライタモジュール(以下、「RWモジュール」という)を形成している点が異なる。
図13に示すように、無線ICデバイス105の回路基板1の第1面PS1には、更に配線導体パターン10C,10Dが形成されており、配線導体パターン10C,10Dには、キャパシタ65,67やコイル68,69等の表面実装部品が実装されている。また、第2面PS2に形成された配線導体パターン10Bは、素体70の第2主面VS2から第1主面VS1の方向へ延びる第5導体11Eを介して、素体70の第2主面VS2に形成された入出力端子P1と接続されている。
第5導体11Eは、例えば、第1導体11A及び第2導体11Bと同様の材料で作られている。
次に、実施の形態5の無線ICデバイス105の回路について説明する。
図14に示すように、RWモジュールは、RW−IC素子5と、ローパスフィルタ(以下、「LPF」という)6と、整合回路7と、アンテナコイルANTと、を備える。
RW−IC素子5は、RFIC素子61の1つであり、アンテナコイルANTに所定の高周波帯の信号を送信するものである。高周波体の信号とは、例えば、13MHz帯の信号である。RW−IC素子5は、通信相手に送信すべきベースバンド信号を、所定のデジタル変調方式に従って、所定の高周波帯の送信信号(正相信号)に変換する。また、RW−IC素子5は、正相信号に対し位相が180°回転した逆相信号を生成し、差動信号を生成する。なお、RW−IC素子5は、アンテナコイルANTを介して受信した高周波信号を処理するための給電回路として機能し、所定のデジタル変調方式に従って、アンテナコイルANTからの受信信号をベースバンド信号に変換することもできる。また、RW−IC素子5は、第1入出力端子61a、第2入出力端子61bに加えて、更に入出力端子P1,P2を備える。
LPF6は、RW−IC素子5から出力された差動信号から、予め定められた周波数以下の低域成分のみを通過させて、アンテナコイルANTに送信信号を出力している。これにより、不要な高調波成分がアンテナコイルANTから放射されるのを抑制している。LPF6は、キャパシタ65,66,67及びコイル68,69で構成される。
キャパシタ62,63,64で構成される整合回路7、及びアンテナコイルANTは、実施の形態1と同じであるため、説明を省略する。
実施の形態5においては、回路基板1の第2面PS2側にRW−IC素子5と、整合回路7用のキャパシタ62,63,64と、を実装している。一方、回路基板1の第1面PS1側には、LPF6用のキャパシタ65,66,67とコイル68,69を実装している。
図15に示すように、素体70の第2主面VS2の中央付近には、RW−IC素子5から引き出された入出力端子P1,P2が形成されている。入出力端子P1,P2は、マイコン等に接続される。
[効果]
実施の形態5に係る無線ICデバイス105によれば、以下の効果を奏することができる。
実施の形態5の無線ICデバイス105によれば、回路基板1の第1面PS1と第2面PS2の両方に表面実装部品を実装することにより、無線ICデバイス本体のサイズを大きくすることなく、実装部品の数を増やすことができる。また、無線ICデバイス105では、更に入出力端子P1,P2を設けることにより、マイコン等で制御することができる。
なお、実施の形態5においては、回路基板1の第1面PS1と第2面PS2の両方に表面実装部品を実装して、LPF6、整合回路7を有するRWモジュールを形成する例について説明したが、これに限定されない。例えば、実施の形態5においては、直流成分をカットするキャパシタ等、その他回路を実装してもよい。
なお、実施の形態5においては、RW−IC素子5の入出力端子P1,P2が、素体70の第2主面VS2の中央付近に配置される構成について説明したが、これに限定されない。入出力端子P1,P2は、任意の位置に配置してもよい。このような構成により、設計の自由度が向上する。
(実施の形態6)
[全体構成]
本発明に係る実施の形態6のRFIDタグ付き物品について、図16〜図17を用いて説明する。
図16は、実施の形態6に係るRFIDタグ付き物品301の斜視図である。図17は、実施の形態6に係るRFIDタグ付き物品301の正面図である。RFIDタグ付き物品301は、RFIDタグを内蔵した樹脂成型体であり、例えば、樹脂成型で作られたミニチュアカー等の玩具である。RFIDタグ付き物品301は、実施の形態1の無線ICデバイス101を備える。実施の形態6において、無線ICデバイス101は、RFIDタグとして用いられる。
図16及び図17に示すように、無線ICデバイス101は、樹脂成型体201内に埋設され、物品301の外部には露出しない。無線ICデバイス101は、玩具の底部に埋設される。玩具の底部とは、図17の視点で、RFIDタグ付き物品301の上面付近に対応する。
無線ICデバイス101のアンテナコイルの巻回軸は、ミニチュアカー等の玩具の底面に対する法線方向を向く。そのため、この玩具の底面をリーダ/ライタ装置の読み取り部に対向させることで、リーダ/ライタ装置は、無線ICデバイス101と通信する。これにより、リーダ/ライタ装置またはリーダ/ライタ装置に接続されるホスト装置は所定の処理を行う。
次に、RFIDタグ付き物品301の製造方法について、図18を用いて説明する。図18は、実施の形態6に係るRFIDタグ付き物品301を射出成型で製造する工程を示す。
図18に示すように、樹脂成型体201の射出成型用金型401を準備し、射出成型用金型401内に無線ICデバイス101を固定する。無線ICデバイス101は、例えば、射出成型用樹脂402と同じ樹脂で作られた支持部材等により、射出成型用金型401内に固定される。次に、射出成型用樹脂402をゲートから射出成型用金型401内に充填し、樹脂成型体201を成型することにより、RFIDタグ付き物品301を製造する。
RFIC素子61等は、他の実施形態に係る無線ICデバイスと同様に、素体70で保護されるので、無線ICデバイス101は堅牢である。そして、射出成型時に高熱にて流動する射出成型用樹脂402に対して表面実装チップ部品のはんだ接続部が保護される。因みに、ポリイミド系の樹脂膜で被覆されたCuワイヤーが巻回された、通常の巻線型コイル部品であると、射出成型時の熱で被覆が溶けてCuワイヤー間が短絡してしまう。そのため、従来の通常の巻線型コイル部品をアンテナコイルとして利用することは困難である。
無線ICデバイス101の回路基板1は、アンテナコイルの巻回軸G1方向から見たとき、素体70の第2主面VS2よりも巻回軸G1寄りに配置されている。即ち、無線ICデバイス101の回路基板1は、高温の射出成型用樹脂402と接触する素体70の外縁からある程度距離を取って離れて配置されている。そのため、RFIDタグ付き物品301を成型するときに、無線ICデバイス101が熱的影響を受けにくいため、電気的特性及び熱的特性に優れたRFIDタグ付き物品301を提供することができる。
[効果]
実施の形態6に係るRFIDタグ付き物品301によれば、以下の効果を奏することができる。
実施の形態6によれば、リーダ/ライタ装置等で通信可能な電気的特性及び熱的特性に優れたRFIDタグ付き物品301を提供することができる。
(実施の形態7)
[全体構成]
本発明に係る実施の形態7のRFIDタグ付き物品について、図19〜図21を用いて説明する。
図19は、実施形態7に係るRFIDタグ付き物品302の斜視図である。図20は、RFIDタグ付き物品302の断面図である。図21は、図20の部分拡大図である。
RFIDタグ付き物品302は、RFIDタグを搭載した通信端末装置であり、例えば、スマートフォンなどの携帯電子機器である。RFIDタグ付き物品302は、無線ICデバイス101及び共振周波数を持つブースターアンテナ120を備える。図19及び図20に示すように、RFIDタグ付き物品302の上面側に下部筐体202があって、下面側に上部筐体203がある。下部筐体202と上部筐体203とで囲まれる空間の内部に、回路基板200、無線ICデバイス101および共振周波数を持つブースターアンテナ120を備える。
無線ICデバイス101は、実施の形態1で示したとおりである。無線ICデバイス101は、図19及び図20に表れるように、回路基板200に実装される。回路基板200には無線ICデバイス101以外の部品も実装される。
共振周波数を持つブースターアンテナ120は、下部筐体202の内面に貼付される。このブースターアンテナ120は、バッテリーパック130と重ならない位置に配置される。ブースターアンテナ120は、絶縁体基材123および絶縁体基材123に形成されるコイルパターン121,122を含む。
図21に示すように、無線ICデバイス101は、そのアンテナコイルおよびブースターアンテナ120に対して磁束が鎖交するように配置される。すなわち、無線ICデバイス101のアンテナコイルは、ブースターアンテナ120のコイルと磁界結合するように、無線ICデバイス101とブースターアンテナ120は配置される。図21中の破線は、その磁界結合に寄与する磁束を概念的に表す。
無線ICデバイス101のRFIC素子61は、回路基板200側を向いて近接して配置されると共に、アンテナコイルがブースターアンテナ120側を向いて近接して配置される。そのため、無線ICデバイス101のアンテナコイルとブースターアンテナ120との結合度は高い。また、RFIC素子61と他の回路素子とをつなぐ配線、特にデジタル信号ラインや電源ラインは、アンテナコイルの磁束と実質的に平行に配線されるのでアンテナコイルとの結合は小さい。
図22は、ブースターアンテナ120の斜視図である。図23は、ブースターアンテナ120の回路図である。ブースターアンテナ120は、第1コイルパターン121と第2コイルパターン122は、それぞれ矩形渦巻状にパターン化された導体であり、平面視で同方向に電流が流れる状態で容量結合するようにパターン化される。第1コイルパターン121と第2コイルパターン122との間には浮遊容量が形成される。第1コイルパターン121および第2コイルパターン122のインダクタンスと浮遊容量のキャパシタンスとでLC共振回路が構成される。このLC共振回路の共振周波数は、このRFIDシステムの通信周波数と実質的に等しい。通信周波数は例えば13.56MHz帯である。
[効果]
実施の形態7に係るRFIDタグ付き物品302によれば、以下の効果を奏することができる。
実施の形態7のRFIDタグ付き物品302によれば、ブースターアンテナの大きなコイル開口を利用して通信できるので、通信可能最長距離を拡張することができる。
なお、実施の形態6及び実施の形態7においては、実施の形態1の無線ICデバイス101を備えた物品について説明したが、これに限定されない。例えば、第2〜5実施形態の無線ICデバイスを備えた物品であってもよい。
本発明は、添付図面を参照しながら好ましい実施形態に関連して充分に記載されているが、この技術の熟練した人々にとっては種々の変形や修正は明白である。そのような変形や修正は、添付した特許請求の範囲による本発明の範囲から外れない限りにおいて、その中に含まれると理解されるべきである。
本発明は、無線ICデバイスに有用であり、RFIC素子によるアンテナコイルの磁界の妨げを少なくすると共に、優れた電気特性を有している。
ANT アンテナコイル
PS1 回路基板の第1面
PS2 回路基板の第2面
VS1 素体の第1主面
VS2 素体の第2主面
1 回路基板
2 粘着層
3 台座
4 磁性体
5 RW−IC素子
6 ローパスフィルタ
7 整合回路
10A,10B,10C,10D 配線導体パターン
11A,11B,11C,11D,11E 導体
12A,12B 接続端子
20A,20B,20C,20D,20E,20F,20G 第1配線パターン
30A,30B,30C,30D,30E,30F 第1金属ピン
40A,40B,40C,40D,40E,40F 第2金属ピン
50A,50B,50C,50D,50E,50F 第2配線パターン
61 RFIC素子
62,63,64,65,66,67 チップキャパシタ
68,69 コイル
70 素体
80A,80B めっき層
90A,90B 保護層
101,102,103,104,105 無線ICデバイス
120 ブースターアンテナ
121 第1コイルパターン
122 第2コイルパターン
123 絶縁体基材
130 バッテリーパック
200 回路基板
201 樹脂成型体
202 下部筐体
203 上部筐体
301,302 RFIDタグ付き物品
401 射出成型用金型
402 射出成型用樹脂

Claims (11)

  1. 第1主面と前記第1主面に対向する第2主面とを有する素体と、
    前記素体に埋設され、第1入出力端子と第2入出力端子とを備えたRFIC素子を実装してなる回路基板と、
    前記素体に設けられる一方、一端が前記第1入出力端子に接続され、他端が前記第2入出力端子に接続されたアンテナコイルと、
    を備え、
    前記アンテナコイルは、前記素体の前記第2主面に形成された2つの配線パターンを含み、
    前記2つの配線パターンは、前記回路基板から前記素体の前記第2主面に延設され、かつ、前記素体に埋設された第1導体及び第2導体を介して、前記RFIC素子の前記第1入出力端子および前記第2入出力端子にそれぞれ接続されている、
    無線ICデバイス。
  2. 前記アンテナコイルは、
    前記2つの配線パターンを含む第1配線パターンと、
    前記素体の前記第1主面及び前記第2主面に達する第1端と第2端とを有し、かつ前記第1端が前記第1配線パターンに接続された第1金属ピンと、
    前記素体の前記第1主面及び前記第2主面に達する第3端と第4端とを有し、かつ前記第3端が前記第1配線パターンに接続された第2金属ピンと、
    前記素体の前記第1主面側に形成され、前記第1金属ピンの前記第2端と前記第2金属ピンの前記第4端とに接続された第2配線パターンと、
    を有する、請求項1に記載の無線ICデバイス。
  3. 前記第1導体及び前記第2導体は、柱状の金属ピンで形成され、
    前記RFIC素子の前記第1入出力端子は、前記回路基板に形成された接続端子を介して前記第1導体に接続され、
    前記RFIC素子の前記第2入出力端子は、前記回路基板に形成された接続端子を介して前記第2導体に接続される、
    請求項1又は2に記載の無線ICデバイス。
  4. 前記回路基板は、前記アンテナコイルの巻回軸方向から見たとき、前記RFIC素子の前記第1入出力端子及び前記第2入出力端子を実装した面が前記素体の前記第2主面よりも前記巻回軸寄りとなるように配置される、請求項1〜3のいずれか一項に記載の無線ICデバイス。
  5. 前記回路基板は、前記素体の前記第1主面に面する第1面と、前記素体の前記第2主面に面する第2面と、を有し、
    前記RFIC素子は、前記回路基板の前記第2面に実装される、請求項1〜4のいずれか一項に記載の無線ICデバイス。
  6. 前記回路基板は、前記アンテナコイルの磁性体コアとなる磁性体を搭載している、請求項1〜5のいずれか一項に記載の無線ICデバイス。
  7. 前記回路基板は、前記アンテナコイルの磁性体コアとなる磁性体を搭載し、
    前記第1配線パターン及び前記第2配線パターンは、それぞれ複数の配線パターンを有し、
    前記第1金属ピン及び前記第2金属ピンは、それぞれ複数の金属ピンを有し、
    前記アンテナコイルは、前記第1配線パターンと、前記第2配線パターンと、前記第1金属ピンと、前記第2金属ピンと、によって形成される複数のループを有するヘリカル状に形成される、
    請求項2に記載の無線ICデバイス。
  8. 前記第1金属ピン及び前記第2金属ピンは、それぞれ3つ以上の金属ピンを有し、
    前記第1金属ピン及び前記第2金属ピンは、それぞれY軸方向に配列され、かつZ軸方向に見て千鳥状に配置される、
    請求項7に記載の無線ICデバイス。
  9. 前記アンテナコイルは、Y軸方向から見て内外径の異なる複数のループを含み、
    前記アンテナコイルの開口面に位置するループは、前記複数のループのうち内外径が最も大きいループである、
    請求項8に記載の無線ICデバイス。
  10. 無線ICデバイスを備えた樹脂成型体であって、
    前記無線ICデバイスは、
    第1主面と前記第1主面に対向する第2主面とを有する素体と、
    前記素体に埋設され、第1入出力端子と第2入出力端子とを備えたRFIC素子を実装してなる回路基板と、
    前記素体に設けられる一方、一端が前記第1入出力端子に接続され、他端が前記第2入出力端子に接続されたアンテナコイルと、
    を備え、
    前記アンテナコイルは、前記素体の前記第2主面に形成された2つの配線パターンを含み、
    前記2つの配線パターンは、前記回路基板から前記素体の前記第2主面に延設され、かつ、前記素体に埋設された第1導体及び第2導体を介して、前記RFIC素子の前記第1入出力端子および前記第2入出力端子にそれぞれ接続されている、
    樹脂成型体。
  11. 無線ICデバイスを備えた通信端末装置であって、
    前記無線ICデバイスは、
    第1主面と前記第1主面に対向する第2主面とを有する素体と、
    前記素体に埋設され、第1入出力端子と第2入出力端子とを備えたRFIC素子を実装してなる回路基板と、
    前記素体に設けられる一方、一端が前記第1入出力端子に接続され、他端が前記第2入出力端子に接続されたアンテナコイルと、
    を備え、
    前記アンテナコイルは、前記素体の前記第2主面に形成された2つの配線パターンを含み、
    前記2つの配線パターンは、前記回路基板から前記素体の前記第2主面に延設され、かつ、前記素体に埋設された第1導体及び第2導体を介して、前記RFIC素子の前記第1入出力端子および前記第2入出力端子にそれぞれ接続されている、
    通信端末装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11615918B2 (en) 2017-06-19 2023-03-28 Murata Manufacturing Co., Ltd. Method for manufacturing a coil element assembly

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5370581B2 (ja) * 2010-03-24 2013-12-18 株式会社村田製作所 Rfidシステム
KR20170008617A (ko) * 2015-07-14 2017-01-24 삼성전기주식회사 무선 전력 수신 장치 및 그 제조방법
WO2017141597A1 (ja) * 2016-02-19 2017-08-24 株式会社村田製作所 無線通信デバイス及びその製造方法、並びに、樹脂成型体
WO2017141771A1 (ja) * 2016-02-19 2017-08-24 株式会社村田製作所 無線通信デバイス及びその製造方法、並びに、樹脂成型体
JP6160796B1 (ja) * 2016-02-19 2017-07-12 株式会社村田製作所 無線通信デバイス及びその製造方法、並びに、樹脂成型体
WO2017145505A1 (ja) * 2016-02-25 2017-08-31 株式会社村田製作所 無線icデバイスおよび無線icデバイスの製造方法
JP6251770B2 (ja) * 2016-04-15 2017-12-20 株式会社エスケーエレクトロニクス Rfidタグ
US10621484B2 (en) * 2016-06-29 2020-04-14 Joint-Stock Company “Pay-Ring” Contactless smart card
DE102018117364A1 (de) * 2018-07-18 2020-01-23 Infineon Technologies Ag Verfahren und Vorrichtung zum Trimmen einer auf einem Träger aufgebrachten Antenne, Verfahren zum Herstellen einer Trägerstruktur, Trägerstruktur und Chipkarte
JP6610849B1 (ja) * 2018-09-05 2019-11-27 株式会社村田製作所 Rficモジュール、rfidタグ及び物品
KR20210131477A (ko) 2020-04-23 2021-11-03 삼성전자주식회사 반도체 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008133018A1 (ja) * 2007-04-13 2008-11-06 Murata Manufacturing Co., Ltd. 磁界結合型アンテナ、磁界結合型アンテナモジュールおよび磁界結合型アンテナ装置、ならびにこれらの製造方法
WO2009145218A1 (ja) * 2008-05-28 2009-12-03 株式会社村田製作所 無線icデバイス用部品および無線icデバイス
JP2013077237A (ja) * 2011-09-30 2013-04-25 Toshiba Corp Icカード
JP2014093675A (ja) * 2012-11-05 2014-05-19 Murata Mfg Co Ltd コイルアンテナ
WO2016143426A1 (ja) * 2015-03-06 2016-09-15 株式会社村田製作所 無線icデバイス、それを備えた樹脂成型体、それを備えた通信端末装置、及びその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3754446B2 (ja) * 2005-08-04 2006-03-15 ニッタ株式会社 磁気シールドシートおよび通信装置
JP4826195B2 (ja) 2005-09-30 2011-11-30 大日本印刷株式会社 Rfidタグ
JP5499443B2 (ja) * 2008-04-16 2014-05-21 パナソニック株式会社 複合磁性物およびそれを備えた無線通信装置
CN102792520B (zh) 2010-03-03 2017-08-25 株式会社村田制作所 无线通信模块以及无线通信设备
JP5716891B2 (ja) 2010-11-10 2015-05-13 横浜ゴム株式会社 情報取得装置
JP5472153B2 (ja) * 2010-12-24 2014-04-16 株式会社村田製作所 アンテナ装置、アンテナ付きバッテリーパックおよび通信端末装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008133018A1 (ja) * 2007-04-13 2008-11-06 Murata Manufacturing Co., Ltd. 磁界結合型アンテナ、磁界結合型アンテナモジュールおよび磁界結合型アンテナ装置、ならびにこれらの製造方法
WO2009145218A1 (ja) * 2008-05-28 2009-12-03 株式会社村田製作所 無線icデバイス用部品および無線icデバイス
JP2013077237A (ja) * 2011-09-30 2013-04-25 Toshiba Corp Icカード
JP2014093675A (ja) * 2012-11-05 2014-05-19 Murata Mfg Co Ltd コイルアンテナ
WO2016143426A1 (ja) * 2015-03-06 2016-09-15 株式会社村田製作所 無線icデバイス、それを備えた樹脂成型体、それを備えた通信端末装置、及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11615918B2 (en) 2017-06-19 2023-03-28 Murata Manufacturing Co., Ltd. Method for manufacturing a coil element assembly

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