JP2016171242A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】電極パッドを分割した構造においてはんだと電極パッドの接続抵抗の低下を防止することができる半導体装置を提供する。【解決手段】記半導体基板1の第2面側で、第1面側電極パッド3aと異なる広さに形成され、スリット13eを介して分割された複数の分割電極13a〜13dを有する分割電極パッド13と、半導体基板1の第2面1b側に形成され、分割電極パッド13を露出する開口部15aを有する絶縁膜15と、分割電極パッド13の複数の分割電極13a〜13dのうち前記絶縁膜15の開口部15aから露出した部分と前記スリット13eにより区画される側の縁部に形成され、複数の分割電極13a〜13dよりもはんだ18との濡れ性の良い材料から形成された金属被膜17と、を含む。【選択図】図8

Description

本発明は、半導体装置及びその製造方法に関する。
電子デバイスの小型化、高機能化のために、チップ状の半導体装置を3次元に実装する3次元実装半導体技術の研究開発が進み、三次元実装に適したシリコン貫通ビア(TSV:through-silicon via)を採用した構造が知られている。TSVは、シリコンチップを貫通するビアによりその表裏面の回路を導通させ、さらに、半導体装置間をマイクロバンプ等で接合させることにより、高集積化を積層により実現できる構造である。
また、半導体装置の表面に現れる電極パッドは高集積化とともに狭くなるので、互いに対向して接続される2つの半導体装置のそれぞれの電極同士を接続する部材として、径が80μm〜100μm前後のC4(Controlled Collapse Chip Connection)と呼ばれるはんだバンプを使用することが望まれている。
はんだバンプが接続される電極パッドは、はんだとの接続面積を広げるために、はんだに対して濡れ性の良好な材料から形成されることが好ましい。さらに、電極の体積が小さい一方ではんだ体積が大きい場合、それらの合金の発生を抑制するためにバリア層が介在されることが好ましい。また、配線とこれに接続される電極パッドは、低抵抗な金属材料から形成されることが好ましい。
低抵抗な金属材料としてアルミニウムがあるが、選択されるはんだ材料によっては濡れ性が良好でない場合があるので、電極パッドの構造として、金属被覆薄膜とアンダーバンプ金属被膜の二層構造を使用することが知られている。金属被覆膜は、その一部から基板の表面を露出させる形状に形成され、その上からアンダーバンプ金属被膜に覆われる。アンダーバンプ金属被覆は、金属被覆膜を覆うとともに金属被覆膜の一部を通して基板を覆う構造となっている。そのようなアンダーバンプ金属被覆の一例として、チタン接着層、プラチナ拡散バリア層及び金層を順に基板上に積層した構造がある。その構造において、金層は、はんだ材料と濡れ性が良好な材料から形成されている。
また、熱膨張係数が異なる配線基板同士を接合すると、それらの電極パッド間に接続されるはんだボールには温度変化によるクラックの発生、進展、断線が生じ易くなる。そのクラック発生等を防止するため、配線基板上の電極パッドを複数のパッド部分に分離し、それらのパッド部分をリング状に配置し、それらのパッド部分によってはんだボールを支持する構造が知られている。この場合、各パッド部分を隆起状に形成し、これらに包囲される領域を各パッド部分の上面より低くしている。
このような電極パッドの構造によれば、はんだボールは、複数のパッド部分の中央部の絶縁膜によりはじかれ、複数のパッド部分に跨がってはんだ付けされる。この場合、はんだボールの最下端部は、各パッド部分の上面より低位となるので各パッド部分に嵌め込まれた状態となり、横方向の耐力に強い。また、熱応力は各パッド部分に分散するのではんだボールにクラックが発生し難い。
特開2014−239118号公報 特開2004−188497号公報 特開2008−537636号公報 特開平10−303330号公報
上記のように、電極パッドを複数のパッド部分に分割し、リング状に分離、配置し、さらにバッド部分ではんだボールを持ち上げる構造では、はんだボールと電極パッドの接続面積が小さいので、電気的な接続抵抗が高くなる。さらに、はんだボールは自身の大きさ程度の電極としか接合できないので、はんだ量を少なくして広げ、接続抵抗を低減することができなくなる。
本発明の目的は、電極パッドを分割した構造においてはんだと電極パッドの接続抵抗の低下を防止することができる半導体装置及びその製造方法を提供することにある。
本実施形態の1つの観点によれば、半導体基板の第1面側に形成された第1面側電極パッドと、前記半導体基板の第2面側で、前記第1面側電極パッドと異なる広さに形成され、スリットを介して分割された複数の分割電極を有する分割電極パッドと、前記半導体基板の前記第2面側に形成され、前記分割電極パッドを露出する開口部を有する絶縁膜と、前記分割電極パッドの前記複数の分割電極のうち前記絶縁膜の前記開口部から露出された部分と前記スリットにより区画される側の少なくとも縁部に形成され、前記複数の分割電極よりはんだとの濡れ性の良い材料から形成された金属被膜と、を有する半導体装置が提供される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解されるものである。
本実施形態によれば、電極パッドを分割した構造においてはんだと電極パッドの接続抵抗の低下を防止することができる。
図1(a)〜(c)は、実施形態に係る半導体装置の製造工程を示す断面図である。 図2(a)、(b)は、実施形態に係る半導体装置の製造工程を示す断面図である。 図3(a)、(b)は、実施形態に係る半導体装置の製造工程を示す断面図である。 図4(a)、(b)は、実施形態に係る半導体装置の製造工程を示す断面図である。 図5は、実施形態に係る半導体装置の製造工程を示す断面図である。 図6(a1)〜(a3)、(b1)〜(b3)は、実施形態に係る半導体装置の製造工程のうち分割電極パッドの形成工程を示す平面図と断面図である。 図7(a1)〜(a3)、(b1)〜(b3)は、実施形態に係る半導体装置の製造工程のうち分割電極パッドの形成工程を示す平面図と断面図である。 図8(a1)〜(a3)、(b1)〜(b3)は、実施形態に係る半導体装置の製造工程のうち分割電極パッドの形成工程とはんだバンプの接続工程を示す平面図と断面図である。 図9(a)、(b)は、実施形態に係る半導体装置の変形例を示す平面図と断面図である。 図10は、比較例に係る半導体装置を示す平面図と断面図である。 図11(a)〜(c)は、実施形態に係る半導体装置の分割電極パッドの変形例を示す平面図である。
以下に、図面を参照して実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。
図1〜図5は、本実施形態に係る半導体装置の製造工程を示す断面図である。
次に、図1(a)に示す構造を形成するまでの工程を説明する。
まず、半導体基板であるシリコンウエハ1の第1面1aに、膜形成、フォトリソグラフィー、エッチング、イオン注入等の処理を施すことにより、第1面1a側に半導体集積回路(不図示)を面方向に繰り返し形成する。さらに、シリコンウエハ1の第1面1aから第2面1bに向け、間隔をおいて複数のシリコン貫通ビア(TSV)2を形成する。
複数のTSV2は、例えば、シリコンウエハ1の第1面1a側に半導体集積回路となるMOSトランジスタ(不図示)を形成した後であって配線形成前或いは配線形成中に形成されるビアミドル(Via Middle)方式により形成される。なお、TSV2は、半導体集積回路を形成した後のビアラスト方式等であってもよい。
TSV2は、例えば、シリコンウエハ1の第1面1aから第2面1bに向けてビアホール1hを形成した後に、その中に導電材、例えば銅(Cu)をめっき等により埋め込んで形成される。例えば、反応性イオンエッチング等により第2面1bに至る途中までビアホール1hを形成し、ビアホール1hの内周面及び底面をCu拡散防止絶縁層(不図示)で覆った後に、その中にCuを埋め込む。シリコンウエハ1の厚さは、例えば初期状態でウエハ径が300mmの場合に約775μmであり、その中に形成されるビアホール1hの直径を例えば約5μm、深さを約55μmとする。
シリコンウエハ1のビアホール1h内と同時に第1面1a上に形成された導電材は化学機械研磨(CMP)等により除去される。このように第1面1a上の導電材を除去する際には、シリコンウエハ1の第1面1aからTSV2の第1端を僅かに露出させる条件とする。
この後、シリコンウエハ1の第1面1aの上に多層配線構造4を形成し、その際、最上の絶縁膜から露出する複数の電極パッド3a、3bを形成する。複数の電極パッド3a、3bは、例えば一辺が約50μmの四角の平面形に形成され、そのうち一部の一群の電極パッド3aは例えば約80μmのピッチで配置される。電極パッド3a、3bは、多層配線構造4の上に形成した保護絶縁膜5、例えばポリイミド膜の開口部5aから露出される。
次に、図1(b)に示すように、シリコンウエハ1の第1面1a側の電極パッド3a、3bの各々の上にマイクロバンプ6を形成する。それらのマイクロバンプ6は、平面の直径が例えば約40μm、ピッチが例えば約80μmで形成される。
マイクロバンプ6は、例えば、レジストマスク(不図示)を使用し、電極パッド3a、3b上でTi膜(不図示)を介して例えば突起量が約20μmの柱状のCu突起層6aと厚さ15μmのはんだ層6bの二層構造で形成される。Cu突起層6aは例えば電解めっき法により形成され、はんだ層6bは、例えば、電極パッド3a、3bの上にSnAg(錫銀)、SnAgCu(錫銀銅)等からめっき法等により形成され、その後にリフローにより丸められる。なお、Cuの電極パッド3a、3bとはんだ層6bの間にはニッケル(Ni)層が形成され、また、はんだ層6bの上に金 (Au)層が形成されてもよい。
次に、図1(c)に示すように、シリコン、ガラス等により形成されたサポートウエハ51に仮接着剤52を介してシリコンウエハ1を貼り付ける。この場合、シリコンウエハ1の第1面1a側のマイクロバンプ6を仮接着剤52に食い込ませるように貼り付け、シリコンウエハ1の第2面1bを露出させる。
次に、図2(a)に示す構造を形成するまでの工程を説明する。
まず、シリコンウエハ1の第2面1bを例えばCMP法により研磨し、約775μmの厚さを約50μmまで薄化する。その薄化は、ビアホール1hの底に形成されたCu拡散防止絶縁層(不図示)が露出する直前まで行われ、その後にエッチングによりシリコンウエハ1の第2面1bをエッチングバックし、TSV2の第2端部を僅かに突出させる。さらに、TSV2からシリコンウエハ1へのCuの拡散を防止するため、Cu拡散防止用絶縁膜7として酸化シリコン膜、窒化シリコン膜等の無機絶縁膜、又はベンゾシクロブテン(BCB)等の有機絶縁膜を形成する。その後、拡散防止用絶縁膜7のうちTSV2の上で突出した部分をCMP等により研磨してTSV2の第2端を露出させる。
次に、図2(b)、図3(a)に示すように、TSV2の第2端に接続される電極パッド13、14をCu拡散防止用絶縁膜7の上に形成する。電極パッド13、14は、第1面1a側の電極パッド3a、3bより広く、例えば次のようなセミアディティブ(SAP)法によって形成される。
まず、図2(b)の断面に示すようにCu拡散防止用絶縁膜7の上にスパッタ法によりチタン(Ti)密着層8を例えば約0.1μmの厚さに形成し、さらにCuシード層9を例えば約0.2μmの厚さに形成する。続いて、Cuシード層9の上にフォトレジストを塗布し、これに露光、現像等を施すことにより、複数のTSV2の第2端及びその周辺を露出する複数の電極形成用開口部11、12を有するレジストパターン10を形成する。
一部の複数の電極形成用開口部11は、図6(a1)の平面と図6(b1)の断面に例示するように、十字状のレジスト部分10aにより平面形状が4つに分割された分割開口部11a〜11dを有している。なお、図6と後述の図7、図8において、(b1)〜(b3)は、(a1)に示すI−I線に沿った断面を示している。
4つの分極開口部11a〜11dのそれぞれは、互いに異なるTSV2の上方位置に形成される。また、分割されない電極形成用開口部12は、例えば複数のTSV2の第2端に重なる大きさに形成される。なお、分割開口部11a〜11dを有する電極形成用開口部11は、電極パッド密度が高い領域に形成され、分割されない電極形成用開口部12は電極パッド密度が低い領域に形成されるようにしてもよい。なお、分割開口部11a〜11dのそれぞれは異なる1つのTSV2の上に形成、接続されるが、それぞれが複数のTSV2の上に形成、接続されてもよい。
そのようなレジストパターン10を形成した後に、図3(a)、図6(b2)の断面図と図6(a2)の平面図に例示するように、レジストパターン10の複数の電極用開口部11、12から露出したCuシード層9の上に電解めっき法によりCu膜を約5μmの厚さに形成する。この場合、図6(a2)に示すように、十字状のレジスト部分10aにより区画された4つの分割開口部11a〜11dには個別にCu膜が形成される。
これにより、電極用開口部11の4つの分割開口部11a〜11d内に形成されたCu膜をそれぞれ分割電極13a〜13dとして使用し、それらは十字状のスリットを介して隣接する。複数の分割電極13a〜13dのそれぞれは、異なるTSV2に接続され、これらにより分割電極パッド13が形成される。また、分割されない電極用開口部12内で形成されたCu膜を非分割電極パッド14として使用する。なお、シリコンウエハ1の第2面1b上に形成される電極パッドを全て分割電極パッド13としてもよい。この工程では、レジストパターン10に配線用開口部(不図示)を形成し、Cu拡散防止用絶縁膜7の上に配線(不図示)が形成されてもよい。
次に、図6(a3)、(b3)に示すように、レジストパターン10を除去する。その後、図7(a1)、(b1)にも示すように、分割電極パッド13、非分割パッド14、配線(不図示)等をマスクとして使用し、これによりCuシード層9とTi密着層8をエッチングにより除去する。このエッチング時には電分割電極パッド13及び非分割電極パッド14、配線(不図示)等となるCu膜は薄層化するので、これを見越した厚さに予め膜厚を定めることが好ましい。なお、分割電極パッド13及び非分割電極パッド14の下に残されるCuシード層9とTi密着層8は、分割電極パッド13、非分割パッド14の一部となるので、以下の説明に関する図では省略して記載している。
これにより、分割電極パッド13は、平面形状が十字状のスリット13eを介して物理的に4つに分割された分割電極13a〜13dから形成され、分割電極13a〜13dのそれぞれは異なるTSV2に接続されている。そのスリット13eからCu拡散防止用絶縁膜7が露出する。
次に、図3(b)に示す構造を形成するまでの工程について説明する。
まず、図7(a2)、(b2)に示すように、シリコンウエハ1の第2面1b側のCu拡散防止用絶縁膜7、分割電極パッド13及び非分割電極パッド14の上にフォトレジストを塗布し、これに露光、現像等を施すことによりレジストパターン16を形成する。レジストパターン16は、分割電極パッド13、非分割電極パッド14のそれぞれの上に開口部16aを有する。
開口部16aは、分割電極パッド13及び非分割電極パッド14の外周縁部を露出させない位置と大きさに設計される。また、分割電極パッド13上の開口部16aは、例えば、スリット13eの中心及びその周辺で各分割パッド13a〜13dに重なる例えば円形の部分と、その部分からスリット13eに沿って分割電極13a〜13dの一部を十字状に露出させる形状とする。
次に、分割電極パッド13、非分割パッド14のうち開口部16aからの露出面にアンダーバンプ金属被膜17を形成する。アンダーバンプ金属被膜17は、図7(a3)、(b3)に示すように、複数の分割電極13a〜13dを備えた分割電極パッド13では分割電極13a〜13dの相互のスリット13eを完全に埋めず、しかも開口部16aから露出した分割電極13a〜13dの側面にも形成される。非分割電極パッド14の上にも同様にアンダーバンプ金属膜17が形成される。
アンダーバンプ金属被膜17は、分割電極パッド13、非分割パッド14の材料より濡れ性の良い材料から形成され、後に接続するはんだバンプの濡れ性を改善するとともに、分割電極パッド13、非分割電極パッド14及びTSV2へのはんだ拡散を防止するために形成される。また、アンダーバンプ金属被膜17は、レジストパターン16の上とスリット13eの中心部分に形成されない一方、開口部16aから露出した部分の分割電極パッド13、非分割電極パッド14の上面及び側面に選択的に形成される材料及び方法が用いられる。
アンダーバンプ金属被膜17は、分割電極パッド13、非分割パッド14の露出部分に選択的に形成される例えば無電解めっき法により形成される。アンダーバンプ金属被膜17として、例えば、厚さ約3μmのNiP膜の上に厚さ約0.05μmのAu膜を形成した構造や、それらの膜の間にパラジウム(Pd)を介在した構造がある。また、NiP膜の上にPd膜を形成した構造や、NiB膜の上にAu膜を形成した構造や、NiB膜の単一構造がある。電解めっき法を使用する場合、Cu拡散防止用絶縁膜7、分割電極パッド13及び非分割パッド14の上にNi密着膜(不図示)とCuシード膜(不図示)を形成した後、例えば図6に示したレジストパターン10とほぼ同じ形状のレジストパターン(不図示)を使用するSAP法により形成する。
これにより、図7(a3)、(b3)に示すように、分割電極パッド13では、4つの分割電極13a〜13dのうちレジストパターン16の開口部16aから露出した部分の上面と側縁にはアンダーバンプ金属被膜17が形成される。また、開口部16aの中心部の円形の部分から4つの方向に伸びるスリット13eから一部が露出する分極電極13a〜13dの側面にもアンダーバンプ金属被膜17が形成され、その幅が狭くなるが、スリット13eからCu拡散防止用絶縁膜7が露出したままの状態となる。その後にレジストパターン16を除去する。
次に、図8(a1)、(b1)に示すように、Cu拡散防止用絶縁膜7、分割電極パッド13及び非分割電極パッド14の上に保護絶縁膜15を例えば約10μmの厚さに形成する。保護絶縁膜15として、PBO、ポリイミド(PI)、フェノール樹脂(PF)等の有機系材料をシリコンウエハ1の第2面1b側に塗布し、熱硬化させた材料を使用する。なお、保護絶縁膜15として酸化シリコン、窒化シリコンなどの無機材料膜を形成してもよい。
さらに、保護絶縁膜15の上にフォトレジストを塗布し、これに露光、現像等を施すことにより、シリコンウエハ1の第2面1b側の分割電極パッド13と非分割電極パッド14を露出させる開口部20aを有するレジストパターン20を形成する。この場合の開口部20aは、図7(a2)、(b2)に示したレジストパターン16の開口部16aと同じ形状に形成される。
その後に、レジストパターン20をマスクにして保護絶縁膜15をエッチングし、開口部20aを通して分割電極パッド13と非分割電極パッド14の一部を露出させ、その後に、レジストパターン20を除去する。これにより、図3(b)、図8(a2)、(b2)に示すように、分割電極パッド13の上では、スリット13eの中心部とその周囲に4つの分割電極13a〜13dの一部を露出する円形の部分と、その部分からスリット13eに沿った十字状の延部を有する開口部15aが保護絶縁膜15に形成される。また、非分割電極パッド14ではその一部を露出させる開口部15bが保護絶縁膜15に形成される。なお、保護絶縁膜15として感光性樹脂を使用してもよく、この場合、フォトレジスト20と同じ露光、現像等を施すことにより保護絶縁膜15に開口部15a、15bを形成する。
ところで、上記のレジストパターン16の代わりに保護絶縁膜15をマスクとして使用し、開口部15a、15bから露出する分割電極パッド13、非分割パッド14の上に、上記と同様に無電解メッキ等の方法によりアンダーバンプ金属被膜17を形成してもよい。この場合にも、アンダーバンプ金属被膜17は、複数の分割電極13a〜13dを備えた分割電極パッド13では、隣接する分割電極13a〜13dの間のスリット13eを完全に埋めずにCu拡散防止用絶縁膜7を露出するように分割電極13a〜13dの側面に形成される。
次に、図4(a)に例示するように、シリコンウエハ1の第2面1bをダイシングテープ(不図示)に貼り付けた後に、シリコンウエハ1をサポートウエハ51の仮接着剤52から剥離する。その後に、シリコンウエハ1に形成された複数の半導体集積回路を仕切るダイシングライン(不図示)に沿ってダイシングソーを用いて個片化し、半導体集積回路が形成された半導体チップ1Cを形成する。その後、ピックアップ装置(不図示)を用いて半導体チップをダイシングテープ(不図示)から剥離する。
次に、半導体集積回路が形成され、第2のマイクロバンプ64を有する第2の半導体チップ61を用意する。第2のマイクロバンプ64は、例えば、第1の半導体チップ1Cのマイクロバンプ6と同様に、電極パッド膜62とはんだ膜63の積層構造を有する。そして、ボンダー(不図示)により第1の半導体チップ1Cの第1のマイクロバンプ6と第2の半導体チップ61の第2のマイクロバンプ64を仮接合する。
次に、図5(a)に示す構造を形成するまでの工程を説明する。
まず、リフロー炉(不図示)において例えば250℃で5分の条件で第1のマイクロバンプ1cと第2のマイクロバンプ64を接合する。これにより、第1の半導体チップ1Cと第2の半導体チップ61が電気的及び機械的に接続される。さらに、第1の半導体チップ1Cと第2の半導体チップ61の間にアンダーフィル65を供給し、例えば約150℃で3分間の条件で加熱することによりアンダーフィル65を固化する。
次に、第1の半導体チップ1Cの分割電極パッド13と非分割電極パッド14をC4のはんだバンプ18を介してパッケージ基板67の電極パッド68に接続する。この場合、C4のはんだバンプ18の径Dは、第1面1a側のマイクロバンプ6のはんだ層6bより大きく、かつ分割電極13a〜13dにそれぞれ接続される互いのTSV2の間隔のうち最も広い間隔Dより小さい径、例えば約100μmとし、リフロー炉(不図示)において例えば250℃で5分の条件で分割電極パッド13とはんだバンプ18、非分割電極パッド14とハンダバンプ18を接合する。
溶融状態のはんだバンプ18は、分割電極パッド13と非分割電極パッド14の上のアンダーバンプ金属被膜17の面上で広がって接合される。特に、分割電極パッド13では、図8(a3)、(b3)に示すように、分割電極13a〜13dの縁部の上にアンダーバンプ金属被膜17が中心部分から外方に伸びて形成されているので、はんだバンプ18は、4つの分割電極13a〜13dのスリット13eに沿って広がる。
また、図9(a)、(b)に示すように、4つの分割電極13a〜13dの上の保護絶縁膜15の開口部15aを例えばほぼ円形にしてその周囲のスリット13eを保護絶縁膜15による覆う形状にしてもよい。これの構造によれば、はんだバンプ18は溶融時に有機系絶縁膜15とアンダーバンプ金属被膜17の間に入り込み、4つの分割電極13a〜13dの外方向に広がる。これにより、はんだバンプ18と分割電極パッド13の電気的な接続面積が広くなり、電気的な接続抵抗を低減することができる。なお、図9(b)は、図9(a)のIII-III線断面図である。
以上のように本実施形態によれば、複数のTSV2に接続される電極パッド13、14のうち少なくとも一部をスリット13eにより複数の分割電極13a〜13dに分離し、これにより分割電極パッド13を形成している。さらに、複数の分割電極13a〜13dのうちそれらの間でスリット13eを挟んで対向する縁部には、選択的にアンダーバンプ金属被膜17が形成されている。
このため、分割電極パッド13に接合されるはんだバンプ18は、溶融時に分割電極13a〜13dのスリット13eに沿って広がり、はんだバンプ18の広がりによるはみ出しや変形が小さくなり、はんだバンプ18との接合が良好になる。しかも、分割電極13a〜13dのそれぞれにTSV2が接続されるのではんだバンプ18での電流集中を回避することができる。
また、図9に示したように、分割電極パッド13を形成する分割電極13a〜13dで互いに対向する縁部に沿ってアンダーバンプ金属被膜17を形成した後に、分割電極パッド13の外周縁部を有機系絶縁材からなる保護絶縁膜15で覆っている。この構造では、保護絶縁膜15とアンダーバンプ金属被膜17の間に溶融したはんだバンプ18が入り込むので、はんだバンプ18が分割電極パッド13の外側に漏れることを防止しながら分割電極13a〜13dとはんだバンプ18の接続面積を広くすることができる。
ところで、図10に示す比較例では、50μm程度に薄くされたシリコンウエハ1の第2面1b側の全てが非分割電極パッド14となっている。このため、第2面1b側の電極パッド14の総面積は、本実施形態に比べ、第1面1a側の電極パッド3a、3bよりも広くなる。このため、シリコンウエハ1と非分割電極パッド14との熱膨張係数の差によって薄いシリコンウエハ1がはんだバンプ18の接合時に反り易くなる。そのような反りが生じると、マイクロバンプ6が形成される側の第1面1aが例えば外側に湾曲するので、マイクロバンプ6と上記のような第2の半導体チップ61のマイクロバンプ64の位置にずれが生じ、それらの接合が困難になる。
これに対し、本実施形態では、第2面1b側に分割電極パッド13を形成したので、分割電極パッド13とシリコンウエハ1の熱膨張の差が分割電極13a〜13dのスリット13eにより吸収され、しかも、第1面1a側の電極パッド3a、3bとの電極形成面積の差が小さくなるので、反りが大幅に低減される。この結果、図4(b)、図5に示したように、第1の半導体チップ1Cのマイクロバンプ6とこれに接合される第2の半導体チップ61側のマイクロバンプ64の位置が熱膨張によりずれることを防止することができる。
ところで、分割電極パッド13として、上記の構造では、十字状のスリット13eを介して4つに分割された分割電極13a〜13dを形成しているが、そのような構造に限られるものではない。例えば、図11(a)に示すように、格子状に5以上に分割して複数の分割電極13pを形成してもよい。この構造の複数の分割電極13pでは、格子状のスリット13eを介して互いに対向する少なくとも縁部と、保護絶縁膜15の開口部15aの中央の略円形の部分にアンダーバンプ金属被膜17を形成する。なお、複数の分割電極13pにはそれぞれTSV2が接続される。
これにより、上記と同様に、はんだバンプ18と分割電極パッド13を接合する際に、溶融したはんだバンプ18を格子状のスリット13eに沿った道筋ではんだの流れを制御することができ、はんだバンプ18と分割電極パッド13の接合面積を広げることができ、それらの接続抵抗の増加を抑制することができる。しかも、上記と同様に、半導体チップ1Cの反りを防止できる。
分割電極パッド13として、図11(b)に示すように、四角の領域に対角線状に十字状のスリット13eにより分割された複数の三角形の分割電極13qを形成し、スリット13eを区画する少なくとも縁部にアンダーバンプ金属被膜17を形成してもよい。また、図11(c)に示すように、分割電極パッド13が形成される四角の領域の中心部から8方向に向けて放射状に形成したスリット13eにより分離される8つの三角形の分離電極13rを形成してもよい。これらの場合も、分離電極13q、13rのうちスリット13eで区画される少なくとも縁部にアンダーバンプ金属被膜17を形成する。なお、複数の分割電極13q、13rにはそれぞれTSV2が接続される。
これにより、上記と同様に、はんだバンプ18と分割電極パッド13を接合する際に、溶融したはんだバンプ18を格子状のスリット13eに沿った道筋ではんだの流れを制御し、はんだバンプ18と分割電極パッド13の接合面積を広げることができ、それらの接続抵抗の増加を抑制することができる。しかも、上記と同様に、半導体チップ1Cの反りを防止できる。
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。
次に、本発明の実施形態について特徴を付記する。
(付記1)半導体基板の第1面側に形成された第1面側電極パッドと、前記半導体基板の第2面側で、前記第1面側電極パッドと異なる広さに形成され、スリットを介して分割された複数の分割電極を有する分割電極パッドと、前記半導体基板の前記第2面側に形成され、前記分割電極パッドを露出する開口部を有する絶縁膜と、前記分割電極パッドの前記複数の分割電極のうち前記絶縁膜の前記開口部から露出された部分と前記スリットにより区画される側の少なくとも縁部に形成され、前記複数の分割電極よりはんだとの濡れ性の良い材料から形成された金属被膜と、を有する半導体装置。
(付記2)前記前記分割電極パッドの外周部分において、前記複数の分割電極の前記縁部に形成された前記金属被膜は、有機絶縁膜に覆われることを特徴とする付記1に記載の半導体装置。
(付記3)前記第1面側電極パッドは前記半導体基板内に形成された第1の貫通ビアに接続され、前記分割電極パッドの前記複数の分割電極は前記半導体基板内に形成された第2の貫通ビアに個別に接続されることを特徴とする付記1又は付記2に記載の半導体装置。
(付記4)前記分割電極パッドの前記スリットは、中心部から複数の方向に広がる形状か十字状を有する形状であることを特徴とする付記1乃至付記3のいずれか1つに記載の半導体装置。
(付記5)前前記分割電極パッドに接合される第1はんだは、記第1面側電極パッドに接合される第2はんだより大きいことを特徴とする付記1乃至付記4のいずれか1つに記載の半導体装置。
(付記6)前前記分割電極パッドに接合される前記第1はんだは、前記複数の分割電極の各々に接続される前記第2の貫通ビアの相互の間隔の最大の大きさより小さいことを特徴とする付記5に記載の半導体装置。
(付記7)前記金属被膜の少なくとも最上層はAu、NiB、Pdから形成されることを特徴とする付記1乃至付記6のいずれか1つに記載の半導体装置。
(付記8)半導体基板の第1面側に形成された第1面側電極パッドと、前記半導体基板の第2面側に前記第1面側電極パッドと異なる広さに形成され、スリットを介して分割された複数の分割電極を有する分割電極パッドと、前記半導体基板の前記第2面側に形成され、前記分割電極パッドを露出する開口部を有する絶縁膜と、前記分割電極パッドの前記複数の分割電極のうち前記絶縁膜の前記開口部から露出された部分と前記スリットにより区画される側の少なくとも縁部に形成され、前記複数の分割電極よりはんだとの濡れ性の良い材料から形成された金属被膜と、を有する半導体装置のうち前記絶縁膜の前記開口部内で前記金属被膜上に前記はんだを合わせる工程と、前記金属被膜上で前記はんだを溶融し、前記はんだを前記分割電極パッドの中心部から前記複数の前記分割電極の前記縁部上の前記金属被膜に沿って広げる工程と、を有することを特徴とする半導体装置の製造方法。
(付記9)前記複数の分割電極の前記縁部上の前記金属被膜は、有機絶縁膜に覆われ、溶融した前記はんだを前記有機絶縁膜と前記縁部上の前記金属被膜の間に入り込ませて広がらせることを特徴とする付記8に記載の半導体装置の製造方法。
1 シリコンウエハ
1C 半導体チップ
2 TSV
3a、3b 電極パッド
6 マイクロバンプ
7 Cu拡散防止用絶縁膜
8 Ti密着層
9 Cuシード層
10 レジストパターン
11、12 開口部
13 分割電極パッド
13a〜13d、13p、13q、13r 分割電極
13e スリット
14 非分割電極パッド
15 保護絶縁膜
15a15b 開口部
16、20 レジストパターン
17 アンダーバンプ金属被膜
18 はんだバンプ
51 サポートウエハ
52 仮接着剤
61 半導体チップ
64 マイクロバンプ

Claims (5)

  1. 半導体基板の第1面側に形成された第1面側電極パッドと、
    前記半導体基板の第2面側で、前記第1面側電極パッドと異なる広さに形成され、スリットを介して分割された複数の分割電極を有する分割電極パッドと、
    前記半導体基板の前記第2面側に形成され、前記分割電極パッドを露出する開口部を有する絶縁膜と、
    前記分割電極パッドの前記複数の分割電極のうち前記絶縁膜の前記開口部から露出された部分と前記スリットにより区画される側の少なくとも縁部に形成され、前記複数の分割電極よりはんだとの濡れ性の良い材料から形成された金属被膜と、
    を有する半導体装置。
  2. 前記前記分割電極パッドの外周部分において、前記複数の分割電極の前記縁部に形成された前記金属被膜は、有機絶縁膜に覆われることを特徴とする請求項1に記載の半導体装置。
  3. 前記第1面側電極パッドは前記半導体基板内に形成された第1の貫通ビアに接続され、
    前記分割電極パッドの前記複数の分割電極のそれぞれは前記半導体基板内に形成された第2の貫通ビアに接続されることを特徴とする請求項1又は請求項2に記載の半導体装置。
  4. 半導体基板の第1面側に形成された第1面側電極パッドと、前記半導体基板の第2面側で、前記第1面側電極パッドと異なる広さに形成され、スリットを介して分割された複数の分割電極を有する分割電極パッドと、前記半導体基板の前記第2面側に形成され、前記分割電極パッドを露出する開口部を有する絶縁膜と、前記分割電極パッドの前記複数の分割電極のうち前記絶縁膜の前記開口部から露出された部分と前記スリットにより区画される側の少なくとも縁部に形成され、前記複数の分割電極よりはんだとの濡れ性の良い材料から形成された金属被膜と、を有する半導体装置のうち前記絶縁膜の前記開口部内で前記金属被膜上に前記はんだを合わせる工程と、
    前記金属被膜上で前記はんだを溶融し、前記はんだを前記分割電極パッドの中心部から前記複数の前記分割電極の前記縁部上の前記金属被膜に沿って広げる工程と、
    を有することを特徴とする半導体装置の製造方法。
  5. 前記複数の分割電極の前記縁部上の前記金属被膜は、有機絶縁膜に覆われ、溶融した前記はんだを前記有機絶縁膜と前記縁部上の前記金属被膜の間に入り込ませて広がらせることを特徴とする請求項4に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0531273U (ja) * 1991-09-30 1993-04-23 日本電気株式会社 混成集積回路基板
JPH1041596A (ja) * 1996-07-19 1998-02-13 Hitachi Denshi Ltd 電気回路装置基板
JPH10303330A (ja) * 1997-04-23 1998-11-13 Ngk Spark Plug Co Ltd 配線基板
JPH10326956A (ja) * 1997-05-27 1998-12-08 Fujitsu Ltd プリント配線板、該プリント配線板の製造方法及び該プリント配線板への電子部品の実装方法
JP2013098201A (ja) * 2011-10-28 2013-05-20 Fujitsu Ltd 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0531273U (ja) * 1991-09-30 1993-04-23 日本電気株式会社 混成集積回路基板
JPH1041596A (ja) * 1996-07-19 1998-02-13 Hitachi Denshi Ltd 電気回路装置基板
JPH10303330A (ja) * 1997-04-23 1998-11-13 Ngk Spark Plug Co Ltd 配線基板
JPH10326956A (ja) * 1997-05-27 1998-12-08 Fujitsu Ltd プリント配線板、該プリント配線板の製造方法及び該プリント配線板への電子部品の実装方法
JP2013098201A (ja) * 2011-10-28 2013-05-20 Fujitsu Ltd 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7508104B2 (ja) 2020-11-16 2024-07-01 三安ジャパンテクノロジー株式会社 弾性波デバイス

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