JP2016152299A5 - - Google Patents

Description

パワー半導体素子が形成される素子形成領域（活性領域）が狭められるのを回避しながら、半導体チップの小型化を図るには、素子形成領域を取り囲むように位置する終端領域を狭めることが有効とされる。そのような終端領域の占有面積を縮小する半導体装置を開示した特許文献の例として、特許文献１がある。

半導体装置の小型化に伴い、表面電極として形成される、たとえば、ゲート電極またはエミッタ電極等も縮小されることが多い。特に、ゲート電極については、半導体装置の小型化に関わらず、素子形成領域（活性領域）を拡大させることを理由として、ゲート電極の占有面積を縮小する場合もある。半導体装置を半導体モジュールとして組み込む際には、そのゲート電極等にはワイヤが接続される。ゲート電極等の占有面積を縮小させると、そのワイヤを接続させる際に問題が生じることになる。このことについて説明する。

Claims (11)

1. 互いに対向する第１主面および第２主面を有する半導体基板と、
   前記半導体基板の前記第１主面の側に規定された素子形成領域と、
   前記半導体基板の前記第１主面の側に規定され、前記素子形成領域を取り囲むように配置された終端領域と、
   前記素子形成領域に形成され、第１領域および第２領域が配置された第１電極ならびに第２電極を含む第１主面側電極と、
   を有し、
   前記第１領域と前記第２領域とは、前記第１電極の表面に形成された仕切り部材によって区切られ、
   前記第１領域は、長辺と短辺とを有する矩形状に形成され、
   前記第２領域は、前記第１領域の前記長辺側に配置された、半導体装置。
2. 前記第２領域の面積は、前記第１領域の面積よりも大きく設定された、請求項１記載の半導体装置。
3. 前記第２領域の表面には、認識マークが形成された、請求項１または２に記載の半導体装置。
4. 前記第１主面側電極は、前記第１電極として形成されたゲート電極を含む、請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記ゲート電極は、前記終端領域から距離を隔てられた、前記素子形成領域における中央に配置された、請求項４記載の半導体装置。
6. 前記ゲート電極は、前記素子形成領域における、前記終端領域と隣り合う角部に配置された、請求項４記載の半導体装置。
7. 前記ゲート電極は、前記素子形成領域における、前記終端領域と隣り合う位置に配置された、請求項４記載の半導体装置。
8. 前記ゲート電極が、前記第１電極として形成され、
   前記第１領域は、前記終端領域側に配置され、
   前記第２領域は、前記第１領域を挟んで前記終端領域とは反対側に配置された、請求項４記載の半導体装置。
9. 前記第１主面側電極は、前記第２電極として形成されたエミッタ電極を含み、
   前記エミッタ電極では、第３領域が複数配置され、
   複数の前記第３領域は、第１方向に配置されるとともに、前記第１方向と交差する第２方向に距離を隔てて前記第１方向に配置された、請求項４記載の半導体装置。
10. 前記半導体基板の前記第２主面の側に形成された第２主面側電極を備えた、請求項１〜９のいずれか１項に記載の半導体装置。
11. 請求項１〜１０のいずれか１項に記載された半導体装置を適用した半導体モジュールであって、
    前記第１電極の前記第２領域にワイヤが接続された、半導体モジュール。