JP2016111922A - スイッチング電源装置 - Google Patents

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Abstract

【課題】位相シフト・フルブリッジ方式のＤＣ／ＤＣコンバータを有するスイッチング電源装置において、大型化を抑制でき、且つ、高い電力変換効率を実現すること。【解決手段】スイッチング電源装置は、力率改善回路と、力率改善回路より後段に設けられ、フルブリッジ型スイッチング回路を有する位相シフト・フルブリッジ方式のＤＣ／ＤＣコンバータと、力率改善回路からＤＣ／ＤＣコンバータへ入力されるＰＦＣ出力電圧、負荷へ供給される出力電流および負荷へ供給される出力電圧に基づき、フルブリッジ型スイッチング回路のデッドタイムを動的に変更する制御部と、を備え、制御部は、変更されたデッドタイムを適用して、フルブリッジ型スイッチング回路のスイッチング制御を行う。【選択図】図４

Description

本発明は、位相シフト・フルブリッジ方式のＤＣ／ＤＣコンバータを有するスイッチング電源装置に関する。
以前より、位相シフト・フルブリッジ方式のＤＣ／ＤＣコンバータがある。位相シフト・フルブリッジ方式のＤＣ／ＤＣコンバータは、図１に示すように、４つのスイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄを有するフルブリッジ型スイッチング回路３１を備える。位相シフト・フルブリッジ方式のＤＣ／ＤＣコンバータにおいては、図２（ａ）−（ｄ）のタイムチャートに示すように、４つのスイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄがスイッチングして、負荷に応じた電力を出力する。
フルブリッジ型スイッチング回路では、一対のスイッチング素子Ｓａ、Ｓｄの両方がオンする期間Ｔｏｎ１に、入力電圧ＶｉがトランスＴｒの一次巻き線に出力され、スイッチング素子Ｓａ、Ｓｄを通ってトランスＴｒに電流が流れる。さらに、もう一対のスイッチング素子Ｓｂ、Ｓｃの両方がオンする期間Ｔｏｎ２に、入力電圧ＶｉがトランスＴｒの一次巻き線に逆向きに出力され、スイッチング素子Ｓｂ、Ｓｃを通ってトランスＴｒに逆向きの電流が流れる。
４つのスイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄは、所定のデューティ比でスイッチング制御される。デューティ比は、５０％に、デッドタイムＴｄ１、Ｔｄ２を加算または減算した値となる。負荷が変化すると、一対のスイッチング素子Ｓａ、Ｓｄの一方と他方とのスイッチング位相を変化させることで、スイッチング素子Ｓａ、Ｓｄに電流が流れる期間Ｔｏｎ１を変化させる。同様に、もう一対のスイッチング素子Ｓｂ、Ｓｃの一方と他方とのスイッチング位相を変化させることで、スイッチング素子Ｓｂ、Ｓｃに電流が流れる期間Ｔｏｎ２を変化させる。これにより、負荷の変化に応じて、電流が流れる期間Ｔｏｎ１、Ｔｏｎ２が増減し、出力電力が変化する。
さらに、位相シフト・フルブリッジ方式のＤＣ／ＤＣコンバータでは、以前より、ＺＶＳ(Zero Voltage Switching)の制御を行うことで、スイッチングロスの低減が図られている。
ＺＶＳの制御では、入力端子間に直列に接続された同時にオンしない２つのスイッチング素子Ｓａ、Ｓｂのうち、一方をオフしてから他方をオンするまでに、遅延を設けている。この遅延がデッドタイムＴｄ１である。同様に、もう一組の同時にオンしない２つのスイッチング素子Ｓｃ、Ｓｄのうち、一方をオンしてから他方をオンするまでにデッドタイムＴｄ２を設けている（図２（ａ）−（ｄ）を参照）。
このようなデッドタイムＴｄ１、Ｔｄ２を設けることで、スイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄの各々は、両端電圧Ｖａ、Ｖｂ、Ｖｃ、Ｖｄがゼロボルトになってからオンされる（図２（ｅ）−（ｈ）を参照）。両端電圧Ｖａ、Ｖｂ、Ｖｃ、Ｖｄは、スイッチング素子Ｓａ、Ｓｂ、Ｓｃ、ＳｄがＦＥＴであれば、ソース・ドレイン間電圧である。
各両端電圧Ｖａ、Ｖｂ、Ｖｃ、Ｖｄがゼロボルトになってから、各スイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄが、オンされることで、オン抵抗がゼロと無限大との中間の値になっている期間に、各スイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄに電流が流れることを抑制できる。よって、各スイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄで消費される電力（スイッチングロス）が低減される。デッドタイムＴｄ１、Ｔｄ２は、通常、スイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄにより開閉される回路に含まれるインダクタンスおよび容量値から決定される共振周期の１／４に設定される。共振を発生させるインダクタンスと容量値は、例えば共振用のインダクタＬｒとスイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄの寄生容量Ｃｒなどが有する。
従来、ＺＶＳ制御の位相シフト・フルブリッジ方式のＤＣ／ＤＣコンバータにおいて、電力変換効率をより向上させる技術が提案されている（例えば特許文献１を参照）。
特許文献１では、フルブリッジ型に接続された４つのスイッチング素子より後段に、可飽和チョークコイルを設け、負荷の大小に応じて、回路のインダクタンスを変化させることで、無駄な電力損出を低減している。また、特許文献１の実施の形態２では、可飽和チョークコイルのインダクタンスの変化に合わせて標準的なデッドタイムが変化する。よって、変化する標準的なデッドタイムに合わせて、デッドタイムを動的に設定して、ＺＶＳ制御を行っている。
特開２０１３−１８８０１５号公報
位相シフト・フルブリッジ方式のＤＣ／ＤＣコンバータにおいては、出力の大小、或いは、入力の大小の違いにより、フルブリッジ型スイッチング回路に発生する共振波形が標準的な波形から変化することがある。したがって、位相シフト・フルブリッジ方式のＤＣ／ＤＣコンバータにおいては、入出力の変化に基づく共振波形の変化により、電力変換効率が低下することがある。
特許文献１では、出力の大小に応じて可飽和チョークコイルのインダクタンス値が変わるので、これに応じて標準的な共振の周期も変化する。よって、特許文献１では、標準的な共振周期の変化に合わせるように、デッドタイムの設定が行われている。特許文献１では、単純に、出力電流値の増加に応じて、デッドタイムが長くなるように制御している（特許文献１の段落００６１を参照）。このような制御では、共振波形が標準的な波形から変化した場合に対応することは難しい。
さらに、特許文献１の技術は、可飽和チョークコイルを新たに設けていることで、電源装置が大型化するという課題がある。
本発明の目的は、位相シフト・フルブリッジ方式のＤＣ／ＤＣコンバータを有するスイッチング電源装置において、大型化を抑制でき、且つ、高い電力変換効率を実現することである。
本発明の一態様に係るスイッチング電源装置は、交流電源から入力される入力電力を電力変換し負荷へ供給するスイッチング電源装置であって、力率改善回路と、前記力率改善回路より後段に設けられ、フルブリッジ型スイッチング回路を有する位相シフト・フルブリッジ方式のＤＣ／ＤＣコンバータと、前記力率改善回路から前記ＤＣ／ＤＣコンバータへ入力されるＰＦＣ出力電圧、前記負荷へ供給される出力電流および前記負荷へ供給される出力電圧に基づき、前記フルブリッジ型スイッチング回路のデッドタイムを動的に変更する制御部と、を備え、前記制御部は、変更された前記デッドタイムを適用して、前記フルブリッジ型スイッチング回路のスイッチング制御を行う構成を採る。
本発明の一態様に係るスイッチング電源装置は、交流電源から入力される入力電力を電力変換し負荷へ供給するスイッチング電源装置であって、力率改善回路と、前記力率改善回路より後段に設けられ、フルブリッジ型スイッチング回路を有する位相シフト・フルブリッジ方式のＤＣ／ＤＣコンバータと、前記負荷へ供給される出力電流および前記負荷へ供給される出力電圧に基づき、前記フルブリッジ型スイッチング回路のデッドタイムを動的に変更する制御部と、を備え、前記制御部は、変更された前記デッドタイムを適用して、前記フルブリッジ型スイッチング回路のスイッチング制御を行う構成を採る。
本発明の一態様に係るスイッチング電源装置は、入力電力を電力変換し負荷へ供給するスイッチング電源装置であって、フルブリッジ型スイッチング回路を有する位相シフト・フルブリッジ方式のＤＣ／ＤＣコンバータと、前記負荷へ供給される出力電流および前記負荷へ供給される出力電圧に基づき、前記フルブリッジ型スイッチング回路のデッドタイムを動的に変更する制御部と、を備え、前記制御部は、変更された前記デッドタイムを適用して、前記フルブリッジ型スイッチング回路のスイッチング制御を行う構成を採る。
本発明によれば、位相シフト・フルブリッジ方式のＤＣ／ＤＣコンバータを有するスイッチング電源装置において、大型化を抑制でき、且つ、高い電力変換効率を実現できる。
位相シフト・フルブリッジ方式のＤＣ／ＤＣコンバータの基本部分を示す回路図 位相シフト・フルブリッジ方式のＤＣ／ＤＣコンバータの動作を説明するタイムチャート 本発明の実施の形態のスイッチング電源装置の構成図 入出力に応じて変化する共振波形の第１例および第２例を示す波形図 入出力に応じて変化する共振波形の第３例および第４例を示す波形図 入出力に応じて変化する共振波形の第５例および第６例を示す波形図 入出力に応じて変化する共振波形の第７例および第８例を示す波形図
以下、本発明の各実施の形態について図面を参照して詳細に説明する。
図３は、本発明の実施の形態のスイッチング電源装置の構成図である。
本発明の実施の形態のスイッチング電源装置は、ＡＣ／ＤＣコンバータ１０と、ＤＣ／ＤＣコンバータ３０と、制御部４０と、データテーブル５０とを有する。特に制限されないが、図３の例では、負荷６０として、電気自動車の動力を出力する蓄電池が採用されている。
ＡＣ／ＤＣコンバータ１０は、交流電源Ｖｓへの高調波の逆流が抑制されるように交流電源Ｖｓを電力変換し、直流電圧を出力する。ＡＣ／ＤＣコンバータ１０は、交流電源Ｖｓを整流する整流回路１１、整流された電圧を平滑する平滑コンデンサＣ１０、および、チョークコイルＬ１１、Ｌ１２とスイッチング素子Ｓ１１、Ｓ１２と平滑コンデンサＣ２１とを有するアクティブ型の力率改善回路（ＰＦＣ回路）１３を有する。スイッチング素子Ｓ１１、Ｓ１２は、制御部４０によりスイッチング制御される。
ＡＣ／ＤＣコンバータ１０は、さらに、ＰＦＣ回路１３への入力電圧（整流電圧）を検出する入力電圧検出部１４と、ＰＦＣ回路１３への入力電流を検出する入力電流検出部１５とを有する。入力電圧検出部１４の入力電圧検出信号と入力電流検出部１５の入力電流検出信号は、制御部４０へ送られる。なお、入力電圧検出部１４および入力電流検出部１５は、平滑コンデンサＣ１０の後段に設けられても良い。
ＡＣ／ＤＣコンバータ１０は、さらに、ＰＦＣ回路１３の出力電圧を検出するＰＦＣ出力電圧検出部２２を有する。ＰＦＣ出力電圧検出部２２のＰＦＣ出力電圧検出信号は制御部４０に送られる。
ＤＣ／ＤＣコンバータ３０は、位相シフト・フルブリッジ型ＰＷＭ（Pulse Width Modulation）電源の回路であり、ＡＣ／ＤＣコンバータ１０から電圧を受けて、負荷６０に応じた電力を出力する。ＤＣ／ＤＣコンバータ３０は、４つのスイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄがフルブリッジ型に接続されたフルブリッジ型スイッチング回路３１と、共振用コイルＬｒと、トランスＴｒと、整流回路３２と、チョークコイルＬ３１と、バイパスコンデンサＣ３１と有する。
ＤＣ／ＤＣコンバータ３０は、さらに、出力電流を検出する出力電流検出部３４と、出力電圧を検出する出力電圧検出部３５とを有する。出力電流検出部３４の出力電流検出信号と、出力電圧検出部３５の出力電圧検出信号とは、制御部４０へ送られる。
スイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄの各々は、例えばＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）であり、制御端子（ゲート端子）が制御されることで、両端子（ソース端子とドレイン端子）の間に電流を流す。スイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄの各両端子間の抵抗が、ほぼゼロ抵抗（オン）のときと、非導通（オフ）のときには、スイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄで消費される電力はほぼゼロになる。一方、スイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄが、オンからオフ、又は、オフからオンに切り替えられるときには、両端子間にゼロと無限大との間のオン抵抗が生じる。このため、この期間に電流が流れると電力を消費し、スイッチングロスが生じる。
スイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄの各々は、例えば、寄生ダイオードの一端に寄生容量Ｃｒ（不図示）を有する。
なお、スイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄには、ＩＧＢＴ（Insulated Gate Bipolar Transistor）など、制御端子の制御によりオン・オフして、２端子間に大きな電流を流すことのできる素子であれば、どのような素子が適用されてもよい。
フルブリッジ型スイッチング回路３１は、２つの出力ノードｎ１、ｎ２の間にトランスＴｒの一次巻き線が接続される。スイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄは、制御部４０により、図２（ａ）−（ｄ）のタイムチャートのようにスイッチング制御される。スイッチング素子Ｓａ、Ｓｄがオンとなる期間Ｔｏｎ１に、２つの出力ノードｎ１、ｎ２の間に順方向の電圧が出力される。また、スイッチング素子Ｓｂ、Ｓｃがオンとなる期間Ｔｏｎ２に、２つの出力ノードｎ１、ｎ２の間に逆方向の電圧が出力される。これらにより、フルブリッジ型スイッチング回路３１は、トランスＴｒに順方向と逆方向とに周期的に向きを変える電流を出力する。
共振用コイルＬｒは、フルブリッジ型スイッチング回路３１の２つの出力ノードｎ１、ｎ２の間に、トランスＴｒの一次巻き線と直列に接続される。スイッチング制御により、出力ノードｎ１、ｎ２の間に電流が出力されているときに、この電流を遮断するようにスイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄの何れかがオフされる。このとき、共振用コイルＬｒとスイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄの寄生容量Ｃｒとにより、オフされたスイッチング素子の寄生容量Ｃｒと共振用コイルＬｒとの間で共振が生じる。この共振の１/４周期Ｔ０は、次式（１）となる。
Figure 2016111922
トランスＴｒは、フルブリッジ型スイッチング回路３１から周期的に変化する電流を受けると、二次巻き線に同様に変化する電圧を出力する。トランスＴｒは、一次巻き線側と二次巻き線側との絶縁を確保する。整流回路３２は、トランスＴｒの出力電圧を整流し、チョークコイルＬ３１に出力する。チョークコイルＬ３１は、整流回路３２の電圧により直流の電流を流し、負荷６０に出力する。バイパスコンデンサＣ３１は、出力電圧の変動を抑える。
以下、実施の形態１から実施の形態３の制御部４０とデータテーブル５０とについて説明する。
＜実施の形態１＞
実施の形態１は、制御部４０が、負荷６０へ供給される出力電流および出力電圧を参照して最適なデットタイムＴｄ１、Ｔｄ２を決定する。デッドタイムＴｄ１、Ｔｄ２の詳細については後述する。
実施の形態１のデータテーブル５０は、負荷６０へ供給される出力電圧および出力電流と、最適なデッドタイムＴｄ１、Ｔｄ２と、が対応づけられたデータテーブルを有する。
実施の形態１の制御部４０は、ＰＦＣ回路１３のスイッチング素子Ｓ１１、Ｓ１２の制御端子に、ＰＦＣスイッチング信号を出力して、スイッチング素子Ｓ１１、Ｓ１２をオン・オフする。これにより、制御部４０は、目標のＰＦＣ出力電圧（例えば４００Ｖ）が得られるよう、且つ、交流電源Ｖｓに流出する高調波が抑制されるように、ＰＦＣ回路１３を制御する。
制御部４０は、スイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄの制御端子に、ＤＣ／ＤＣスイッチング信号を出力し、スイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄのオン・オフを制御する。これにより、負荷６０に応じた出力電圧および出力電流が得られるように、ＤＣ／ＤＣコンバータ３０が動作する。続いて、図２（ａ）−（ｈ）を参照して、ＤＣ／ＤＣコンバータ３０の制御の詳細について説明する。
図２（ａ）は、スイッチング素子Ｓａのオン・オフを示すタイムチャート、図２（ｂ）は、スイッチング素子Ｓｂのオン・オフを示すタイムチャート、図２（ｃ）は、スイッチング素子Ｓｃのオン・オフを示すタイムチャート、図２（ｄ）は、スイッチング素子Ｓｄのオン・オフを示すタイムチャート、図２（ｅ）は、スイッチング素子Ｓａの両端電圧Ｖａのタイムチャート、図２（ｆ）は、スイッチング素子Ｓｂの両端電圧Ｖｂのタイムチャート、図２（ｇ）は、スイッチング素子Ｓｃの両端電圧Ｖｃのタイムチャート、図２（ｈ）は、スイッチング素子Ｓｄの両端電圧Ｖｄのタイムチャートである。
制御部４０は、先ず、負荷６０に応じて、ＤＣ／ＤＣコンバータ３０の位相シフト制御を行う。位相シフト制御において、制御部４０は、４つのスイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄを、所定のデューティ比でスイッチング制御する。負荷６０が変化すると、制御部４０は、一対のスイッチング素子Ｓａ、Ｓｄの一方と他方とのスイッチング位相を変化させる。これにより、スイッチング素子Ｓａ、Ｓｄに電流が流れる期間Ｔｏｎ１が変化する。同様に、制御部４０は、もう一対のスイッチング素子Ｓｂ、Ｓｃの一方と他方とのスイッチング位相を変化させる。これにより、スイッチング素子Ｓｂ、Ｓｃに電流が流れる期間Ｔｏｎ２が変化する。このような制御により、負荷６０の変化に応じて、電流が流れる期間Ｔｏｎ１、Ｔｏｎ２が増減し、出力電力が変化する。
制御部４０は、さらに、ＤＣ／ＤＣコンバータ３０をＺＶＳ制御する。ＺＶＳ制御において、制御部４０は、同時にオンしない２つのスイッチング素子Ｓａ、Ｓｂの一方をオフしてから他方をオンするまでにデッドタイムＴｄ１を設ける。同様に、もう一組の同時にオンしない２つのスイッチング素子Ｓｃ、Ｓｄについても、一方をオンしてから他方をオンするまでにデッドタイムＴｄ２を設ける。
制御部４０は、デッドタイムＴｄ１、Ｔｄ２を、出力電圧検出信号と出力電流検出信号とに基づき、データテーブル５０を用いて決定する。データテーブル５０には、出力電圧と出力電流毎に最適なデッドタイムＴｄ１、Ｔｄ２の値が格納されており、制御部４０は、これを使用してＺＶＳ制御を行う。
スイッチング素子Ｓｂがオフしてからスイッチング素子ＳａがオンするまでのデッドタイムＴｄ１について説明する。最適なデッドタイムＴｄ１の値が使用されることで、デッドタイムＴｄ１の期間終端で、スイッチング素子Ｓａの両端電圧Ｖａ（ソース・ドレイン間電圧）をゼロにすることができる（図２（ｅ）を参照）。デッドタイムＴｄ１の共振波形が標準から変化していても、標準的なデッドタイムの値と異なるデッドタイムＴｄ１が使用されることで、デッドタイムＴｄ１の期間終端でスイッチング素子Ｓａの両端電圧Ｖａをゼロにできる。これにより、スイッチングロスを非常に低くすることができる。
スイッチング素子Ｓａがオフしてからスイッチング素子ＳｂがオンするまでのデッドタイムＴｄ１、および、スイッチング素子Ｓｃ、Ｓｄに関するデッドタイムＴｄ２についても同様である。
＜最適なデッドタイムＴｄ１、Ｔｄ２の説明＞
続いて、データテーブル５０に格納される最適なデッドタイムＴｄ１、Ｔｄ２について詳細に説明する。
図４は、出力に応じて変化する共振波形の第１例および第２例を示す波形図を示す。図４（ａ）は標準的な波形図、図４（ｂ）は、標準から変化した波形図である。図５は、出力に応じて変化する共振波形の第３例および第４例を示す波形図を示す。図５（ａ）は、標準的な波形図、図５（ｂ）は、標準から変化した波形図である。なお、図４と図５の波形は、デッドタイムＴｄ１、Ｔｄ２の期間終端でスイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄのオン・オフを切り換えずに、共振を継続させた場合の波形を示している。
最適なデッドタイムＴｄ１、Ｔｄ２は、回路の細部を考慮したシミュレーションから得られる共振波形、または、動作中の回路を実測して得られる共振波形に基づいて、予め決定される。回路のパラメータとしては、出力電圧および出力電流が選択される。想定される複数のパラメータに従って、シミュレーション又は実測を行うことで、想定される複数の動作状態に応じた最適なデッドタイムＴｄ１、Ｔｄ２を得ることができる。
続いて、スイッチング素子Ｓｂがオフしてからスイッチング素子ＳａがオンされるときのデッドタイムＴｄ１について説明する。なお、スイッチング素子Ｓａがオフしてからスイッチング素子ＳｂがオンされるときのデッドタイムＴｄ１、並びに、スイッチング素子Ｓｃ、Ｓｄに関するデッドタイムＴｄ２については、以下と同様なので、詳細な説明を省略する。
＜第１例＞
図４（ａ）は、ＤＣ／ＤＣコンバータ３０の出力が、出力電圧４００Ｖ、出力電流９Ａのときに、フルブリッジ型スイッチング回路３１の２つの出力ノードｎ１、ｎ２の間に発生する共振波形を示している。
このパラメータのときには、標準的な共振波形が得られると仮定して説明する。すなわち、共振用コイルＬｒのインダクタンス値と、スイッチング素子Ｓａの寄生容量Ｃｒの容量値とから得られるＬＣ共振周期の１／４において、次にオンされるスイッチング素子Ｓａの両端電圧Ｖａ（ソース・ドレイン間電圧Ｖｄｓ）がゼロになっている。
従って、このパラメータに対応する最適なデッドタイムＴｄ１は、標準的なＬＣ共振周期の１／４となり、この値が、データテーブル５０に登録される。
＜第２例＞
図４（ｂ）は、ＤＣ／ＤＣコンバータ３０の出力が、出力電圧４００Ｖ、出力電流１８Ａのときに、フルブリッジ型スイッチング回路３１の２つの出力ノードｎ１、ｎ２の間に発生する共振波形を示している。なお、図４（ａ）と図４（ｂ）のＰＦＣ出力電圧は同じものとする。
このパラメータのときには、標準と異なる共振波形が得られると仮定して説明する。すなわち、共振用コイルＬｒのインダクタンス値と、スイッチング素子Ｓａの寄生容量Ｃｒの容量値とから得られるＬＣ共振周期の１／４では、次にオンされるスイッチング素子Ｓａの両端電圧Ｖａ（ソース・ドレイン間電圧Ｖｄｓ）はゼロより低い値となり、両端電圧Ｖａがゼロとなるタイミングは、ＬＣ共振周期の１／４より早くなる。
従って、このパラメータに対応する最適なデッドタイムＴｄ１は、標準的なＬＣ共振周期の１／４よりも短い値（図４（ｂ）のＴｄ１）となり、この値が、データテーブル５０に登録される。
＜第３例＞
図５（ａ）は、ＤＣ／ＤＣコンバータ３０の出力が、出力電圧４００Ｖ、出力電流９Ａ（出力電力３．６ｋＷ）のときに、フルブリッジ型スイッチング回路３１の２つの出力ノードｎ１、ｎ２の間に発生する共振波形を示している。
このパラメータのときには、標準的な共振波形が得られると仮定して説明する。すなわち、共振用コイルＬｒのインダクタンス値と、スイッチング素子Ｓａの寄生容量Ｃｒの容量値とから得られるＬＣ共振周期の１／４で、次にオンされるスイッチング素子Ｓａの両端電圧Ｖａ（ソース・ドレイン間電圧Ｖｄｓ）はゼロになっている。
従って、このパラメータに対応する最適なデッドタイムＴｄ１は、標準的なＬＣ共振周期の１／４となり、この値が、データテーブル５０に登録される。
＜第４例＞
図５（ｂ）は、ＤＣ／ＤＣコンバータ３０の出力が、出力電圧２００Ｖ、出力電流１８Ａ（出力電力３．６ｋＷ）のときに、フルブリッジ型スイッチング回路３１の２つの出力ノードｎ１、ｎ２の間に発生する共振波形を示している。図５（ｂ）では、図５（ａ）と出力電力が同一となるパラメータが設定されている。なお、図５（ａ）と図５（ｂ）のＰＦＣ出力電圧は同じものとする。
このパラメータのときには、標準と異なる共振波形が得られると仮定して説明する。すなわち、共振用コイルＬｒのインダクタンス値と、スイッチング素子Ｓａの寄生容量Ｃｒの容量値とから得られるＬＣ共振周期の１／４では、次にオンされるスイッチング素子Ｓａの両端電圧Ｖａ（ソース・ドレイン間電圧Ｖｄｓ）はゼロより低い値となり、両端電圧Ｖａがゼロとなるタイミングは、ＬＣ共振周期の１／４より早くなる。
従って、このパラメータに対応する最適なデッドタイムＴｄ１は、標準的なＬＣ共振周期の１／４よりも短い値（図５（ｂ）のＴｄ１）となり、この値が、データテーブル５０に登録される。
なお、上記の第１例から第４例は、標準的な共振波形と、標準と異なる共振波形の一例とを示した。しかし、標準と異なる共振波形は、出力電圧および出力電流のパラメータによって種々に変形する。よって、パラメータの値を様々に変化させてシミュレーションまたは回路の実測を行い、パラメータの各値に対応する最適なデッドタイムＴｄ１、Ｔｄ２を予め求め、これらをデータテーブル５０に登録する。これにより、最適なデッドタイムＴｄ１、Ｔｄ２により、最適なＺＶＳ制御が達成され、スイッチングロスを非常に少なくすることができる。
＜実施の形態２＞
実施の形態２では、制御部４０は、出力電圧および出力電流に加えて、ＰＦＣ出力電圧も参照して、最適なデッドタイムＴｄ１、Ｔｄ２を決定する。
実施の形態２のデータテーブル５０は、ＰＦＣ出力電圧、ならびに負荷６０へ供給される出力電圧および出力電流と、最適なデッドタイムＴｄ１、Ｔｄ２と、が対応づけられたデータテーブルを有する。
実施の形態２の制御部４０は、ＰＦＣ回路１３のスイッチング素子Ｓ１１、Ｓ１２の制御端子に、ＰＦＣスイッチング信号を出力して、スイッチング素子Ｓ１１、Ｓ１２をオン・オフする。これにより、制御部４０は、目標のＰＦＣ出力電圧（例えば４００Ｖ）が得られるよう、且つ、交流電源Ｖｓに流出する高調波が抑制されるように、ＰＦＣ回路１３を制御する。
制御部４０は、ＰＦＣ出力電圧と出力電圧検出信号と出力電流検出信号とに基づき、データテーブル５０を用いて、デッドタイムＴｄ１、Ｔｄ２を決定する。また、制御部４０は、スイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄの制御端子に、ＤＣ／ＤＣスイッチング信号を出力し、スイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄのオン・オフを制御する。これにより、負荷６０に応じた出力電圧および出力電流が得られるように、ＤＣ／ＤＣコンバータ３０が動作する。
＜最適なデッドタイムＴｄ１、Ｔｄ２の説明＞
続いて、データテーブル５０に格納される最適なデッドタイムＴｄ１、Ｔｄ２について詳細に説明する。
図６は、入出力に応じて変化する共振波形の第５例および第６例を示す波形図を示す。図６（ａ）は標準的な波形図、図６（ｂ）は、標準から変化した波形図である。図７は、入出力に応じて変化する共振波形の第７例および第８例を示す波形図を示す。図７（ａ）は、標準的な波形図、図７（ｂ）は、標準から変化した波形図である。なお、図６と図７の波形は、デッドタイムＴｄ１、Ｔｄ２の期間終端でスイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄのオン・オフを切り換えずに、共振を継続させた場合の波形を示している。
最適なデッドタイムＴｄ１、Ｔｄ２は、回路の細部を考慮したシミュレーションから得られる共振波形、または、動作中の回路を実測して得られる共振波形に基づいて、予め決定される。回路のパラメータとしては、ＰＦＣ出力電圧、出力電圧および出力電流が選択される。想定される複数のパラメータに従って、シミュレーション又は実測を行うことで、想定される複数の動作状態に応じた最適なデッドタイムＴｄ１、Ｔｄ２を得ることができる。
続いて、スイッチング素子Ｓｂがオフしてからスイッチング素子ＳａがオンされるときのデッドタイムＴｄ１について説明する。なお、スイッチング素子Ｓａがオフしてからスイッチング素子ＳｂがオンされるときのデッドタイムＴｄ１、並びに、スイッチング素子Ｓｃ、Ｓｄに関するデッドタイムＴｄ２については、以下と同様なので、詳細な説明を省略する。
＜第５例＞
図６（ａ）は、ＰＦＣ出力電圧が４００Ｖ、ＤＣ／ＤＣコンバータ３０の出力電圧３００Ｖ、出力電流９Ａのときに、フルブリッジ型スイッチング回路３１の２つの出力ノードｎ１、ｎ２の間に発生する共振波形を示している。
このパラメータのときには、標準的な共振波形が得られると仮定して説明する。すなわち、共振用コイルＬｒのインダクタンス値と、スイッチング素子Ｓａの寄生容量Ｃｒの容量値とから得られるＬＣ共振周期の１／４において、次にオンされるスイッチング素子Ｓａの両端電圧Ｖａ（ソース・ドレイン間電圧Ｖｄｓ）がゼロになっている。
従って、このパラメータに対応する最適なデッドタイムＴｄ１は、標準的なＬＣ共振周期の１／４となり、この値が、データテーブル５０に登録される。
＜第６例＞
図６（ｂ）は、ＰＦＣ出力電圧が３５０Ｖ、ＤＣ／ＤＣコンバータ３０の出力電圧３００Ｖ、出力電流９Ａのときに、フルブリッジ型スイッチング回路３１の２つの出力ノードｎ１、ｎ２の間に発生する共振波形を示している。
このパラメータのときには、標準と異なる共振波形が得られると仮定して説明する。すなわち、共振用コイルＬｒのインダクタンス値と、スイッチング素子Ｓａの寄生容量Ｃｒの容量値とから得られるＬＣ共振周期の１／４では、次にオンされるスイッチング素子Ｓａの両端電圧Ｖａ（ソース・ドレイン間電圧Ｖｄｓ）はゼロより低い値となり、両端電圧Ｖａがゼロとなるタイミングは、ＬＣ共振周期の１／４より早くなる。
従って、このパラメータに対応する最適なデッドタイムＴｄ１は、標準的なＬＣ共振周期の１／４よりも短い値（図６（ｂ）のＴｄ１）となり、この値が、データテーブル５０に登録される。
＜第７例＞
図７（ａ）は、ＰＦＣ出力電圧が４００Ｖ、ＤＣ／ＤＣコンバータ３０の出力電圧３００Ｖ、出力電流９Ａのときに、フルブリッジ型スイッチング回路３１の２つの出力ノードｎ１、ｎ２の間に発生する共振波形を示している。
このパラメータのときには、標準的な共振波形が得られると仮定して説明する。すなわち、共振用コイルＬｒのインダクタンス値と、スイッチング素子Ｓａの寄生容量Ｃｒの容量値とから得られるＬＣ共振周期の１／４で、次にオンされるスイッチング素子Ｓａの両端電圧Ｖａ（ソース・ドレイン間電圧Ｖｄｓ）はゼロになっている。
従って、このパラメータに対応する最適なデッドタイムＴｄ１は、標準的なＬＣ共振周期の１／４となり、この値が、データテーブル５０に登録される。
＜第８例＞
図７（ｂ）は、ＰＦＣ出力電圧が４００Ｖ、ＤＣ／ＤＣコンバータ３０の出力電圧３５０Ｖ、出力電流９Ａのときに、フルブリッジ型スイッチング回路３１の２つの出力ノードｎ１、ｎ２の間に発生する共振波形を示している。
このパラメータのときには、標準と異なる共振波形が得られると仮定して説明する。すなわち、共振用コイルＬｒのインダクタンス値と、スイッチング素子Ｓａの寄生容量Ｃｒの容量値とから得られるＬＣ共振周期の１／４では、次にオンされるスイッチング素子Ｓａの両端電圧Ｖａ（ソース・ドレイン間電圧Ｖｄｓ）はゼロより低い値となり、両端電圧Ｖａがゼロとなるタイミングは、ＬＣ共振周期の１／４より早くなる。
従って、このパラメータに対応する最適なデッドタイムＴｄ１は、標準的なＬＣ共振周期の１／４よりも短い値（図７（ｂ）のＴｄ１）となり、この値が、データテーブル５０に登録される。
実施の形態２では、出力電圧および出力電流に加えて、ＰＦＣ出力電圧も参照して、最適なデッドタイムＴｄ１、Ｔｄ２を決定する。そのため、より正確にＤＣ／ＤＣコンバータ３０にかかる負荷が想定でき、よりスイッチングロスを大幅に抑制できるデッドタイムＴｄ１、Ｔｄ２を使用することできる。
＜実施の形態３＞
実施の形態３では、さらに、制御部４０は、ＰＦＣ出力電圧を、ＰＦＣ回路１３の入力とＤＣ／ＤＣコンバータ３０の出力に基づいて決定する。そして、制御部４０は、ＰＦＣ出力電圧、出力電圧、および出力電流に基づき、最適なデッドタイムＴｄ１、Ｔｄ２を決定する。なお、ＰＦＣ出力電圧を制御する制御部と、デッドタイムを制御する制御部とを別個に設けてもよい。
実施の形態３のデータテーブル５０は、ＰＦＣ回路１３の入力電圧および入力電流、ならびに負荷６０へ供給される出力電圧および出力電流と、目標のＰＦＣ出力電圧と、が対応づけられた第１のデータテーブルを有する。
なお、本実施の形態では、入力電圧、入力電流、出力電圧および出力電流と、目標のＰＦＣ出力電圧と、が対応づけられた場合を例示するが、例えば、入力電圧および出力電圧と、目標のＰＦＣ出力電圧と、が対応づけられたデータテーブルであってもよい。また、入力電圧、入力電流、出力電圧および出力電流のすべてを検出するのではなく、入力電圧、入力電流、出力電圧および出力電流のうち３つを検出し、残りの１つは該３つの検出結果から推定しても良い。
データテーブル５０は、さらに、ＰＦＣ出力電圧、ならびに負荷６０へ供給される出力電圧および出力電流と、最適なデッドタイムＴｄ１、Ｔｄ２と、が対応づけられた第２のデータテーブルを有する。
実施の形態３の制御部４０は、ＰＦＣ回路１３のスイッチング素子Ｓ１１、Ｓ１２の制御端子に、ＰＦＣスイッチング信号を出力して、スイッチング素子Ｓ１１、Ｓ１２をオン・オフする。これにより、制御部４０は、目標のＰＦＣ出力電圧が得られるよう、且つ、交流電源Ｖｓに流出する高調波が抑制されるように、ＰＦＣ回路１３を制御する。
制御部４０は、入力電流検出信号、入力電圧検出信号、出力電流検出信号、出力電圧検出信号に基づき、目標のＰＦＣ出力電圧を決定する。このとき、制御部４０は、データテーブル５０を用いて、目標のＰＦＣ出力電圧を得てもよい。
制御部４０は、スイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄの制御端子に、ＤＣ／ＤＣスイッチング信号を出力し、スイッチング素子Ｓａ、Ｓｂ、Ｓｃ、Ｓｄのオン・オフを制御する。これにより、負荷６０に応じた出力電圧および出力電流が得られるように、ＤＣ／ＤＣコンバータ３０が動作する。
制御部４０は、ＰＦＣ出力電圧と出力電圧検出信号と出力電流検出信号とに基づき、データテーブル５０を用いて、デッドタイムＴｄ１、Ｔｄ２を決定する。この場合、データテーブル５０には、ＰＦＣ出力電圧と出力電圧と出力電流とに最適なデッドタイムＴｄ１、Ｔｄ２の値を格納しておけばよい。
続いて、目標のＰＦＣ出力電圧の決定方法について詳細に説明する。
ＰＦＣ回路１３およびＤＣ／ＤＣコンバータ３０を有するスイッチング電源装置において、スイッチング電源装置全体の電力変換効率を良くするため、ＰＦＣ出力電圧をＰＦＣ回路１３の入力とＤＣ／ＤＣコンバータ３０の出力に基づいて決定する。具体的には、制御部４０は、入力電流検出信号、入力電圧検出信号、出力電流検出信号、出力電圧検出信号と、データテーブル５０が有する第１のデータテーブルに基づいて、最適な「目標のＰＦＣ出力電圧」を決定する。
なお、第１のデータテーブルは、基本的には、ＰＦＣ回路１３の入力およびＤＣ／ＤＣコンバータ３０の出力がともに大きくなるほど、目標のＰＦＣ出力電圧が大きくなるようなテーブルである。
そして、制御部４０は、決定した目標のＰＦＣ出力電圧が得られるよう、ＰＦＣ回路１３を制御する一方、ＰＦＣ出力電圧と出力電圧検出信号と出力電流検出信号とに基づき、データテーブル５０を用いて、デッドタイムＴｄ１、Ｔｄ２を決定する。デッドタイムＴｄ１、Ｔｄ２の決定方法については、実施の形態２と同様であるため、省略する。
実施の形態３では、ＰＦＣ回路１３の入力およびＤＣ／ＤＣコンバータ３０の出力に基づいてＰＦＣ出力電圧を動的に変更する。これにより、スイッチング電源装置全体の電力変換効率を良くすることができる。
さらに、実施の形態３では、ＰＦＣ出力電圧と出力電圧検出信号と出力電流検出信号とに基づき、デッドタイムＴｄ１、Ｔｄ２を決定するため、ＰＦＣ出力電圧の変更に伴い、デッドタイムＴｄ１、Ｔｄ２も動的に変更することが可能となる。これにより、スイッチング電源装置全体の電力変換効率の向上とスイッチングロスの抑制を実現でき、高い電力変換効率を実現できる。
以上のように、実施の形態のスイッチング電源装置によれば、位相シフト・フルブリッジ方式のＤＣ／ＤＣコンバータにおいて、ＺＶＳ制御により得られる共振波形が標準的な波形と異なる場合でも、標準的な値と異ならせたデッドタイムＴｄ１、Ｔｄ２を使用することで、スイッチングロスを大幅に抑制し、高い電力変換効率を実現できる。さらに、実施の形態のスイッチング電源装置によれば、先行技術文献１のように、可飽和チョークコイルを用いていないので、大型化を抑制した上で、高い電力変換効率を実現できる。
以上、本発明の各実施の形態について説明した。
なお、上記実施の形態では、スイッチング電源装置として、ＤＣ／ＤＣコンバータ３０の前段にＡＣ／ＤＣコンバータ１０を有する構成を示したが、ＡＣ／ＤＣコンバータ１０を有さないスイッチング電源装置としてもよい。この場合、実施の形態の説明において、ＰＦＣ出力電圧を、ＤＣ／ＤＣコンバータ３０の入力直流電圧と置き換えれば、実施の形態と同様の作用が得られる。
また、上記実施の形態では、データテーブルを用いて最適なデッドタイムを決定する構成を示しているが、計算式を用いてデットタイムを決定してもよい。
その他、実施の形態で具体的に説明した細部は、発明の趣旨を逸脱しない範囲で適宜変更可能である。
本発明は、位相シフト・フルブリッジ方式のＤＣ／ＤＣコンバータを有するスイッチング電源装置に利用できる。
１０ ＡＣ／ＤＣコンバータ
１１ 整流回路
１３ ＰＦＣ回路
１４ 入力電圧検出部
１５ 入力電流検出部
２２ ＰＦＣ出力電圧検出部
３０ ＤＣ／ＤＣコンバータ
３１ フルブリッジ型スイッチング回路
３２ 整流回路
３４ 出力電流検出部
３５ 出力電圧検出部
４０ 制御部
５０ データテーブル
６０ 負荷
Ｌ１１、Ｌ１２ チョークコイル
Ｓ１１、Ｓ１２ スイッチング素子
Ｃ１０、Ｃ２１ 平滑コンデンサ
Ｓａ、Ｓｂ、Ｓｃ、Ｓｄ スイッチング素子
Ｌｒ 共振用コイル
Ｔｒ トランス
Ｌ３１ チョークコイル
Ｃ３１ バイパスコンデンサ

Claims (6)

  1. 交流電源から入力される入力電力を電力変換し負荷へ供給するスイッチング電源装置であって、
    力率改善回路と、
    前記力率改善回路より後段に設けられ、フルブリッジ型スイッチング回路を有する位相シフト・フルブリッジ方式のＤＣ／ＤＣコンバータと、
    前記力率改善回路から前記ＤＣ／ＤＣコンバータへ入力されるＰＦＣ出力電圧、前記負荷へ供給される出力電流および前記負荷へ供給される出力電圧に基づき、前記フルブリッジ型スイッチング回路のデッドタイムを動的に変更する制御部と、
    を備え、
    前記制御部は、変更された前記デッドタイムを適用して、前記フルブリッジ型スイッチング回路のスイッチング制御を行う、
    スイッチング電源装置。
  2. 前記力率改善回路は、前記制御部によりスイッチング制御されるスイッチング素子を有するアクティブ型の力率改善回路であり、
    前記制御部は、前記ＰＦＣ出力電圧が、前記交流電源から入力される入力電流、前記交流電源から入力される入力電圧、前記出力電流、および前記出力電圧に基づき決定された目標電圧になるように前記力率改善回路の前記スイッチング素子を制御し、且つ、前記ＰＦＣ出力電圧、前記出力電流および前記出力電圧に基づいて、前記デッドタイムを動的に変更する、
    請求項１記載のスイッチング電源装置。
  3. 前記ＰＦＣ出力電圧、前記出力電流および前記出力電圧と、前記デッドタイムと、が対応づけられたデータテーブルを有し、
    前記データテーブルに登録されたデータには、前記デッドタイムを、前記フルブリッジ型スイッチング回路に発生する共振の１／４周期としたときよりも、電力変換効率が向上する前記デッドタイムの値が含まれ、
    前記制御部は、前記データテーブルに基づいて、前記デッドタイムを動的に変化させる、
    請求項１又は２に記載のスイッチング電源装置。
  4. 交流電源から入力される入力電力を電力変換し負荷へ供給するスイッチング電源装置であって、
    力率改善回路と、
    前記力率改善回路より後段に設けられ、フルブリッジ型スイッチング回路を有する位相シフト・フルブリッジ方式のＤＣ／ＤＣコンバータと、
    前記負荷へ供給される出力電流および前記負荷へ供給される出力電圧に基づき、前記フルブリッジ型スイッチング回路のデッドタイムを動的に変更する制御部と、
    を備え、
    前記制御部は、変更された前記デッドタイムを適用して、前記フルブリッジ型スイッチング回路のスイッチング制御を行う、
    スイッチング電源装置。
  5. 前記出力電流および前記出力電圧と、前記デッドタイムと、が対応づけられたデータテーブルを有し、
    前記データテーブルに登録されたデータには、前記デッドタイムを、前記フルブリッジ型スイッチング回路に発生する共振の１／４周期としたときよりも、電力変換効率が向上する前記デッドタイムの値が含まれ、
    前記制御部は、前記データテーブルに基づいて、前記デッドタイムを動的に変更する、
    請求項４記載のスイッチング電源装置。
  6. 入力電力を電力変換し負荷へ供給するスイッチング電源装置であって、
    フルブリッジ型スイッチング回路を有する位相シフト・フルブリッジ方式のＤＣ／ＤＣコンバータと、
    前記負荷へ供給される出力電流および前記負荷へ供給される出力電圧に基づき、前記フルブリッジ型スイッチング回路のデッドタイムを動的に変更する制御部と、
    を備え、
    前記制御部は、変更された前記デッドタイムを適用して、前記フルブリッジ型スイッチング回路のスイッチング制御を行う、
    スイッチング電源装置。
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