JP2018082527A

JP2018082527A - スイッチング電源装置

Info

Publication number: JP2018082527A
Application number: JP2016221924A
Authority: JP
Inventors: 博志大友; Hiroshi Otomo
Original assignee: Yazaki Corp
Current assignee: Yazaki Corp
Priority date: 2016-11-14
Filing date: 2016-11-14
Publication date: 2018-05-24
Anticipated expiration: 2036-11-14
Also published as: JP6822824B2

Abstract

【課題】出力におけるサージ成分を適正に抑制することができるスイッチング電源装置を提供する。【解決手段】スイッチング電源装置１は、ＦＥＴＱ５、Ｑ６の寄生ダイオードＤ５、Ｄ６から出力されるサージ電力をスナバコンデンサＣ８に蓄電することで、出力におけるサージ成分を抑制するスナバ回路２３を備え、直流電源１１からスイッチング回路１２に供給される直流電力の変動に伴って変化する基準電圧と、スナバコンデンサＣ８の実電圧とに基づいて、スナバコンデンサＣ８に蓄電された電力を負荷２４に供給する。【選択図】図１

Description

本発明は、スイッチング電源装置に関する。

従来、スイッチング電源装置は、例えば、直流電源の電圧を変換する絶縁型のＤＣＤＣコンバータがある。スイッチング電源装置は、例えば、直流電源から供給される直流電力を交流電力に変換し当該交流電力をトランスにより降圧する。そして、スイッチング電源装置は、降圧した交流電力を整流回路により整流して直流電力を生成し当該直流電力を平滑して負荷に供給する。この場合、スイッチング電源装置は、整流回路の整流素子による逆回復時間を起因とするサージ電力が発生することがある。スイッチング電源装置は、例えば、スナバ回路を設けることにより出力におけるサージ成分を抑制している（例えば、特許文献１）。

特開２０１５−７０７１６号公報

ところで、スナバ回路は、例えば、サージ電力をコンデンサに蓄電することにより出力におけるサージ成分を抑制する。スナバ回路は、例えば、コンデンサにサージ電力が蓄電されている場合、スイッチング素子がオンされ当該サージ電力を負荷に供給する。また、スナバ回路は、コンデンサにサージ電力が蓄電されていない場合、スイッチング素子がオフされる。しかしながら、スナバ回路は、サージ電力のサージ量によってはスイッチング素子がオンとオフとを繰り返し、間欠的に動作してノイズを発生することがあり、この点で改善の余地がある。

そこで、本発明は、上記に鑑みてなされたものであって、出力におけるサージ成分を適正に抑制することができるスイッチング電源装置を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明に係るスイッチング電源装置は、直流電源から供給される直流電力を交流電力に変換するスイッチング回路と、前記スイッチング回路により変換された前記交流電力の電圧を変圧する変圧回路と、前記変圧回路により変圧された前記交流電力を整流する複数の整流素子を有する整流回路と、電力を蓄電する蓄電素子を有し、前記複数の整流素子の逆回復時間に起因し当該複数の整流素子から出力されるサージ電力を前記蓄電素子に蓄電することで、出力におけるサージ成分を抑制するスナバ回路と、前記直流電源から前記スイッチング回路に供給される前記直流電力の変動に伴って変化する基準電圧と、前記蓄電素子に印加される実電圧とに基づいて、前記蓄電素子に蓄電された電力を負荷に供給する制御部と、を備えることを特徴とする。

また、上記スイッチング電源装置において、前記制御部は、前記直流電源から前記スイッチング回路に供給される前記直流電力の電圧と前記変圧回路の変圧比とに基づき、前記直流電源から前記スイッチング回路に供給される前記直流電力が相対的に大きい場合、前記基準電圧を相対的に高くし、前記直流電源から前記スイッチング回路に供給される前記直流電力が相対的に小さい場合、前記基準電圧を相対的に低くし、前記実電圧が前記基準電圧以上の場合、前記蓄電素子から前記負荷に前記電力を供給し、前記実電圧が前記基準電圧未満の場合、前記蓄電素子から前記負荷に前記電力を供給しないことが好ましい。

また、上記スイッチング電源装置において、前記スナバ回路は、前記蓄電素子に並列に接続される抵抗を備え、前記制御部は、前記基準電圧が所定値以下の場合、前記蓄電素子に蓄電された前記電力を前記抵抗に消費させることが好ましい。

本発明に係るスイッチング電源装置は、直流電源からスイッチング回路に供給される直流電力の変動に伴って変化する基準電圧と、スナバ回路の蓄電素子に印加される実電圧とに基づいて、当該蓄電素子に蓄電された電力を負荷に供給するように制御する。これにより、スイッチング電源装置は、直流電源からスイッチング回路に供給される直流電力が小さい場合に基準電圧を低くすることができるので、当該直流電力が小さくサージ電力が少ない場合でも、サージ電力を途切れることなく負荷に供給することができる。このように、スイッチング電源装置は、スナバ回路の間欠動作を抑制することができるのでスナバ回路から発生するノイズを抑制することができ、出力におけるサージ成分を適正に抑制することができる。

図１は、実施形態に係るスイッチング電源装置の構成例を示す回路図である。図２は、実施形態に係るスイッチング電源装置の動作例を示すフローチャートである。

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成は適宜組み合わせることが可能である。また、本発明の要旨を逸脱しない範囲で構成の種々の省略、置換又は変更を行うことができる。

〔実施形態〕
実施形態に係るスイッチング電源装置１について説明する。スイッチング電源装置１は、例えば、図１に示すように、直流電源１１の電圧を変換する絶縁型のＤＣＤＣコンバータである。スイッチング電源装置１は、例えば、車両に搭載され、直流電力を交流電力に変換し当該交流電力をトランス１３により降圧する。そして、スイッチング電源装置１は、降圧された交流電力を整流回路２１により整流して直流電力を生成し当該直流電力を平滑して負荷（例えばバッテリ）２４に供給する。この場合、スイッチング電源装置１は、整流回路２１の整流素子による逆回復時間を起因とするサージ電力が発生する場合がある。この場合、実施形態に係るスイッチング電源装置１は、スナバ回路２３により出力におけるサージ成分を適正に抑制する。以下、スイッチング電源装置１について詳細に説明する。

スイッチング電源装置１は、直流電源１１と、スイッチング回路１２と、変圧回路としてのトランス１３と、共振用インダクタ１４と、整流回路２１と、平滑回路２２Ａと、スナバ回路２３と、負荷２４と、制御部３０とを備える。直流電源１１は、直流電力を供給する電源である。直流電源１１は、スイッチング回路１２に接続され、当該スイッチング回路１２を介して負荷２４に直流電力を供給する。

スイッチング回路１２は、直流電力を交流電力に変換する回路である。スイッチング回路１２は、第１〜第４のスイッチング素子から構成されたフルブリッジ回路である。例えば、スイッチング回路１２は、第１スイッチング素子としてのＦＥＴ（Ｆｉｅｌｄ-ｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ；電界効果トランジスタ）Ｑ１と、第２スイッチング素子としてのＦＥＴＱ２と、第３スイッチング素子としてのＦＥＴＱ３と、第４スイッチング素子としてのＦＥＴＱ４とから構成される。ＦＥＴＱ１、Ｑ２、Ｑ３、Ｑ４は、例えば、Ｎチャネル型のＭＯＳ（Ｍｅｔａｌ-Ｏｘｉｄｅ-Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴである。ＦＥＴＱ１〜Ｑ４は、寄生容量及び寄生ダイオード（ボディダイオード）を有している。例えば、ＦＥＴＱ１は、寄生容量Ｃ１及び寄生ダイオードＤ１を有し、ＦＥＴＱ２は、寄生容量Ｃ２及び寄生ダイオードＤ２を有し、ＦＥＴＱ３は、寄生容量Ｃ３及び寄生ダイオードＤ３を有し、ＦＥＴＱ４は、寄生容量Ｃ４及び寄生ダイオードＤ４を有している。

スイッチング回路１２は、第１直列回路（進みｌｅｇ）１２ａと、第２直列回路（遅れｌｅｇ）１２ｂとを備える。第１直列回路１２ａは、ＦＥＴＱ１と、当該ＦＥＴＱ１のソース端子にドレイン端子が直列接続されるＦＥＴＱ２とを有する。第１直列回路１２ａは、ＦＥＴＱ１のドレイン端子が直流電源１１の正極に接続され、ＦＥＴＱ２のソース端子が直流電源１１の負極に接続されることで、直流電源１１の正極と負極との間に並列接続される。第２直列回路１２ｂは、ＦＥＴＱ３と、当該ＦＥＴＱ３のソース端子にドレイン端子が直列接続されるＦＥＴＱ４とを有する。第２直列回路１２ｂは、ＦＥＴＱ３のドレイン端子が直流電源１１の正極に接続され、ＦＥＴＱ４のソース端子が直流電源１１の負極に接続されることで、直流電源１１の正極と負極との間に並列接続される。さらに、第２直列回路１２ｂは、ＦＥＴＱ３のドレイン端子がＦＥＴＱ１のドレイン端子に接続され、ＦＥＴＱ４のソース端子がＦＥＴＱ２のソース端子に接続されることで、第１直列回路１２ａに並列接続される。ＦＥＴＱ１〜Ｑ４は、交流電流が流れる方向とは逆方向に寄生ダイオードＤ１〜Ｄ４がそれぞれ配置される。スイッチング回路１２は、直流電源１１から供給される直流電力をＦＥＴＱ１〜Ｑ４により交流電力に変換し当該交流電力をトランス１３の１次巻線１３Ａに供給する。

１次巻線１３Ａは、２次巻線１３Ｂと共にトランス１３を構成し、交流電力の電圧を変圧するインダクタである。１次巻線１３Ａは、一端１３０がＦＥＴＱ１のソース端子とＦＥＴＱ２のドレイン端子との接続線に接続され、他端１３１がＦＥＴＱ３のソース端子とＦＥＴＱ４のドレイン端子との接続線に接続される。

共振用インダクタ１４は、ＦＥＴＱ３の寄生容量Ｃ３及びＦＥＴＱ４の寄生容量Ｃ４と共に共振回路を構成するインダクタである。共振用インダクタ１４は、例えば、１次巻線１３Ａにおいて変圧作用に寄与しない漏れインダクタである。なお、共振用インダクタ１４は、漏れインダクタの代わりに１次巻線１３Ａとは別に設けた追加インダクタとしてもよい。

２次巻線１３Ｂは、１次巻線１３Ａに磁気結合され当該１次巻線１３Ａと共にトランス１３を構成する。２次巻線１３Ｂは、２次巻線部１３ａと、２次巻線部１３ｂとを備え、２次巻線部１３ａの一端１３２と２次巻線部１３ｂの一端１３４とがセンタタップＣＴでお互いに接続される。トランス１３の降圧の度合は、１次巻線１３Ａと２次巻線１３Ｂ（２次巻線部１３ａ、１３ｂ）との巻数比（変圧比）に応じて定められる。センタタップＣＴは、平滑回路２２Ａの平滑用インダクタ２２ａを介して負荷２４の正極に接続される。２次巻線１３Ｂは、２次巻線部１３ａの他端１３３が後述するＦＥＴＱ５（整流素子）を介して負荷２４の負極に接続され、２次巻線部１３ｂの他端１３５が後述するＦＥＴＱ６（整流素子）を介して負荷２４の負極に接続される。

整流回路２１は、交流電力を整流して直流電力を生成する回路である。整流回路２１は、ＦＥＴＱ５と、ＦＥＴＱ６とを備える。ＦＥＴＱ５は、寄生容量Ｃ５及び寄生ダイオードＤ５を有し、ＦＥＴＱ６は、寄生容量Ｃ６及び寄生ダイオードＤ６を有している。ＦＥＴＱ５は、ドレイン端子が２次巻線部１３ａの他端１３３に接続され、ソース端子が負荷２４の負極に接続される。ＦＥＴＱ６は、ドレイン端子が２次巻線部１３ｂの他端１３５に接続され、ソース端子が負荷２４の負極に接続される。ＦＥＴＱ５、Ｑ６は、交流電流が流れる方向とは逆方向に寄生ダイオードＤ５、Ｄ６が配置される。整流回路２１は、ＦＥＴＱ５、Ｑ６がオン・オフ制御されることにより、２次巻線１３Ｂから負荷２４に供給される交流電力を整流して直流電力を生成し当該直流電力を平滑回路２２Ａを介して負荷２４に供給する。

平滑回路２２Ａは、直流電力を平滑する回路である。平滑回路２２Ａは、平滑用インダクタ２２ａと、平滑用コンデンサ２２ｂとを備える。平滑用インダクタ２２ａは、一端２２０がセンタタップＣＴに接続され他端２２１が負荷２４の正極に接続される。平滑用コンデンサ２２ｂは、一端２２２が負荷２４の負極に接続され、他端２２３が負荷２４の正極に接続される。平滑回路２２Ａは、整流回路２１により整流された直流電力（脈流電力）を平滑し、平滑した直流電力を負荷２４に供給する。

スナバ回路２３は、電力のサージ成分を抑制する回路である。スナバ回路２３は、蓄電素子としてのスナバコンデンサＣ８と、ダイオードＤ７、Ｄ８、Ｄ９と、ＦＥＴＱ７と、平滑用インダクタ２２ｃと、抵抗Ｒとを備える。本実施形態では、スナバ回路２３は、ＦＥＴＱ５、Ｑ６の寄生ダイオードＤ５、Ｄ６の逆回復時間に起因し当該寄生ダイオードＤ５、Ｄ６から出力されるサージ電力をスナバコンデンサＣ８に蓄電することで、出力におけるサージ成分を抑制する。スナバコンデンサＣ８は、電力を蓄電するコンデンサであり、ダイオードＤ７を介してＦＥＴＱ５に並列に接続される。具体的には、スナバコンデンサＣ８の一端とダイオードＤ７のカソード端子とが直列に接続され、ダイオードＤ７のアノード端子がＦＥＴＱ５のドレイン端子に接続され、スナバコンデンサＣ８の他端がＦＥＴＱ５のソース端子に接続される。同様に、スナバコンデンサＣ８は、ダイオードＤ８を介してＦＥＴＱ６に並列に接続される。具体的には、スナバコンデンサＣ８の一端とダイオードＤ８のカソード端子とが直列に接続され、ダイオードＤ８のアノード端子がＦＥＴＱ６のドレイン端子に接続され、スナバコンデンサＣ８の他端がＦＥＴＱ６のソース端子に接続される。

ＦＥＴＱ７は、スナバコンデンサＣ８に蓄電されたサージ電力を負荷２４に供給するように切り替えるスイッチング素子である。ＦＥＴＱ７は、スナバコンデンサＣ８と負荷２４の正極との間に配置される。例えば、ＦＥＴＱ７は、ドレイン端子がスナバコンデンサＣ８の一端に接続され、ソース端子が平滑用インダクタ２２ｃを介して負荷２４の正極に接続される。ＦＥＴＱ７は、スナバコンデンサＣ８にサージ電力が蓄電されている場合、後述するパルス制御部３３によりオンされる。これにより、ＦＥＴＱ７は、スナバコンデンサＣ８に蓄電されたサージ電力を負荷２４に供給することができる。また、ＦＥＴＱ７は、スナバコンデンサＣ８にサージ電力が蓄電されていない場合、パルス制御部３３によりオフされる。これにより、ＦＥＴＱ７は、直流電源１１から供給される直流電力を、インピーダンスの高いスナバ回路２３を経由せずに負荷２４に供給することができる。従って、直流電源１１から供給される直流電力の損失を低減することができる。

平滑用インダクタ２２ｃは、平滑用コンデンサ２２ｂと共に平滑回路２２Ｂを構成する。平滑用インダクタ２２ｃは、一端がＦＥＴＱ７のソース端子に接続され、他端が平滑用コンデンサ２２ｂを介して負荷２４の正極に接続される。平滑回路２２Ｂは、スナバコンデンサＣ８から供給されるサージ電力を平滑して負荷２４に供給する。

抵抗Ｒは、電力を消費する素子である。抵抗Ｒは、スナバコンデンサＣ８に並列に接続される。また、抵抗Ｒは、ダイオードＤ９を介して平滑用インダクタ２２ｃに接続される。抵抗Ｒは、スナバコンデンサＣ８に蓄電された微弱なサージ電力を消費する。

制御部３０は、スイッチング回路１２、整流回路２１、及び、スナバ回路２３を制御する回路である。制御部３０は、ＣＰＵ、記憶部を構成するＲＯＭ、ＲＡＭ及びインターフェースを含む周知のマイクロコンピュータを主体とする電子回路を含んで構成される。制御部３０は、スイッチング回路１２のＦＥＴＱ１〜Ｑ４のゲート端子に電圧を印加してオン・オフ制御し直流電力を交流電力に変換するように制御する。また、制御部３０は、整流回路２１のＦＥＴＱ５、Ｑ６のゲート端子に電圧を印加してオン・オフ制御し交流電力を整流するように制御する。

ここで、スイッチング電源装置１は、整流回路２１のＦＥＴＱ５、Ｑ６がオンからオフに切り替わるときに、整流回路２１のＦＥＴＱ５、Ｑ６の寄生ダイオードＤ５、Ｄ６に蓄積されたキャリアによって逆方向に電流が流れる逆回復時間が発生する。このとき、スイッチング電源装置１は、トランス１３の２次巻線部１３ａの他端１３３と２次巻線部１３ｂの他端１３５との間にサージ電力の電圧（サージ電圧）が生じる。つまり、サージ電力は、整流回路２１のＦＥＴＱ５、Ｑ６がオンからオフに切り替わるタイミングで、寄生ダイオードＤ５、Ｄ６に蓄積されたキャリアによって供給される電力であって定常電力を超える大きな電力である。このため、制御部３０は、スナバ回路２３を制御し出力におけるサージ成分を抑制する。例えば、制御部３０は、機能概念的に、入力電圧検出部３１と、コンデンサ電圧検出部３２と、パルス制御部３３とを備える。

入力電圧検出部３１は、電圧を検出する回路である。入力電圧検出部３１は、スイッチング回路１２の入力側に接続され、直流電源１１からスイッチング回路１２に供給される直流電力の入力電圧を検出する。入力電圧検出部３１は、さらに、パルス制御部３３に接続され、検出した入力電圧をパルス制御部３３に出力する。

コンデンサ電圧検出部３２は、電圧を検出する回路である。コンデンサ電圧検出部３２は、例えば、スナバコンデンサＣ８の正極側に接続され、スナバコンデンサＣ８に印加される実電圧を検出する。コンデンサ電圧検出部３２は、パルス制御部３３に接続され、検出したスナバコンデンサＣ８の実電圧をパルス制御部３３に出力する。

パルス制御部３３は、入力電圧検出部３１により検出された入力電圧とコンデンサ電圧検出部３２により検出されたスナバコンデンサＣ８の実電圧とに基づいて、スナバ回路２３のＦＥＴＱ７を制御する回路である。パルス制御部３３は、入力電圧検出部３１により検出された入力電圧の変動に伴って変化する基準電圧を求める。例えば、パルス制御部３３は、トランス１３の巻数比が１０対１対１の場合、つまり、１次巻線１３Ａと２次巻線部１３ａと２次巻線部１３ｂとの巻数比が１０対１対１の場合、基準電圧を以下の数式（１）により求める。数式（１）のαは、スナバコンデンサＣ８の等価直列抵抗や寄生素子等を考慮した値であり、適宜変動する値である。
基準電圧＝入力電圧÷巻数比×２＋α ・・・（１）

例えば、トランス１３の巻数比が１０対１対１の場合、数式（１）により、入力電圧が２００Ｖのときには基準電圧が４０＋αＶと求められ、入力電圧が３００Ｖのときには基準電圧が６０＋αＶと求められる。このように、パルス制御部３３は、入力電圧が相対的に大きい場合、基準電圧を相対的に高くし、入力電圧が相対的に小さい場合、基準電圧を相対的に低くする。

パルス制御部３３は、基準電圧とスナバコンデンサＣ８の実電圧とに基づいて、スナバコンデンサＣ８に蓄電されたサージ電力を負荷２４に供給するようにフィードバック制御（例えばＰＩＤ制御）する。例えば、パルス制御部３３は、基準電圧とスナバコンデンサＣ８の実電圧とを比較し、スナバコンデンサＣ８の実電圧が基準電圧以上の場合、スナバコンデンサＣ８にサージ電力が蓄電されているのでＦＥＴＱ７をオンにし、スナバコンデンサＣ８に蓄電されたサージ電力を平滑回路２２Ｂを介して負荷２４に供給する。また、パルス制御部３３は、スナバコンデンサＣ８の実電圧が基準電圧未満の場合、スナバコンデンサＣ８にサージ電力が蓄電されていないのでＦＥＴＱ７をオフにする。パルス制御部３３は、入力電圧の変動に応じて基準電圧を求めるので、入力電圧が低くサージ電力が少ない場合でも、スナバコンデンサＣ８の実電圧が基準電圧以下になることを抑制することが可能となり、サージ電力を途切れることなく負荷２４に供給することができる。

なお、パルス制御部３３は、直流電源１１から供給される入力電圧がほぼゼロになった場合に微弱なサージ電力が発生する。この場合、パルス制御部３３は、基準電圧もほぼゼロになり、微弱なサージ電力によりスナバコンデンサＣ８が蓄電と放電とを繰り返して間欠的に動作する可能性がある。このため、パルス制御部３３は、基準電圧が所定値（例えば、ゼロ）以下の場合、スナバ回路２３のＦＥＴＱ７をオフにして微弱なサージ電力を抵抗Ｒに消費させる（ＲＣＤスナバ）。パルス制御部３３は、抵抗Ｒによりサージ電力を消費させても、サージ電力が０Ａに近い値であるので直流電力の変換効率への影響は限られる。

次に、スイッチング電源装置１の動作例について説明する。スイッチング電源装置１の制御部３０は、スイッチング回路１２のＦＥＴＱ１〜Ｑ４、及び、整流回路２１のＦＥＴＱ５、Ｑ６を制御する。例えば、制御部３０は、ＦＥＴＱ１、Ｑ４をオンに設定しＦＥＴＱ２、Ｑ３をオフに設定してトランス１３の１次巻線１３Ａの一端１３０から他端１３１に向けて電流を流す。また、制御部３０は、ＦＥＴＱ１、Ｑ４をオフに設定しＦＥＴＱ２、Ｑ３をオンに設定してトランス１３の１次巻線１３Ａの他端１３１から一端１３０に向けて電流を流す。制御部３０は、これらの制御を繰り返すことにより、直流電源１１から供給される直流電力を交流電力に変換し当該交流電力をトランス１３の１次巻線１３Ａに供給する。トランス１３は、１次巻線１３Ａに交流電力が供給されると、電磁誘導によりトランス１３の２次巻線１３Ｂに誘導起電力が発生する。トランス１３は、１次巻線１３Ａと２次巻線１３Ｂとの巻数比に応じて交流電力を降圧する。そして、整流回路２１は、トランス１３により降圧された交流電力を直流電力に整流する。このとき、制御部３０は、整流回路２１の寄生ダイオードＤ５、Ｄ６に順方向電圧が印加される期間に同期してＦＥＴＱ５、Ｑ６をオンに設定する。平滑回路２２Ａは、整流回路２１により整流された直流電力を平滑し負荷２４に供給する。ここで、スイッチング電源装置１は、入力電圧とトランス１３の巻数比とに基づいて求められる基準電圧とスナバコンデンサＣ８の実電圧とを比較し、スナバコンデンサＣ８の実電圧が基準電圧以上の場合にはスナバ回路２３のＦＥＴＱ７をオンにし、スナバコンデンサＣ８の実電圧が基準電圧未満の場合にはスナバ回路２３のＦＥＴＱ７をオフにする。

次に、図２に示すフローチャートを参照し、スナバ回路２３の具体的な制御例について説明する。制御部３０の入力電圧検出部３１は、直流電源１１からスイッチング回路１２に供給される直流電力の入力電圧を検出し、検出した入力電圧をパルス制御部３３に出力する（ステップＳ１）。次に、パルス制御部３３は、入力電圧が変化したか否かを判定する（ステップＳ２）。例えば、パルス制御部３３は、入力電圧検出部３１から出力された今回の入力電圧と前回の入力電圧とを比較し、今回の入力電圧が前回の入力電圧と異なる場合、入力電圧が変化したと判定する。パルス制御部３３は、入力電圧が変化した場合（ステップＳ２；Ｙｅｓ）、基準電圧を変更する（ステップＳ３）。例えば、パルス制御部３３は、上述の数式（１）により基準電圧を求め、求めた基準電圧に変更する。次に、パルス制御部３３は、スナバコンデンサＣ８の実電圧が基準電圧以上であるか否かを判定する（ステップＳ４）。パルス制御部３３は、スナバコンデンサＣ８の実電圧が基準電圧以上である場合（ステップＳ４；Ｙｅｓ）、スナバ回路２３のＦＥＴＱ７をオンにする（ステップＳ５）。これにより、パルス制御部３３は、スナバコンデンサＣ８に蓄電されたサージ電力を平滑回路２２Ｂを介して負荷２４に供給することができる。次に、パルス制御部３３は、直流電力の変換処理が終了か否かを判定する（ステップＳ６）。例えば、パルス制御部３３は、外部の制御装置から停止信号を受信した場合（ステップＳ６；Ｙｅｓ）、直流電力の変換処理を終了する。

なお、上述のステップＳ２で、パルス制御部３３は、入力電圧が変化していない場合（ステップＳ２；Ｎｏ）、基準電圧を変更しない。また、上述のステップＳ４で、パルス制御部３３は、スナバコンデンサＣ８の実電圧が基準電圧未満である場合（ステップＳ４；Ｎｏ）、スナバコンデンサＣ８にサージ電力が蓄電されていないのでスナバ回路２３のＦＥＴＱ７をオフする（ステップＳ７）。これにより、パルス制御部３３は、直流電源１１から供給される直流電力を、インピーダンスの高いスナバ回路２３を経由せずに負荷２４に供給することができる。パルス制御部３３は、スナバ回路２３のＦＥＴＱ７をオフにした後、上述のステップＳ６に移行し、直流電力の変換処理が終了か否かを判定する。

以上のように、実施形態に係るスイッチング電源装置１は、直流電源１１からスイッチング回路１２に供給される直流電力の変動に伴って変化する基準電圧と、スナバコンデンサＣ８の実電圧とに基づいて、スナバコンデンサＣ８に蓄電された電力を負荷２４に供給する。ここで、比較例に係るスイッチング電源装置は、固定された一つの基準電圧に基づいて、スナバコンデンサに蓄電されたサージ電力を負荷に供給するように制御する。このため、比較例に係るスイッチング電源装置は、直流電力が小さくサージ電力が少ない場合、スナバコンデンサの実電圧が基準電圧未満になる傾向がある。これにより、比較例に係るスイッチング電源装置は、スナバコンデンサの電圧が基準電圧未満である場合にはサージ電力を蓄電し、スナバコンデンサの電圧が基準電圧以上である場合にはサージ電力を放電し、サージ電力の蓄電と放電とを繰り返す傾向がある。つまり、比較例に係るスイッチング電源装置は、スナバ回路のＦＥＴがオンとオフとを繰り返す。これにより、比較例に係るスイッチング電源装置は、スナバ回路が間欠的に動作するのでスナバ回路からノイズが発生し、出力におけるサージ成分を適正に抑制することが困難であった。スナバ回路は、間欠動作の周期が２０ｋＨｚ以下になると人間の可聴帯域になるのでノイズの煩わしさが顕著になる。

これに対して、実施形態に係るスイッチング電源装置１は、直流電力の変動に伴って基準電圧が変化するので、直流電力が小さい場合には基準電圧を低くすることができる。従って、スイッチング電源装置１は、直流電力が小さくサージ電力が少ない場合でも、スナバコンデンサＣ８の実電圧が基準電圧以下になることを抑制できる。これにより、スイッチング電源装置１は、サージ電力が発生している場合、当該サージ電力を途切れることなく負荷２４に供給することができる。このように、スイッチング電源装置１は、スナバ回路２３のＦＥＴＱ７がオンとオフとを繰り返すスナバ回路２３の間欠動作を抑制することができるので、スナバ回路２３から発生するノイズを抑制することができる。従って、スイッチング電源装置１は、スナバ回路２３により出力におけるサージ成分を適正に抑制することができる。また、スイッチング電源装置１は、サージ成分を抑制できるので、整流回路２１のＦＥＴＱ５、Ｑ６の耐電圧を低くすることができる。これにより、スイッチング電源装置１は、ＦＥＴＱ５、Ｑ６のオン抵抗を下げることができるので、直流電力の変換効率を向上させることが可能となりサージ電力を効率よく回生できる。また、スイッチング電源装置１は、サージ成分を抑制する場合、複雑な演算を必要としないので演算処理時間を短縮することができる。

また、スイッチング電源装置１において、パルス制御部３３は、直流電源１１からスイッチング回路１２に供給される直流電力が相対的に大きい場合、基準電圧を相対的に高くし、直流電源１１からスイッチング回路１２に供給される直流電力が相対的に小さい場合、基準電圧を相対的に低くする。そして、パルス制御部３３は、スナバコンデンサＣ８の実電圧が基準電圧以上の場合、スナバコンデンサＣ８から負荷２４に電力を供給し、スナバコンデンサＣ８の実電圧が基準電圧未満の場合、スナバコンデンサＣ８から負荷２４に電力を供給しない。これにより、スイッチング電源装置１は、直流電力が小さくサージ電力が少ない場合でも、スナバコンデンサＣ８の実電圧が基準電圧以下になることを抑制できる。また、スイッチング電源装置１は、スナバコンデンサＣ８の実電圧が基準電圧未満の場合、インピーダンスの高いスナバ回路２３を経由せずに、直流電源１１から供給される直流電力を負荷２４に供給することができる。これにより、スイッチング電源装置１は、直流電源１１から供給される直流電力の損失を低減することができるので、直流電力の変換効率を向上させることができる。

また、スイッチング電源装置１において、パルス制御部３３は、基準電圧が所定値以下の場合、スナバコンデンサＣ８に蓄電された電力を抵抗Ｒに消費させる。このように、スイッチング電源装置１は、直流電源１１から供給される直流電力の入力電圧がほぼゼロになり基準電圧もほぼゼロになった場合、微弱なサージ電力を抵抗Ｒに消費させる。これにより、スイッチング電源装置１は、ほぼゼロの基準電圧の場合に微弱なサージ電力によりスナバコンデンサＣ８が蓄電と放電とを繰り返すことを抑制できるので間欠動作を抑制できる。

〔変形例〕
次に、実施形態の変形例について説明する。スイッチング回路１２のＦＥＴＱ１〜Ｑ４は、ＭＯＳＦＥＴに限定されず、例えば、ＩＧＢＴ（ＩｎｓｕＬａｔｅｄＧａｔｅＢｉｐｏＬａｒＴｒａｎｓｉｓｔｏｒ）等のスイッチング素子であってもよい。

また、整流回路２１のＦＥＴＱ５、Ｑ６は、ＭＯＳＦＥＴに限定されず、例えば、ダイオードでもよい。

また、基準電圧は、数式（１）により求めたが、これに限定されない。例えば、基準電圧は、直流電源１１からスイッチング回路１２に供給される直流電力の入力電圧と当該入力電圧に対応する基準電圧とを示すマップデータに基づいて定めてもよい。

１スイッチング電源装置
１１直流電源
１２スイッチング回路
１３トランス（変圧回路）
２１整流回路
２３スナバ回路
２４負荷
３０制御部
３３パルス制御部（制御部）
Ｑ５、Ｑ６ＦＥＴ（整流素子）
Ｑ７ＦＥＴ（スイッチング素子）
Ｃ８スナバコンデンサ（蓄電素子）
Ｒ抵抗

Claims

直流電源から供給される直流電力を交流電力に変換するスイッチング回路と、
前記スイッチング回路により変換された前記交流電力の電圧を変圧する変圧回路と、
前記変圧回路により変圧された前記交流電力を整流する複数の整流素子を有する整流回路と、
電力を蓄電する蓄電素子を有し、前記複数の整流素子の逆回復時間に起因し当該複数の整流素子から出力されるサージ電力を前記蓄電素子に蓄電することで、出力におけるサージ成分を抑制するスナバ回路と、
前記直流電源から前記スイッチング回路に供給される前記直流電力の変動に伴って変化する基準電圧と、前記蓄電素子に印加される実電圧とに基づいて、前記蓄電素子に蓄電された電力を負荷に供給する制御部と、
を備えることを特徴とするスイッチング電源装置。
前記制御部は、
前記直流電源から前記スイッチング回路に供給される前記直流電力の電圧と前記変圧回路の変圧比とに基づき、
前記直流電源から前記スイッチング回路に供給される前記直流電力が相対的に大きい場合、前記基準電圧を相対的に高くし、
前記直流電源から前記スイッチング回路に供給される前記直流電力が相対的に小さい場合、前記基準電圧を相対的に低くし、
前記実電圧が前記基準電圧以上の場合、前記蓄電素子から前記負荷に前記電力を供給し、
前記実電圧が前記基準電圧未満の場合、前記蓄電素子から前記負荷に前記電力を供給しない請求項１に記載のスイッチング電源装置。
前記スナバ回路は、
前記蓄電素子に並列に接続される抵抗を備え、
前記制御部は、
前記基準電圧が所定値以下の場合、前記蓄電素子に蓄電された前記電力を前記抵抗に消費させる請求項２に記載のスイッチング電源装置。