JP2016100581A - 配線基板の製造方法 - Google Patents

配線基板の製造方法 Download PDF

Info

Publication number
JP2016100581A
JP2016100581A JP2014239048A JP2014239048A JP2016100581A JP 2016100581 A JP2016100581 A JP 2016100581A JP 2014239048 A JP2014239048 A JP 2014239048A JP 2014239048 A JP2014239048 A JP 2014239048A JP 2016100581 A JP2016100581 A JP 2016100581A
Authority
JP
Japan
Prior art keywords
conductor
layer
insulating layer
wiring
via hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014239048A
Other languages
English (en)
Inventor
一喜 岡
Kazuki Oka
一喜 岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Circuit Solutions Inc
Original Assignee
Kyocera Circuit Solutions Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Circuit Solutions Inc filed Critical Kyocera Circuit Solutions Inc
Priority to JP2014239048A priority Critical patent/JP2016100581A/ja
Priority to KR1020150070925A priority patent/KR20150137001A/ko
Priority to TW104116769A priority patent/TW201603671A/zh
Priority to CN201510278610.2A priority patent/CN105282968A/zh
Priority to US14/722,246 priority patent/US20150351257A1/en
Publication of JP2016100581A publication Critical patent/JP2016100581A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】ビア導体上にビア導体よりも幅の狭い配線パターンを有する微細配線を高密度で形成することが可能な配線基板の製造方法を提供すること。
【解決手段】上層の絶縁層3に形成されたビアホールV内を、上端が上層の絶縁層3の上面から0〜15μm凹んで位置するビア導体4で充填した後、このビア導体4上を、ビア導体4の上端よりも狭い幅で横切る帯状パターン5aを有する上層の配線導体5をセミアディティブ法により形成する配線基板の製造方法である。ビアホールV内をビア導体4により良好に充填できるとともに、その上に微細な帯状パターン5aを高密度で形成することができる。
【選択図】図1

Description

本発明は、半導体素子を搭載するため等に用いられる配線基板の製造方法に関するものである。
半導体素子を搭載するため等に用いられる高密度配線基板としてビルドアップ配線基板が知られている。ビルドアップ配線基板は、絶縁層を挟んで上下に位置する配線導体同士をビア導体により接続することにより多層配線構造を形成している。
ここで、従来のビルドアップ配線基板における多層配線構造を図14(a),(b)に示す。図14(a)は従来のビルドアップ配線基板における要部断面図であり、図14(b)はその上図である。
図14(a),(b)に示すように、従来の配線基板においては、下層の絶縁層11上に下層の配線導体12が被着されている。下層の絶縁層11および下層の配線導体12上には、上層の絶縁層13が積層されている。上層の絶縁層13には、ビアホールVが形成されている。ビアホールVは、下層の配線導体12を底面としている。ビアホールV内には、ビア導体14が充填されている。ビア導体14は、下層の配線導体12に接続している。上層の絶縁層13の上には、上層の配線導体15が被着されている。上層の配線導体15は、ビア導体14と一体的に形成された帯状パターン15aおよび広面積のベタパターン15bを有している。
さらに、上層の配線導体15は、ビア導体14に対応する位置にランドLを有している。ランドLは、ビアホールVよりも大きく、ビアホールV上を覆っている。ランドLを設けることにより、ビアホールVの形成位置と上層の配線導体15の形成位置との間に製造ばらつき上のずれが生じても、下層の配線導体12と上層の配線導体15とがビア導体14を介して確実に接続されるようになっている。
ところが、ランドLを設けることは、上層の配線導体15における高密度配線化の障害となる。そこで、特開2003−198085号公報(特許文献1)では、ビアホール上にランドを設けることなく、ビア導体上にビア導体よりも幅の狭い配線パターンを設けることにより高密度配線を実現する回路基板およびその製造方法が提案されている。
しかしながら、特許文献1で提案された回路基板の製造方法では、ビアホールが形成された絶縁層のビアホール内および上面の全面にシード層および電解銅めっきから成るめっき導体層を形成した後、そのめっき導体層上に、配線パターンとして残す部分を被覆するレジストパターンを形成し、そのレジストパターンをマスクとしてめっき導体層をエッチングすることにより配線パターンが形成される。この方法は、サブトラクティブ法と呼ばれるもので、厚みの厚い電解銅めっき層から成るめっき導体層を所定パターンにエッチングすることにより配線パターンを形成するので、レジストパターンの下の配線パターンが側面からエッチングされるサイドエッチングが大きくなるので、微細配線を高密度で形成することが困難である。
特開2003−198085号公報
本発明が解決しようとする課題は、ビア導体上にビア導体よりも幅の狭い配線パターンを有する微細配線を高密度で形成することが可能な配線基板の製造方法を提供することにある。
本発明の配線基板の製造方法は、
下層の絶縁層と、該下層の絶縁層上に形成された下層の配線導体と、該下層の配線導体および下層の絶縁層上に形成された上層の絶縁層と、該上層の絶縁層に前記下層の配線導体を底面として形成されたビアホールと、該ビアホール内に充填されており、上端が上層の絶縁層の表面から0〜15μm凹んで位置するビア導体と、前記上層の絶縁層上および前記ビア導体上に、前記ビア導体上を該ビア導体の上端よりも狭い幅で横切る帯状パターンを有する上層の配線導体と、を形成して成る配線基板の製造方法であって、以下の(1)〜(7)の工程を行うことを特徴とするものである。
(1)前記下層の絶縁層上に前記下層の配線導体を形成する工程
(2)前記下層の絶縁層上および前記下層の配線導体上に前記上層の絶縁層を形成する工程
(3)前記上層の絶縁層に前記ビアホールを形成する工程
(4)前記上層の絶縁層上および前記ビアホール内に、電解めっきのための下地導体層を被着させる工程
(5)前記上層の配線導体が形成される部位の前記上層の絶縁層上ならびに前記ビアホール内およびその周辺の前記下地導体層上に、前記ビアホール内を完全に充填するとともに前記上層の絶縁層上面における面積占有率が40〜55%となる電解めっき層を形成する工程
(6)前記ビアホール上における前記電解めっき層の表面が前記上層の絶縁層の上面から0〜15μm凹む高さになるように前記下地導体層および前記電解めっき層の全面をエッチングして前記ビア導体を形成する工程
(7)前記上層の絶縁層上および前記ビア導体上に前記上層の配線導体をセミアディティブ法により形成する工程
本発明の配線基板の製造方法によれば、上層の絶縁層に形成されたビアホール内を、上端が上層の絶縁層の上面から0〜15μm凹んで位置するビア導体で充填した後、このビア導体上を、ビア導体の上端よりも狭い幅で横切る帯状パターンを有する上層の配線導体をセミアディティブ法により形成することから、上層の絶縁層上に微細配線を高密度で形成することができる。
また、上層の配線導体が形成される部位の上層の絶縁層上面ならびにビアホール内およびその周辺に、ビアホール内を完全に充填するとともに上層の絶縁層上面における面積占有率が40〜55%となる電解めっき層を形成した後、この電解めっき層の全面をエッチングすることによりビア導体を形成することから、厚みばらつきの小さいビア導体を形成することができる。これは、この面積占有率が上層の絶縁層上におけるめっき厚みを均一なものとするのに適した占有率であるとともに、電解めっき層をエッチングしてビア導体を形成する際に、上層の絶縁層上に第1の電解めっき層の残渣が残りにくい占有率であるからである。
さらに、上層の絶縁層上にこの電解めっき層の残渣が残ったとしても、この電解めっき層は、上層の配線導体が形成される部位に形成されており、その上に上層の配線導体が重なるように形成されるので、上層の配線導体における電気的な絶縁信頼性を損ねることはない。
図1(a),(b)は、本発明の配線基板の製造方法により製造される配線基板の一例を示す要部概略断面図およびその概略上面図である。 図2(a),(b)は、本発明の配線基板の製造方法を説明するための要部概略断面図およびその概略上面図である。 図3(a),(b)は、本発明の配線基板の製造方法を説明するための要部概略断面図およびその概略上面図である。 図4(a),(b)は、本発明の配線基板の製造方法を説明するための要部概略断面図およびその概略上面図である。 図5(a),(b)は、本発明の配線基板の製造方法を説明するための要部概略断面図およびその概略上面図である。 図6(a),(b)は、本発明の配線基板の製造方法を説明するための要部概略断面図およびその概略上面図である。 図7(a),(b)は、本発明の配線基板の製造方法を説明するための要部概略断面図およびその概略上面図である。 図8(a),(b)は、本発明の配線基板の製造方法を説明するための要部概略断面図およびその概略上面図である。 図9(a),(b)は、本発明の配線基板の製造方法を説明するための要部概略断面図およびその概略上面図である。 図10(a),(b)は、本発明の配線基板の製造方法を説明するための要部概略断面図およびその概略上面図である。 図11(a),(b)は、本発明の配線基板の製造方法を説明するための要部概略断面図およびその概略上面図である。 図12(a),(b)は、本発明の配線基板の製造方法を説明するための要部概略断面図およびその概略上面図である。 図13(a),(b)は、本発明の配線基板の製造方法を説明するための要部概略断面図およびその概略上面図である。 図14(a),(b)は、従来の配線基板を示す要部概略断面図およびその概略上面図である。
次に、本発明の配線基板の製造方法により製造される配線基板の一例を図1(a),(b)に示す。図1(a),(b)に示すように、本例の配線基板においては、下層の絶縁層1上に下層の配線導体2が被着されている。下層の絶縁層1および下層の配線導体2上には、上層の絶縁層3が積層されている。上層の絶縁層3には、ビアホールVが形成されている。ビアホールVは、下層の配線導体2を底面としている。ビアホールV内には、ビア導体4が充填されている。ビア導体4は、下層の配線導体2に接続している。上層の絶縁層3上およびビア導体4上には上層の配線導体5が被着されている。上層の配線導体5は、ビア導体4上を通る帯状パターン5aおよび広面積のベタパターン5bを有している。
下層の絶縁層1および上層の絶縁層3は、エポキシ樹脂やビスマレイミドトリアジン樹脂、アリル変性ポリフェニレンエーテル樹脂、ポリイミド樹脂等の熱硬化性樹脂を成分として含む樹脂系の絶縁材料から成る。下層の絶縁層1および上層の絶縁層3には、ガラスクロス等から成る補強シートやシリカ等から成る絶縁フィラーが入っていても良い。下層の配線導体2は、金属箔やめっき導体層から成る。ビア導体4や上層の配線導体5は、めっき導体から成る。
帯状パターン5aは、ビア導体4の上端よりも幅が小さく、ビア導体4上を通っている。帯状パターン5aの幅がビア導体4の上端よりも小さいことにより、ビア導体4の形成位置と上層の配線導体5の形成位置との間に製造ばらつき上のずれが生じても、下層の配線導体2と上層の帯状パターン5aとがビア導体4を介して確実に接続されるようになっている。
ビアホールVの直径は、上端部で50〜65μm程度である。帯状パターン5aの幅は30〜45μm程度である。
次に、本発明の配線基板の製造方法の実施形態の一例について図2〜図13を基に説明する。
先ず、図2(a),(b)に示すように、下層の絶縁層1の上面に下層の配線導体2を形成する。下層の絶縁層1は、例えばガラスクロス入りの熱硬化性樹脂から成る。あるいは、ガラスクロス無しの熱硬化性樹脂から成る。下層の絶縁層1の厚みは、例えば20〜200μm程度である。下層の配線導体2は、銅箔や銅めっきから成る。下層の配線導体2の厚みは、5〜50μm程度である。下層の配線導体2は周知のサブトラクティブ法やセミアディティブ法により形成される。
次に、図3(a),(b)に示すように、下層の絶縁層1および下層の配線導体2上に上層の絶縁層3形成する。上層の絶縁層3は、ガラスクロスなしの熱硬化性樹脂から成る。あるいは、ガラスクロス入りの熱硬化性樹脂から成る。上層の絶縁層3の厚みは、20〜50μm程度である。上層の絶縁層3を形成するには、下層の配線導体2が形成された下層の絶縁層1上に上層の絶縁層3用の未硬化または半硬化のフィルムまたはシートを積層するとともに、加熱しながら上下からプレスする方法が採用される。
次に、図4(a),(b)に示すように、上層の絶縁層3にビアホールVを形成する。ビアホールVは、下層の配線導体2を底面とする。ビアホールVの形成は、レーザ加工により行う。ビアホールVの直径は、上端部で50〜65μm程度、底面部で30〜45μmである。
次に、図5(a),(b)に示すように、上層の絶縁層3上およびビアホールV内に、電解めっきのための第1の下地導体層4Uを被着させる。第1の下地導体層4Uは、例えば無電解銅めっきから成る。第1の下地導体層4Uの厚みは、0.1〜1μm程度である。
次に、図6(a),(b)に示すように、第1の下地導体層4U上に第1のめっきマスクM1を形成する。第1のめっきマスクM1は、ビアホールVおよびその周辺の第1の下地導体層4Uを露出させている。ビアホールの周辺の第1の下地導体層4Uは、円形状に露出されている。この円形状に露出する部分の直径は、ビアホールの直径よりも20〜50μm程度大きい。また、第1のめっきマスク層M1は、上層の配線導体5における帯状パターン5aが形成される部位の第1の下地導体層4Uを帯状パターン5aに対応する帯状に露出させている。さらに、第1のめっきマスクM1は、上層の配線導体5におけるベタパターン5Pが形成される部位の第1の下地導体層4Uをメッシュ状のパターン露出させている。
次に、図7(a),(b)に示すように、第1のめっきマスクM1から露出する第1の下地導体層4U上に第1の電解めっき層4Pを形成する。第1の電解めっき層4Pは、例えば電解銅めっきから成る。第1の電解めっき層4Pの厚みは、上層の絶縁層3上で5〜20μm程度である。
次に、図8(a),(b)に示すように、下地導体層4U上から第1のめっきマスクM1を剥離除去する。このとき、残された第1の電解めっき層4Pは、第1のめっきマスクM1の非形成部に対応したパターンを有している。すなわち、第1の電解めっき層4Pは、上層の配線導体5が形成される部位に被着されている。第1の電解めっき層4Pは、ビアホールV内を完全に充填するとともにビアホールVの周辺を覆っている。ビアホールVの周辺を覆う部分はビアホールVよりも20〜50μm程度大きな円形状である。また、第1の電解めっき層4Pは、上層の配線導体5における帯状パターン5aと重なる位置に、帯状パターン5aと同様の帯状パターンを有している。さらに、第1の電解めっき層4Pは、上層の配線導体5におけるベタパターン5Pと重なる位置に、多数の開口部Aを設けたメッシュ状パターンを有している。
なお、本例では上層の絶縁層3上面における第1の電解めっき層4Pの面積占有率が40〜55%となっている。このような面積占有率は、開口部Aの大きさや数、位置等を調整することにより得ることができる。第1の電解めっき層4Pをこのような面積占有率とすることにより、ビアホールV内および上層の絶縁層3上に厚みばらつきの小さな第1の電解めっき層4Pを形成することができる。
次に、図9(a),(b)に示すように、ビア導体4が第1の電解めっき層4Pの全面をエッチングして上層の絶縁層3上の第1の下地導体層4Uおよび第1の電解めっき層4Pを除去する。この時、ビアホールV内の第1の電解めっき層4Pの上面が上層の絶縁層3の上面から0〜15μm凹む高さになるまでエッチングする。これにより、ビアホールV内に、第1の下地導体層4Uおよび第1の電解めっき層4Pから成るビア導体4が、上層の絶縁層3の上面から0〜15μm凹んだ状態で形成される。なお、上層の絶縁層3上面における第1の電解めっき層4Pの面積占有率を40〜55%としておくことにより、エッチングばらつきを小さいものとすることができる。したがって、上層の絶縁層3上に第1の電解めっき層4Pの残渣が残りにくくなる。
次に、図10(a),(b)に示すように、上層の絶縁層3の上面およびビア導体4の上面に第2の下地導体層5Uを被着する。第2の下地導体層5Uは、第1の下地導体層4Uと同様の材料および同様の厚みとする。
次に、図11(a),(b)に示すように、第2の下地導体層5U上に第2のめっきマスクM2を形成する。第2のめっきマスクM2は、上層の絶縁層3上に形成される上層の配線導体5に対応するパターンに第2の下地導体層5Uを露出させる。すなわち、上層の配線導体5における帯状パターン5aが形成される部位の第2の下地導体層5Uを帯状パターン5aに対応する帯状に露出させている。また、第2のめっきマスクM2は、上層の配線導体5におけるベタパターン5Pが形成される部位の第2の下地導体層5Uを全面的に露出させている。なお、ビア導体4上の第2の下地導体層5Uが帯状に露出する幅は、ビアホールVの直径より15〜30μm狭いものとする。このとき、上層の絶縁層3の表面から0〜15μm凹んだビア導体4の上に第2のめっきマスクM2を形成するので、第2のめっきマスクM2がビアホールV内に大きく入り込むことがない。
次に、図12(a),(b)に示すように、第2のめっきマスクM2から露出する第2の下地導体層5U上に第2の電解めっき層5Pを被着する。第2の電解めっき層5Pは、上層の絶縁層3上での厚みが10〜20μm程度となる厚みに被着する。第2の電解めっき層5Pは、例えば電解銅めっき層から成る。
次に、図13(a),(b)に示すように、第2の下地導体層5U上から第2のめっきマスクM2を剥離除去する。このとき、第2のめっきマスクM2は、ビアホールV内に大きく入り込んでいないので、ビアホールV内に第2のめっきマスクM2の残渣を残すことなく良好に剥離除去することができる。
最後に、第2の電解めっき層5Pから露出する第2の下地導体層5Uをエッチング除去し、ビア導体4上および上層の絶縁層3上に第2の下地導体層5Uおよび第2の電解めっき層5Pから成る上層の配線導体5を形成する。これにより、図1(a),(b)に示した本発明による配線基板が完成する。この上層の配線導体5の形成方法は、いわゆるセミアディティブ法と呼ばれるものである。セミアディティブ法では、厚みが0.1〜1μm程度と薄い第2の下地導体層5Uを除去できる程度にエッチングを行えばよいので、上層の配線導体5が大きくサイドエッチングされることはない。したがって、ビア導体4よりも幅の狭い微細な帯状パターン5aを高密度で形成することができる。
このように、本発明の配線基板の製造方法によれば、上層の絶縁層3に形成されたビアホールV内を、上端が上層の絶縁層3の上面から0〜15μm凹んで位置するビア導体4で充填した後、このビア導体4上を、ビア導体4の上端よりも狭い幅で横切る帯状パターン5aを有する上層の配線導体5をセミアディティブ法により形成することから、上層の絶縁層3上に微細配線を高密度で形成することができる。
なお、上層の絶縁層3の表面から0〜15μm凹んだビア導体4の上に帯状パターン5aを形成することから、帯状パターン5aがビアホールV上で大きく凹むことがなく、略平坦な帯状パターン5aを形成することができる。
さらに、上層の絶縁層3上の第1の下地導体層4Uおよび第1の電解めっき層4Pをエッチングした後、上層の絶縁層3上に第1の電解めっき層4Pの残渣が残っていたとしても、第1の電解めっき層4Pは、上層の配線導体5が形成される部位に形成されており、その上に上層の配線導体5が重なるように形成されるので、残渣が上層の配線導体5における電気的な絶縁信頼性を損ねることはない。
1 下層の絶縁層
2 下層の配線導体
3 上層の絶縁層
4 ビア導体
4U 第1の下地導体層
4P 第1の電解めっき層
5 上層の配線導体
5U 第2の下地導体層
5P 第2の電解めっき層
V ビアホール

Claims (1)

  1. 下層の絶縁層と、該下層の絶縁層上に形成された下層の配線導体と、該下層の配線導体および下層の絶縁層上に形成された上層の絶縁層と、該上層の絶縁層に前記下層の配線導体を底面として形成されたビアホールと、該ビアホール内に充填されており、上端が上層の絶縁層の表面から0〜15μm凹んで位置するビア導体と、前記上層の絶縁層上および前記ビア導体上に、前記ビア導体上を該ビア導体の上端よりも狭い幅で横切る帯状パターンを有する上層の配線導体と、を形成して成る配線基板の製造方法であって、以下の(1)〜(7)の工程を行うことを特徴とする配線基板の製造方法。
    (1)前記下層の絶縁層上に前記下層の配線導体を形成する工程
    (2)前記下層の絶縁層上および前記下層の配線導体上に前記上層の絶縁層を形成する工程
    (3)前記上層の絶縁層に前記ビアホールを形成する工程
    (4)前記上層の絶縁層上および前記ビアホール内に、電解めっきのための下地導体層を被着させる工程
    (5)前記上層の配線導体が形成される部位の前記上層の絶縁層上ならびに前記ビアホール内およびその周辺の前記下地導体層上に、前記ビアホール内を完全に充填するとともに前記上層の絶縁層上面における面積占有率が40〜55%となる電解めっき層を形成する工程
    (6)前記ビアホール上における前記電解めっき層の上面が前記上層の絶縁層の上面から0〜15μm凹む高さになるように前記下地導体層および前記電解めっき層の全面をエッチングして前記ビア導体を形成する工程
    (7)前記上層の絶縁層上および前記ビア導体上に前記上層の配線導体をセミアディティブ法により形成する工程
JP2014239048A 2014-05-28 2014-11-26 配線基板の製造方法 Pending JP2016100581A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2014239048A JP2016100581A (ja) 2014-11-26 2014-11-26 配線基板の製造方法
KR1020150070925A KR20150137001A (ko) 2014-05-28 2015-05-21 배선 기판의 제조방법
TW104116769A TW201603671A (zh) 2014-05-28 2015-05-26 配線基板的製造方法
CN201510278610.2A CN105282968A (zh) 2014-05-28 2015-05-27 布线基板的制造方法
US14/722,246 US20150351257A1 (en) 2014-05-28 2015-05-27 Method for producing wiring board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014239048A JP2016100581A (ja) 2014-11-26 2014-11-26 配線基板の製造方法

Publications (1)

Publication Number Publication Date
JP2016100581A true JP2016100581A (ja) 2016-05-30

Family

ID=56077511

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014239048A Pending JP2016100581A (ja) 2014-05-28 2014-11-26 配線基板の製造方法

Country Status (1)

Country Link
JP (1) JP2016100581A (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002359468A (ja) * 2001-05-31 2002-12-13 Toppan Printing Co Ltd フィルドビア構造を有する多層プリント配線板及びその製造方法
JP2005108941A (ja) * 2003-09-29 2005-04-21 Toppan Printing Co Ltd 多層配線板及びその製造方法
JP2008283140A (ja) * 2007-05-14 2008-11-20 Shinko Electric Ind Co Ltd 配線基板の製造方法及び配線基板
JP2009260204A (ja) * 2008-04-18 2009-11-05 Samsung Electro Mech Co Ltd プリント基板およびその製造方法
JP2014175485A (ja) * 2013-03-08 2014-09-22 Ibiden Co Ltd 配線板及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002359468A (ja) * 2001-05-31 2002-12-13 Toppan Printing Co Ltd フィルドビア構造を有する多層プリント配線板及びその製造方法
JP2005108941A (ja) * 2003-09-29 2005-04-21 Toppan Printing Co Ltd 多層配線板及びその製造方法
JP2008283140A (ja) * 2007-05-14 2008-11-20 Shinko Electric Ind Co Ltd 配線基板の製造方法及び配線基板
JP2009260204A (ja) * 2008-04-18 2009-11-05 Samsung Electro Mech Co Ltd プリント基板およびその製造方法
JP2014175485A (ja) * 2013-03-08 2014-09-22 Ibiden Co Ltd 配線板及びその製造方法

Similar Documents

Publication Publication Date Title
JP2007324559A (ja) ファインピッチを有するマルチレイヤー回路板及びその製作方法
JP2013520007A (ja) 印刷回路基板及びその製造方法
JP2009283739A (ja) 配線基板および配線基板の製造方法
JP2014131011A (ja) 回路基板及びその製造方法
JP5221887B2 (ja) 配線基盤の製造方法
KR20160080526A (ko) 인쇄회로기판 및 그 제조방법
US20130312901A1 (en) Printed circuit board and manufacturing method thereof
US20150351257A1 (en) Method for producing wiring board
JP5865769B2 (ja) 多層配線基板の製造方法
JP2012160559A (ja) 配線基板の製造方法
US9744624B2 (en) Method for manufacturing circuit board
JP6258810B2 (ja) 配線基板の製造方法
JP4052434B2 (ja) 多層基板及びその製造方法
JP2016100581A (ja) 配線基板の製造方法
JP5565951B2 (ja) 配線基板およびその製造方法
JP2017011251A (ja) 配線基板およびその製造方法
CN104409365A (zh) 一种bga基板的制作方法
JP5608262B2 (ja) 印刷回路基板及び印刷回路基板の製造方法
JP2013206937A (ja) 配線基板およびその製造方法
JP2015225959A (ja) 配線基板の製造方法
KR101558579B1 (ko) 인쇄회로기판 및 그 제조방법
JP2012160558A (ja) 配線基板の製造方法
JP2022172509A (ja) プリント配線板の製造方法
KR102435125B1 (ko) 인쇄회로기판 및 그 제조방법
JP2011071358A (ja) 配線基板の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20160401

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170710

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180319

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180327

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20180925