JP2015225959A - 配線基板の製造方法 - Google Patents

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孝一 大隅
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Abstract

【課題】ビア導体上にビア導体よりも幅の狭い配線パターンを微細配線で形成することが可能な配線基板の製造方法を提供すること。
【解決手段】ビアホールV内を第1の下地金属層4aおよびその上の第1の電解めっき層4bから成るビア導体4で充填した後、その上に、第2の下地配線パターン5aおよび第2の電解めっき層5bから成る配線パターン5を、いわゆるセミアディティブ法によりビア導体4よりも狭い幅で形成する配線基板の製造方法である。ビアホールV内をビア導体4により良好に充填できるとともに、その上に配線パターン5を微細配線で形成することができる。
【選択図】図3

Description

本発明は、半導体素子を搭載するため等に用いられる配線基板の製造方法に関するものである。
半導体素子を搭載するため等に用いられる高密度配線基板としてビルドアップ配線基板が知られている。ビルドアップ配線基板は、絶縁層を挟んで上下に位置する配線導体同士をビア導体により接続することにより多層配線構造を形成している。
ここで、従来のビルドアップ配線基板における多層配線構造を図4および図5に示す。図4は従来のビルドアップ配線基板における要部断面図であり、図5はその上図である。
図4に示すように、従来の配線基板においては、下層の絶縁層11上に下層の配線導体12が被着されている。下層の絶縁層11および下層の配線導体12上には、上層の絶縁層13が積層されている。上層の絶縁層13には、ビアホールVが形成されている。ビアホールVは、下層の配線導体12を底面としている。ビアホールV内には、ビア導体14が充填されている。ビア導体14は、下層の配線導体12に接続している。上層の絶縁層13の上には上層の導体層15が被着されている。上層の導体層15は、ビア導体14と一体的に形成されている。
図5に示すように、上層の導体層15は、ランドLを有している。ランドLは、ビアホールVよりも大きく、ビアホールV上を覆っている。ランドLを設けることにより、ビアホールVの形成位置と上層の導体層15の形成位置との間に製造ばらつき上のずれが生じても、下層の配線導体12と上層の導体層15とがビア導体14を介して確実に接続されるようになっている。
しかしながら、ランドLを設けることは、上層の配線導体15における高密度配線化の障害となる。そこで、特開2003−198085号公報(特許文献1)では、ビアホール上にランドを設けることなく、ビア導体上にビア導体よりも幅の狭い配線パターンを設けることにより高密度配線を実現する回路基板およびその製造方法が提案されている。
しかしながら、特許文献1で提案された回路基板の製造方法では、ビアホールが形成された絶縁層のビアホール内および上の全面にシード層および電解銅めっきから成るめっき導体層を形成した後、そのめっき導体層上に、配線パターンとして残す部分を被覆するレジストパターンを形成し、そのレジストパターンをマスクとしてめっき導体層をエッチングすることにより配線パターンが形成される。この方法は、サブトラクティブ法と呼ばれるもので、厚みの厚い電解銅めっき層から成るめっき導体層を所定パターンにエッチングすることにより配線パターンを形成するので、レジストパターンの下の配線パターンが側面からエッチングされるサイドエッチングが大きくなるので、微細配線を形成することが困難である。
特開2003−198085号公報
本発明が解決しようとする課題は、ビア導体上にビア導体よりも幅の狭い配線パターンを微細配線で形成することが可能な配線基板の製造方法を提供することにある。
本発明の配線基板の製造方法は、表面に下層の配線導体が形成された下層の絶縁層上に上層の絶縁層を形成する工程と、前記上層の絶縁層上に前記下層の配線導体を底面とするビアホールを形成する工程と、前記ビアホール内および前記上層の絶縁層の表面に第1の下地金属層を被着する工程と、前記第1の下地金属層上に、前記ビアホール上およびその周辺を露出させる第1の開口パターンを有する第1のめっきレジスト層を形成する工程と、前記第1の開口パターン内に前記ビアホールを完全に充填する以上の厚みの第1の電解めっき層を被着する工程と、前記第1のめっきレジスト層を除去するとともに、前記第1の電解めっき層の表面が前記上層の絶縁層の表面から0〜15μm凹む高さになるようにエッチングして前記第1の下地金属層および前記第1の電解めっき層から成るビア導体を形成する工程と、前記ビア導体の表面および前記上層の絶縁層の露出表面に第2の下地金属層を被着する工程と、前記第2の下地金属層上に、前記ビアホール上を通り、該ビアホールよりも幅の狭い第2の開口パターンを有する第2のめっきレジスト層を形成する工程と、前記第2の開口パターン内に第2の電解めっき層を被着する工程と、前記第2のめっきレジスト層を除去するとともに、前記第2の電解めっき層から露出する前記第2の下地金属層をエッチング除去して前記第2の下地金属層および前記第2の電解めっき層から成る配線パターンを形成する工程と、を行うことを特徴とするものである。
本発明の配線基板の製造方法によれば、ビアホール内を第1の下地金属層および第1の電解めっき層から成るビア導体で充填した後、その上に、第2の下地金属層および第2の電解めっき層から成る配線パターンを、いわゆるセミアディティブ法により形成するので、ビアホール内をビア導体により良好に充填できるとともに、配線パターンを微細配線で形成することが可能となる。
図1は、本発明の配線基板の製造方法により製造される配線基板の一例を示す要部断面図である。 図2は、図1に示す配線基板の要部上図である。 図3(a)〜(l)は、本発明の配線基板の製造方法を説明するための工程毎の要部断面図である。 図4は、従来の配線基板の要部拡大断面図である。 図5は、従来の配線基板の要部上図である。
次に、本発明の配線基板の製造方法により製造される配線基板の一例を図1および図2に示す。図1は本例の配線基板における要部断面図であり、図2はその上図である。
図1に示すように、本例の配線基板においては、下層の絶縁層1上に下層の配線導体2が被着されている。下層の絶縁層1および下層の配線導体2上には、上層の絶縁層3が積層されている。上層の絶縁層3には、ビアホールVが形成されている。ビアホールVは、下層の配線導体2を底面としている。ビアホールV内には、ビア導体4が充填されている。ビア導体4は、下層の配線導体2に接続している。上層の絶縁層3上およびビア導体4上には上層の配線パターン5が被着されている。
下層の絶縁層1および上層の絶縁層3は、エポキシ樹脂やビスマレイミドトリアジン樹脂、アリル変性ポリフェニレンエーテル樹脂、ポリイミド樹脂等の熱硬化性樹脂を成分とする樹脂系の絶縁材料から成る。下層の絶縁層1および上層の絶縁層3には、ガラスクロス等から成る補強シートやシリカ等から成る絶縁フィラーが入っていても良い。下層の配線導体2は、金属箔やめっき導体層から成る。ビアホール導体4は、第1の下地金属層4aおよび第1の電解めっき層4bから成る。配線パターン5は、第2の下地金属層5aおよび第2の電解めっき層5bから成る。
図2に示すように、上層の配線パターン5は、ビアホールVよりも幅が小さく、ビアホールV上を通っている。上層の配線パターン5の幅がビアホールVよりも小さいことにより、ビアホールVの形成位置と上層の配線パターン5の形成位置との間に製造ばらつき上のずれが生じても、下層の配線導体2と上層の配線パターン5とがビア導体4を介して確実に接続されるようになっている。
ビアホールVの直径は、50〜65μm程度である。配線パターン5の幅は30〜45μm程度である。
次に、本発明の配線基板の製造方法の実施形態の一例について図3(a)〜(l)を基に説明する。
先ず、図3(a)に示すように、下層の配線導体2が形成された下層の絶縁層1の上に上層の絶縁層3を形成する。上層の絶縁層3を形成するには、下層の配線導体2が形成された下層の絶縁層1上に上層の絶縁層3用の未硬化または半硬化のフィルムまたはシートを積層するとともに、加熱しながら上下からプレスする方法が採用される。
次に、図3(b)に示すように、上層の絶縁層3にビアホールVを形成する。ビアホールVは、下層の配線導体2を底面とする。ビアホールVの形成は、レーザ加工により行う。ビアホールVの直径は、上述したように50〜65μm程度である。
次に、図3(c)に示すように、ビアホールV内および上層の絶縁層3の表面に第1の下地金属層4aを被着する。第1の下地金属層4aは、例えば無電解銅めっきから成る。第1の下地金属層4aの厚みは0.1〜1μm程度である。
次に、図3(d)に示すように、第1の下地金属層4a上に第1のめっきレジスト層R1を形成する。第1のめっきレジスト層R1は、ビアホールV上およびその周辺を露出させる第1の開口パターンA1を有している。第1の開口パターンA1の開口径はビアホールVの開口径よりも10〜20μm程度大きなものとしておく。
次に、図3(e)に示すように、第1の開口パターンA1内に第1の電解めっき層4bを被着する。第1の電解めっき層4bは、ビアホールV内を完全に充填するとともに、上層の絶縁層3上での厚みが10〜20μm程度となる厚みに被着する。第1の電解めっき層4bは、例えば電解銅めっき層から成る。
次に、図3(f)に示すように、第1のめっきレジスト層R1を剥離除去する。
次に、図3(g)に示すように、エッチングにより上層の絶縁層3上の第1の下地金属層4aを除去するとともに、第1の電解めっき層4bの表面が上層の絶縁層3の表面から
0〜15μm凹む高さになるように第1の電解めっき層4bの厚みを減少させる。これにより、第1の下地金属層4aおよびその上の第1の電解めっき層4bから成るビア導体4が、上層の絶縁層3の表面から0〜15μm凹んだ状態で形成される。
次に、図3(h)に示すように、上層の絶縁層3の表面およびビア導体4の表面に第2の下地金属層5aを被着する。第2の下地金属層5aは、第1の下地金属層4aと同様の材料および同様の厚みとする。
次に、図3(i)に示すように、第2の下地金属層5a上に第2のめっきレジスト層R2を形成する。第2のめっきレジスト層R2は、ビアホールV上を通り、ビアホールVよりも幅の狭い第2の開口パターンA2を有している。第2の開口パターンA2の幅は、ビアホールVの直径より15〜30μm狭いものとする。このとき、上層の絶縁層3の表面から0〜15μm凹んだビア導体4の上に第2のめっきレジスト層R2を形成するので、第2のめっきレジスト層R2がビアホールV内に大きく入り込むことがない。
次に、図3(j)に示すように、第2のめっきレジスト層R2の第2の開口パターンA2内の第2の下地金属層5a上に第2の電解めっき層5bを被着する。第2の電解めっき層5bは、上層の絶縁層3上での厚みが10〜20μm程度となる厚みに被着する。第2の電解めっき層5bは、例えば電解銅めっき層から成る。
次に、図3(k)に示すように、第2のめっきレジスト層R2を剥離除去する。このとき、第2のめっきレジスト層R2は、ビアホールV内に大きく入り込んでいないので、ビアホールV内に第2のめっきレジスト層R2の残渣を残すことなく良好に剥離除去することができる。
最後に、図3(l)に示すように、エッチングにより第2の電解めっき層5bから露出する第2の下地金属層5aを除去することにより、ビア導体4上および上層の絶縁層3上に第2の下地金属5aおよび第2の電解めっき層5bから成る配線パターン5を形成する。この配線パターン5の形成方法は、いわゆるセミアディティブ法と呼ばれるものであり、厚みが0.1〜1μm程度と薄い第2の下地金属層5aを除去できる程度にエッチングを行えばよいので、配線パターン5が大きくサイドエッチングされることはない。したがって、ビア導体4よりも幅の狭い配線パターン5を微細配線で形成することができる。
なお、上層の絶縁層3の表面から0〜15μm凹んだビア導体4の上に配線パターン5を形成することから、配線パターン5がビアホールV上で大きく凹むことがなく、略平坦な配線パターン5を形成することができる。
1 下層の絶縁層
2 下層の配線導体
3 上層の絶縁層
4 ビア導体
4a 第1の下地金属層
4b 第1の電解めっき層
5 配線パターン
5a 第2の下地金属層
5b 第2の電解めっき層
A1 第1の開口パターン
A2 第2の開口パターン
R1 第1のめっきレジスト層
R2 第2のめっきレジスト層
V ビアホール

Claims (1)

  1. 表面に下層の配線導体が形成された下層の絶縁層上に上層の絶縁層を形成する工程と、前記上層の絶縁層上に前記下層の配線導体を底面とするビアホールを形成する工程と、前記ビアホール内および前記上層の絶縁層の表面に第1の下地金属層を被着する工程と、前記第1の下地金属層上に、前記ビアホール上およびその周辺を露出させる第1の開口パターンを有する第1のめっきレジスト層を形成する工程と、前記第1の開口パターン内に前記ビアホールを完全に充填する以上の厚みの第1の電解めっき層を被着する工程と、前記第1のめっきレジスト層を除去するとともに、前記第1の電解めっき層の表面が前記上層の絶縁層の表面から0〜15μm凹む高さになるようにエッチングして前記第1の下地金属層および前記第1の電解めっき層から成るビア導体を形成する工程と、前記ビア導体の表面および前記上層の絶縁層の露出表面に第2の下地金属層を被着する工程と、前記第2の下地金属層上に、前記ビアホール上を通り、該ビアホールよりも幅の狭い第2の開口パターンを有する第2のめっきレジスト層を形成する工程と、前記第2の開口パターン内に第2の電解めっき層を被着する工程と、前記第2のめっきレジスト層を除去するとともに、前記第2の電解めっき層から露出する前記第2の下地金属層をエッチング除去して前記第2の下地金属層および前記第2の電解めっき層から成る配線パターンを形成する工程と、を行うことを特徴とする配線基板の製造方法
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002359468A (ja) * 2001-05-31 2002-12-13 Toppan Printing Co Ltd フィルドビア構造を有する多層プリント配線板及びその製造方法
JP2003198085A (ja) * 2001-12-25 2003-07-11 Shinko Electric Ind Co Ltd 回路基板およびその製造方法
JP2005108941A (ja) * 2003-09-29 2005-04-21 Toppan Printing Co Ltd 多層配線板及びその製造方法
JP2008283140A (ja) * 2007-05-14 2008-11-20 Shinko Electric Ind Co Ltd 配線基板の製造方法及び配線基板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002359468A (ja) * 2001-05-31 2002-12-13 Toppan Printing Co Ltd フィルドビア構造を有する多層プリント配線板及びその製造方法
JP2003198085A (ja) * 2001-12-25 2003-07-11 Shinko Electric Ind Co Ltd 回路基板およびその製造方法
JP2005108941A (ja) * 2003-09-29 2005-04-21 Toppan Printing Co Ltd 多層配線板及びその製造方法
JP2008283140A (ja) * 2007-05-14 2008-11-20 Shinko Electric Ind Co Ltd 配線基板の製造方法及び配線基板

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