JP2016100554A - 半導体装置 - Google Patents

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Abstract

【課題】 製造コストの低減を図ることが可能な半導体装置を提供することを主な課題とする。
【解決手段】 半導体装置１Ａは、主面１０１Ａ、およびこの主面１０１Ａから凹む凹部１０５Ａを有し、かつ半導体材料からなる基板１００Ａと、少なくとも一部が基板１００Ａに形成された配線部２００Ａと、凹部１０５Ａに収容された複数の素子３１０Ａ，３２０Ａ，３３０Ａと、複数の素子３１０Ａ，３２０Ａ，３３０Ａの少なくとも一部を覆う封止樹脂４００Ａと、を備え、複数の素子３１０Ａ，３２０Ａ，３３０Ａは、基板１００Ａに支持された第１素子３１０Ａと、第１素子３１０Ａに支持された第２素子３２０Ａと、を含む。
【選択図】 図２

Description

本発明は、半導体装置に関する。
外部からの電流の入出力に対して特定の機能を果たす半導体装置は、様々な形態のものが提案されている（たとえば、特許文献１参照）。一般的には、この半導体装置の機能を果たすために、各々が電気回路の一部を構成する複数の素子が内蔵されている。これらの素子を支持し、かつ互いに導通させることを目的として、金属製のリードが用いられる。このリードは、上記複数の素子の機能や形状および大きさに応じて、その個数や形状および大きさが決定される。このリードに搭載された上記複数の素子は、封止樹脂によって覆われる。封止樹脂は、これらの素子や上記リードの一部を保護するためのものである。このような半導体装置は、たとえば電子機器の回路基板などに実装されて用いられる。
上記リードの形成は、たとえば金型を用いた打ち抜き加工によってなされることが多い。金型を用いた手法は、上記リードを効率よく正確に形成できるという利点がある。しかし、上記リードは、上記複数の素子によってその個数や大きさおよび形状が異なることが一般的である。このため、上記半導体装置に求められる機能などが変更されると、上記リードのサイズや形状を変更する必要がある。これを実現するには、上記金型を新たに作り直すことが強いられる。上記金型は、比較的高価であるため、上記半導体装置が少量生産される場合には、上記半導体装置のコストを増大させてしまう。
また、上記リードは、金属板を加工したものであるため、一般的に平らな形状である。任意に絞り加工を施すことによって立体的な形状とすることも可能であるが、ある程度の制約が課せられる。上記半導体装置には、年々、高機能化および多機能化が求められる。この要請に応えるには、上記複数の素子の高密度実装化、あるいは平らに配置すること以外の立体的な配置、などが求められる。
特開２０１２−９９６７３号公報
本発明は、上記した事情のもとで考え出されたものであって、製造コストの低減を図ることが可能な半導体装置を提供することをその課題とする。また、本発明は、複数の素子の配置に対する制限を緩和し、小型化を図ることが可能な半導体装置を提供することをその課題とする。
本発明の第１の側面によって提供される半導体装置は、主面、およびこの主面から凹む凹部を有し、かつ半導体材料からなる基板と、少なくとも一部が上記基板に形成された配線部と、上記凹部に収容された複数の素子と、上記複数の素子の少なくとも一部を覆う封止樹脂と、を備え、上記複数の素子は、上記基板に支持された第１素子と、上記第１素子に支持された第２素子と、を含むことを特徴としている。
本発明の好ましい実施の形態においては、上記凹部は、上記主面に対して傾いた傾斜内側面と、上記傾斜内側面に繋がる底面と、を有し、上記第１素子は、上記底面に支持されている。
本発明の好ましい実施の形態においては、上記第１素子は、第１はんだを介して上記基板に支持されており、上記第２素子は、上記第１はんだよりも融点の高い第２はんだを介して上記第１素子に支持されている。
本発明の好ましい実施の形態においては、上記配線部は、上記第１素子に形成され、上記第２素子を搭載するための複数の第２素子用パッドを有する。
本発明の好ましい実施の形態においては、第１凹部と、上記第１凹部よりも上記主面寄りに位置する第２凹部と、を含み、上記底面は、上記第１凹部を構成する第１底面と、上記第２凹部を構成し、上記第１底面よりも上記主面寄りに位置する第２底面と、を含み、上記傾斜内側面は、上記第１凹部を構成する第１傾斜内側面と、上記第２凹部を構成し、上記第２底面および上記主面に繋がる第２傾斜内側面と、を含む。
本発明の好ましい実施の形態においては、上記複数の素子は、第３素子を含み、上記第１素子は、上記第２底面に支持されており、上記第３素子は、上記第１底面に支持されている。
本発明の好ましい実施の形態においては、上記第２素子は、上記第１素子のうち上記第１底面に対向する面およびこれと反対側を向く面の少なくとも一方に支持されている。
本発明の好ましい実施の形態においては、上記第１素子は、上記主面の法線方向視において上記第３素子の少なくとも一部と重なる。
本発明の好ましい実施の形態においては、上記封止樹脂は、上記第３素子を覆う第１封止樹脂と、上記第１素子を覆う第２封止樹脂と、からなる。
本発明の好ましい実施の形態においては、上記第１素子は、第１はんだを介して上記第２底面に支持されており、上記第２素子は、上記第１はんだよりも融点の高い第２はんだを介して上記第１素子に支持されている。
本発明の好ましい実施の形態においては、上記第３素子は、上記第２はんだよりも融点の低い第３はんだを介して上記第１底面に支持されている。
本発明の好ましい実施の形態においては、上記配線部は、上記第１素子に形成され、上記第２素子を搭載するための複数の第２素子用パッドを有する。
本発明の好ましい実施の形態においては、上記複数の素子は、上記第３素子に支持された第４素子を含む。
本発明の好ましい実施の形態においては、上記第１素子は、第１はんだを介して上記第２底面に支持されており、上記第２素子は、上記第１はんだよりも融点の高い第２はんだを介して上記第１素子に支持されている。
本発明の好ましい実施の形態においては、上記第３素子は、第３はんだを介して上記第１底面に支持されており、上記第４素子は、上記第１はんだおよび上記第３はんだよりも融点の高い第４はんだを介して上記第３素子に支持されている。
本発明の好ましい実施の形態においては、上記配線部は、上記第１素子に形成され、上記第２素子を搭載するための複数の第２素子用パッドと、上記第３素子に形成され、上記第４素子を搭載するための複数の第４素子用パッドと、を有する。
本発明の好ましい実施の形態においては、上記基板は、半導体材料の単結晶からなる。
本発明の好ましい実施の形態においては、上記半導体材料は、Ｓｉである。
本発明の好ましい実施の形態においては、上記主面は、（１００）面であり、上記凹部は、４つの上記傾斜内側面を有する。
本発明の好ましい実施の形態においては、上記配線部は、上記主面に形成された複数の外部端子を有する。
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
本発明の第１実施形態に基づく半導体装置を示す要部平面図である。 図１のＩＩ−ＩＩ線に沿う断面図である。 図１の半導体装置の基板を示す斜視図である。 図１の半導体装置の製造方法の一工程を示す要部断面図である。 図１の半導体装置の製造方法の一工程を示す要部断面図である。 図１の半導体装置の製造方法の一工程を示す要部断面図である。 図１の半導体装置の製造方法の一工程を示す要部断面図である。 図１の半導体装置の製造方法の一工程を示す要部断面図である。 図１の半導体装置の製造方法の一工程を示す要部断面図である。 図１の半導体装置の製造方法の一工程を示す要部断面図である。 図１の半導体装置の製造方法の一工程を示す要部断面図である。 図１の半導体装置の製造方法の一工程を示す要部断面図である。 図１の半導体装置の製造方法の一工程を示す要部断面図である。 図１の半導体装置の製造方法の一工程を示す要部断面図である。 図１の半導体装置の製造方法の一工程を示す要部断面図である。 図１の半導体装置の製造方法の一工程を示す要部断面図である。 図１の半導体装置の製造方法の一工程を示す要部断面図である。 図１の半導体装置の製造方法の一工程を示す要部断面図である。 図１の半導体装置の製造方法の一工程を示す要部断面図である。 図１の半導体装置の製造方法の一工程を示す要部断面図である。 本発明の第２実施形態に基づく半導体装置を示す要部平面図である。 図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面図である。 本発明の第２実施形態に基づく半導体装置を示す要部平面図である。 図２３のＸＸＩＶ−ＸＸＩＶ線に沿う断面図である。 図２３および図２４に示した半導体装置の変形例を示す図２４と同様の断面図である。
以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。
図１および図２は、本発明の第１実施形態に基づく半導体装置を示している。本実施形態の半導体装置１Ａは、基板１００Ａ、配線部２００Ａ、第１素子３１０Ａ、第２素子３２０Ａ、第３素子３３０Ａ、および封止樹脂４００Ａを備えている。なお、図１においては、理解の便宜上、封止樹脂４００Ａを省略している。図２は、図１におけるＩＩ−ＩＩ線に沿うｙｚ平面における断面図である。半導体装置１Ａのサイズの一例を挙げると、平面視寸法が１．５ｍｍＸ２．５ｍｍ程度、厚さが０．６ｍｍ程度である。
基板１００Ａは、半導体装置１Ａの土台となるものであり、基材１０３Ａおよび絶縁層１０４Ａからなる。基板１００Ａは、主面１０１Ａ、裏面１０２Ａおよび凹部１０５Ａを有する。基板１００Ａの厚さは、たとえば６００μｍ程度である。なお、本実施形態においては、主面１０１Ａおよび裏面１０２Ａがｚ方向において互いに反対側を向いており、ｚ方向が半導体装置１Ａの厚さ方向に相当する。また、ｘ方向およびｙ方向は、いずれもｚ方向に対して直角である。
基材１０３Ａは、半導体材料の単結晶からなり、本実施形態においては、Ｓｉ単結晶からなる。また、絶縁層１０４Ａは、本実施形態においては、ＳｉＯ2からなる。なお、基材１０３Ａの材質は、Ｓｉに限定されず、後述する意図を満たす凹部１０５Ａを形成可能なものであればよい。絶縁層１０４Ａは、基材１０３Ａのうち裏面１０２Ａとは反対側から臨む部分を覆っている。絶縁層１０４Ａの厚さは、たとえば０．１〜１．０μｍ程度である。
図３は、基板１００Ａを示す斜視図である。本実施形態においては、主面１０１Ａとして、基材１０３Ａの（１００）面が採用されている。凹部１０５Ａは、主面１０１Ａから裏面１０２Ａに向かって凹んでいる。本実施形態においては、凹部１０５Ａは、第１凹部１１０Ａおよび第２凹部１２０Ａからなる。第１凹部１１０Ａは、裏面１０２Ａ側に位置し、第１底面１１１Ａおよび４つの第１傾斜内側面１１２Ａを有する。第２凹部１２０Ａは、第１凹部１１０Ａよりも主面１０１Ａ側に位置し、第２底面１２１Ａおよび４つの第２傾斜内側面１２２Ａを有する。これらの第１凹部１１０Ａおよび第２凹部１２０Ａの形状は、主面１０１Ａとして（１００）面が採用されていることに依存している。
凹部１０５Ａが形成されていることにより、主面１０１Ａは、平面視矩形環状とされている。より具体的には、主面１０１Ａのうち凹部１０５Ａを挟んでｙ方向に離れて位置する２つの部位が、凹部１０５Ａを挟んでｘ方向に離れて位置する２つの部位よりも顕著に大とされている。
第１凹部１１０Ａは、平面視矩形状である。第１凹部１１０Ａの深さは、たとえば１８０μｍ程度である。第１底面１１１Ａは、平面視矩形状である。４つの第１傾斜内側面１１２Ａは、平面視において第１底面１１１Ａを囲んでおり、第１底面１１１Ａと接する部分を上底とする略台形状である。各第１傾斜内側面１１２Ａは、第１底面１１１Ａに対して傾いている。本実施形態においては、第１傾斜内側面１１２Ａのｘｙ平面に対する傾斜角度が５５°程度である。なお、第１傾斜内側面１１２Ａが略台形状であり、かつ上記傾斜角度が５５°である点は、主面１０１Ａとして（１００）面を採用したことに依存している。
第２凹部１２０Ａは、平面視矩形状である。第２凹部１２０Ａの深さは、たとえば２６０μｍ程度である。２つの第２底面１２１Ａは、平面視矩形状であり、第１凹部１１０Ａを挟んでいる。また、各第２底面１２１Ａは、第１傾斜内側面１１２Ａに繋がっている。４つの第２傾斜内側面１２２Ａは、平面視において２つの第２底面１２１Ａを囲み、略台形状である。各第２傾斜内側面１２２Ａは、第２底面１２１Ａに対して傾いている。本実施形態においては、第２傾斜内側面１２２Ａのｘｙ平面に対する傾斜角度が５５°程度である。なお、第２傾斜内側面１２２Ａが略台形状であり、かつ上記傾斜角度が５５°である点は、主面１０１Ａとして（１００）面を採用したことに依存している。
配線部２００Ａは、第１素子３１０Ａ、第２素子３２０Ａおよび第３素子３３０Ａを搭載し、これらに入出力する電流経路を構成するためのものである。配線部２００Ａは、主に絶縁層１０４Ａ上に形成されており、本実施形態においては、バリアシード層２０１Ａとめっき層２０２Ａとが積層された構造を有する。
バリアシード層２０１Ａは、所望のめっき層２０２Ａを形成するためのいわゆる下地層であり、絶縁層１０４Ａ上に形成されている。バリアシード層２０１Ａは、絶縁層１０４Ａ上に形成されたたとえばバリア層としてのＴｉ層とこのバリア層上に積層されたシード層としてのＣｕ層とからなる。バリアシード層２０１Ａは、たとえばスパッタリングによって形成される。
めっき層２０２Ａは、たとえばＣｕからなりバリアシード層２０１Ａを利用した電解めっきによって形成される。めっき層２０２Ａの厚さは、たとえば５μｍ程度である。
本実施形態においては、配線部２００Ａは、第１底面パッド２１１Ａ、第２底面パッド２２１Ａ、外部端子２４０Ａ、連絡経路２５１Ａ，２５２Ａ、配線パターン２６０Ａ、および第２素子用パッド２６１Ａを有している。
第１底面パッド２１１Ａは、第１凹部１１０Ａの第１底面１１１Ａに複数形成されている。本実施形態においては、第１底面パッド２１１Ａは、第３素子３３０Ａを搭載するために用いられる。
第２底面パッド２２１Ａは、第２凹部１２０Ａの第２底面１２１Ａに形成されている。本実施形態においては、各第２底面１２１Ａにおいて複数の第２底面パッド２２１Ａが形成されている。より具体的には、ｘ方向に並んだ複数ずつの第２底面パッド２２１Ａが第１凹部１１０Ａを挟んでｙ方向に離れて配置されている。本実施形態においては、第２底面パッド２２１Ａは、第１素子３１０Ａを搭載するために用いられる。
外部端子２４０Ａは、主面１０１Ａに形成されており、半導体装置１Ａをたとえば図示しない電子機器の回路基板に面実装するために用いられる。本実施形態においては、主面１０１Ａのうち凹部１０５Ａを挟んでｙ方向に離れて配置された２つの部位に、４つずつの外部端子２４０Ａが形成されている。また、各外部端子２４０Ａは、その一辺が凹部１０５Ａの外縁に接している。外部端子２４０Ａは、上述したバリアシード層２０１Ａおよびめっき層２０２Ａ上に、さらにたとえばＮｉ，Ｐｄ，Ａｕなどの金属を無電解めっきすることによって得られたバンプが形成された構造とされている。これにより、図２に示すように、外部端子２４０Ａは、ｚ方向に膨出した形状となっている。
連絡経路２５１Ａは、主面１０１Ａから第２底面１２１Ａに至る経路を構成しており、主に外部端子２４０Ａと第２底面パッド２２１Ａとを導通させている。図２に示すように、本実施形態においては、連絡経路２５１Ａは、第２凹部１２０Ａの第２傾斜内側面１２２Ａを経由して第２底面１２１Ａに至っている。連絡経路２５２Ａは、第２底面１２１Ａから第１底面１１１Ａに至る経路を構成しており、主に第２底面パッド２２１Ａと第１底面パッド２１１Ａとを導通させている。連絡経路２５２Ａは、第１凹部１１０Ａの第１傾斜内側面１１２Ａを経由して第１底面１１１Ａに至っている。なお、連絡経路２５１Ａ，２５２Ａは、外部端子２４０Ａ、第２底面パッド２２１Ａおよび第１底面パッド２１１Ａのそれぞれの配置等に応じて適宜形成位置が決定される。図２において、連絡経路２５１Ａ，２５２Ａが第２および第１傾斜内側面２１２Ａ，１１２Ａに形成される態様を表すが、詳細な形成位置については省略している。また、図１においては、連絡経路２５１Ａ，２５２Ａを省略している。
配線パターン２６０Ａは、第１素子３１０Ａの下面３１１Ａ（第１底面１１１Ａと対向する面）の所定領域に形成されており、Ｃｕなどの導電性の金属薄膜からなる。配線パターン２６０Ａは、第２底面パッド２２１Ａと第２素子３２０Ａとを導通させる経路を構成している。第２素子用パッド２６１Ａは、第２素子３２０Ａを搭載するために用いられ、第１素子３１０Ａの下面３１１Ａに複数設けられている。第２素子用パッド２６１Ａは、配線パターン２６０Ａを介して第２底面パッド２２１Ａに導通している。
なお、本実施形態においては、図１における図中上方の左から２番目に位置する外部端子２４０Ａがいわゆるグランド端子とされている。この外部端子２４０Ａに導通する連絡経路２５１Ａ、第２底面パッド２２１Ａ、連絡経路２５２Ａ、および第１底面パッド２１１Ａがグランド接続される。
第１素子３１０Ａは、第２底面１２１Ａに支持されており、複数の第２底面パッド２２１Ａを利用して第１はんだ３５１Ａを介して搭載されている。第１素子３１０Ａは、たとえば第２素子３２０Ａおよび第３素子３３０Ａを制御するためのものであり、集積回路素子である。第１素子３１０Ａは、主面１０１Ａの法線方向視（ｚ方向視）において第３素子３３０Ａの少なくとも一部と重なっている。第１はんだ３５１Ａは、たとえば錫（Ｓｎ）、銀（Ａｇ）などの金属材料を含んで構成されており、その融点は、たとえば２２０℃程度である。
第２素子３２０Ａは、第１素子３１０Ａに支持されており、複数の第２素子用パッド２６１Ａを利用して第２はんだ３５２Ａを介して搭載されている。本実施形態において、第２素子３２０Ａのｙ方向における寸法は、第１素子３１０Ａおよび第３素子３３０Ａのいずれのｙ方向における寸法よりも小である。本実施形態においては、第２素子３２０Ａは、第１素子３１０Ａの下面３１１Ａから吊り下げられるような格好となっている。第２はんだ３５２Ａは、たとえば錫（Ｓｎ）、アンチモン（Ｓｂ）などの金属材料を含んで構成されている。第２はんだ３５２Ａの融点は、たとえば２５０℃程度であり、第１はんだ３５１Ａの融点よりも高い。
第３素子３３０Ａは、第１底面１１１Ａに支持されており、複数の第１底面パッド２１１Ａを利用して第３はんだ３５３Ａを介して搭載されている。第３はんだ３５３Ａは、たとえば錫（Ｓｎ）、銀（Ａｇ）などの金属材料を含んで構成されており、その融点は、たとえば２２０℃程度である。
封止樹脂４００Ａは、第１ないし第３素子３１０Ａ，３２０Ａ，３３０Ａを覆っており、凹部１０５Ａ（第１凹部１１０Ａおよび第２凹部１２０Ａ）に充填されている。本実施形態においては、封止樹脂４００Ａは、第１ないし第３素子３１０Ａ，３２０Ａ，３３０Ａの全体を覆っている。一方、封止樹脂４００Ａは、外部端子２４０Ａを露出させている。封止樹脂４００Ａの材質としては、たとえばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリベンゾオキサゾール（ＰＢＯ）樹脂、シリコーン樹脂が挙げられる。封止樹脂４００Ａは、透光性樹脂または非透光性樹脂のいずれであってもよいが、本実施形態においては、非透光性樹脂が好ましい。
次に、半導体装置１Ａの製造方法について、図４〜図２０を参照しつつ以下に説明する。なお、これらの図においては、図１のＩＩ−ＩＩ線に沿うｙｚ平面における断面を示している。
まず、図４に示すように基板材料１００Ａ’を用意する。基板材料１００Ａ’は、半導体材料の単結晶からなり、本実施形態においては、Ｓｉ単結晶からなる。基板材料１００Ａ’の厚さは、たとえば６００μｍ程度である。基板材料１００Ａ’は、上述した半導体装置１Ａの基板１００Ａが複数個取りできるサイズである。すなわち、以降の製造工程においては、複数の半導体装置１Ａを一括して製造する手法を前提としている。１つの半導体装置１Ａを製造する方法であっても構わないが、工業上の効率を考慮すると、複数の半導体装置１Ａを一括して製造する手法が現実的である。
基板材料１００Ａ’は、ｚ方向において互いに反対側を向く主面１０１Ａおよび裏面１０２Ａを有している。本実施形態においては、主面１０１Ａとして結晶方位が（１００）である面、（１００）面を採用する。次いで、主面１０１Ａをたとえば酸化させることによりＳｉＯ2からなるマスク層１９１Ａを形成する。マスク層１９１Ａの厚さは、たとえば０．７〜１．０μｍ程度である。
次いで、図５に示すように、マスク層１９１Ａに対してたとえばエッチングによるパターニングを行う。これにより、マスク層１９１Ａに開口を形成する。この開口の形状および大きさは、最終的に得ようとする第１凹部１１０Ａの形状および大きさに応じて設定する。開口は、たとえば矩形状である。
次いで、図６に示すように、第１凹部１１０Ａを形成する。第１凹部１１０Ａの形成は、たとえばＫＯＨを用いた異方性エッチングによって行う。ＫＯＨは、Ｓｉ単結晶に対して良好な異方性エッチングを実現しうるアルカリエッチング溶液の一例である。この異方性エッチングを行うことにより、第１底面１１１Ａおよび４つの第１傾斜内側面１１２Ａを有する第１凹部１１０Ａが形成される。第１傾斜内側面１１２Ａがｘｙ平面に対してなす角度は、５５°程度となる。
次いで、マスク層１９１Ａに対してさらにパターニングを施すことにより、図７に示すようにマスク層１９２Ａを形成する。マスク層１９２Ａは、マスク層１９１Ａよりも開口面積が大となっている。この開口は、たとえば矩形状である。この開口の形状および大きさは、最終的に得ようとする第２凹部１２０Ａの形状および大きさに応じて設定する。
次いで、図８に示すように、凹部１０５Ａを形成する。凹部１０５Ａを形成するには、たとえば上述したＫＯＨを用いた異方性エッチングを行う。この異方性エッチングにより、第１凹部１１０Ａがより深く大きくなるとともに、新たに第２凹部１２０Ａが形成される。第２凹部１２０Ａは、第１凹部１１０Ａを挟む２つの第２底面１２１Ａと第１凹部１１０Ａを囲む４つの第２傾斜内側面１２２Ａとを有する。第２傾斜内側面１２２Ａは、第１傾斜内側面１１２Ａと同様に、ｘｙ平面となす角度が５５°程度となる。このように２回の異方性エッチングを経ることにより、第１凹部１１０Ａおよび第２凹部１２０Ａを有する、二段形状とされた凹部１０５Ａが形成される。本実施形態においては、第１凹部１１０Ａの深さが１８０μｍ程度であり、第２凹部１２０Ａの深さが２６０μｍ程度である。
次いで、図９に示すように、マスク層１９２Ａを除去する。この除去は、たとえばＨＦを用いたエッチングによって行う。
次いで、図１０に示すように、たとえばＳｉＯ2からなる絶縁層１０４Ａを形成する。絶縁層１０４Ａの形成は、基板材料１００Ａ’のうち裏面１０２Ａとは反対側部分全体を酸化させることにより行う。これにより、厚さがたとえば０．７〜１．０μｍ程度の絶縁層１０４Ａが得られる。
次いで、図１１に示すように、バリアシード層２０１Ａを形成する。バリアシード層２０１Ａの形成は、たとえばスパッタリングによって行う。具体的には、絶縁層１０４Ａ上にＴｉからなる層をスパッタリングによって形成する。このＴｉからなる層は、バリア層として機能する。次いで、上記バリア層上にＣｕからなる層をスパッタリングによって形成する。このＣｕからなる層は、シード層として機能する。このようなスパッタリングによってバリアシード層２０１Ａが得られる。
次いで、図１２に示すように、マスク層２９１Ａを形成する。マスク層２９１Ａの形成は、たとえば感光性のレジスト樹脂をスプレー塗布することによって行う。
次いで、図１３に示すように、マスク層２９１Ａに対してパターニングを施す。このパターニングは、マスク層２９１Ａに対してたとえばフォトリソグラフィの手法を用いた露光および現像を行うことにより、所望の部位を削除することによって行う。このパターニングによって得られたマスク層２９１Ａの形状は、上述した配線部２００Ａ（第１底面パッド２１１Ａ、第２底面パッド２２１Ａ、外部端子２４０Ａおよび連絡経路２５１Ａ，２５２Ａ）の形状に対応している。なお、凹部１０５Ａがある程度の深さを有することに対応して、上記露光の焦点深さを変化させながら、複数回の上記露光を行なってもよい。
次いで、図１４に示すように、めっき層２０２Ａを形成する。めっき層２０２Ａの形成は、たとえばバリアシード層２０１Ａの上記シード層を利用した電解メッキによって行う。この結果、たとえばＣｕからなるめっき層２０２Ａが得られる。めっき層２０２Ａの厚さは、たとえば５μｍ程度である。めっき層２０２Ａは、上述した配線部２００Ａの形状となっている。
次いで、図１５に示すように、マスク層２９１Ａを削除する。次いで、図１６に示すように、バリアシード層２０１Ａのうちめっき層２０２Ａから露出した部分を除去する。バリアシード層２０１Ａの除去は、たとえばウエットエッチングによって行う。これにより、ともにパターニングが施されたバリアシード層２０１Ａおよびめっき層２０２Ａからなる配線部２００Ａが得られる。
次いで、図１７に示すように、第１ないし第３素子３１０Ａ，３２０Ａ，３３０Ａを搭載する。ここで、第２素子３２０Ａは、あらかじめ第１素子３１０Ａに搭載しておく。すなわち、第２素子３２０Ａがはんだ３５２Ａを介して第１素子３１０Ａに支持されており、第１および第２素子３１０Ａ，３２０Ａは、一体となった状態で搭載する。第１素子３１０Ａには、はんだ３５１Ａとなるはんだボールを形成しておく。これらのはんだボールには、フラックスを塗布しておく。このフラックスの粘着性を利用して、第１素子３１０Ａを第２底面１２１Ａに載置する。また、第３素子３１０Ａには、はんだ３５３Ａとなるはんだボールを形成しておく。これらのはんだボールには、フラックスを塗布しておく。このフラックスの粘着性を利用して、第３素子３３０Ａを第１底面１１１Ａに載置する。そして、リフロー炉によって加熱処理を行い、上記はんだボールを溶融させた後に硬化させることにより、第１素子３１０Ａおよび第３素子３３０Ａの搭載が完了する。リフロー炉での加熱温度は、第２はんだ３５２Ａの融点（たとえば約２５０℃）よりも低く、かつ第１および第３はんだ３５１Ａ，３５３Ａの融点（たとえば約２２０℃）よりも高い温度とする。これにより、リフロー炉での加熱処理時に第２はんだ３５２Ａが溶融することはない。
次いで、図１８に示すように、封止樹脂４００Ａを形成する。封止樹脂４００Ａの形成は、たとえば浸透性に優れるとともに、感光することによって硬化する樹脂材料を主に凹部１０５Ａ（第１凹部１１０Ａおよび第２凹部１２０Ａ）に充填し、これを硬化させることによって行う。この際、この樹脂材料によって第１ないし第３素子３１０Ａ，３２０Ａ，３３０Ａの全体を覆っておく。一方、主面１０１Ａ上のめっき層２０２Ａの一部を確実に露出させておく。また、後述する切断領域には、封止樹脂４００Ａが重ならないように形成する。なお、封止樹脂４００Ａを形成するための材料を例示すると、たとえばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリベンゾオキサゾール（ＰＢＯ）樹脂、シリコーン樹脂が挙げられる。封止樹脂４００Ａは、透光性樹脂または非透光性樹脂のいずれであってもよいが、本実施形態においては、非透光性樹脂が好ましい。
次いで、図１９に示すように、外部端子２４０Ａに、たとえばＮｉ，Ｐｄ，Ａｕなどの金属を無電解めっきすることによってｚ方向に膨出するバンプを形成する。
次いで、図２０に示すように、基板材料１００Ａ’をたとえばダイサーＤｃによって切断する。この際、ダイサーＤｃによって基板材料１００Ａ’のみを切断し、たとえば封止樹脂４００Ａは切断しない。この切断を経ることにより、図１、図２に示した半導体装置１Ａが得られる。
次に、半導体装置１Ａの作用について説明する。
本実施形態によれば、第１ないし第３素子３１０Ａ，３２０Ａ，３３０Ａが半導体材料からなる基板１００Ａの凹部１０５Ａに収容されている。このため、第１ないし第３素子３１０Ａ，３２０Ａ，３３０Ａを支持するためのリードを設ける必要がない。リードを金型成形する場合と比較して、半導体材料からなる基板１００Ａは、形状を作り変えるために発生する費用が少ない。したがって、半導体装置１Ａのコストを低減することができる。特に、半導体装置１Ａを少量生産する場合に、コスト低減効果が顕著である。
第１素子３１０Ａは凹部１０５Ａの底面（第２底面１２１Ａ）に支持されており、第２素子３２０Ａは第１素子３１０Ａに支持されている。このような構成によれば、凹部１０５Ａの底面（第２底面１２１Ａ）に１つの素子（第１素子３１０Ａ）を搭載することによって、実質的に２つの素子（第１素子３１０Ａおよび第２素子３２０Ａ）を凹部１０５Ａに積層状に収容することができる。これにより、凹部１０５Ａにおいて複数の素子を効率よく立体的に配置することができる。
本実施形態においては、基板１００ＡがＳｉに代表される半導体材料の単結晶からなることにより、第１傾斜内側面１１２Ａおよび第２傾斜内側面１２２Ａを第１底面１１１Ａおよび第２底面１２１Ａに対して既知の所定角度だけ正確に傾いた面として仕上げることができる。特に、基板１００ＡがＳｉからなり、主面１０１Ａとして（１００）面を採用することにより、第１底面１１１Ａおよび第２底面１２１Ａに対する４つの第１傾斜内側面１１２Ａおよび４つの第２傾斜内側面１２２Ａの角度をいずれも５５°程度に設定することができる。これにより、半導体装置１Ａをバランスの良い形状構成とすることが可能である。
本実施形態においては、凹部１０５Ａが第１凹部１１０Ａおよび第２凹部１２０Ａによって二段形状に形成されている。第２凹部１２０Ａの底面（第２底面１２１Ａ）に第１素子３１０Ａが支持されており、第１凹部１１０Ａの底面（第１底面１１１Ａ）に第３素子３３０Ａが支持されている。このような構成によれば、第２凹部１２０Ａおよび第１凹部１１０Ａは、第１素子３１０Ａおよび第３素子３３０Ａをそれぞれ収容する専用の空間として用いることができ、ｚ方向において異なる位置により多くの素子（第１ないし第３素子３１０Ａ，３２０Ａ，３３０Ａ）を立体的に配置することができる。
第２素子３２０Ａは、第１素子３１０Ａの下面３１１Ａに吊り下げられるような格好で当該第１素子３１０Ａに支持されている。このような構成によれば、第２素子３２０Ａのｙ方向における寸法が、上述のように第１素子３１０Ａおよび第３素子３３０Ａよりも小さい場合、あるいは第１素子３１０Ａと第３素子３３０Ａの間の寸法である場合、第２素子３２０Ａを、第１素子３１０Ａに支持させつつ、第１素子３１０Ａと第３素子３３０Ａとの間に効率よく配置することができる。
第２素子３２０Ａは、第２はんだ３５２Ａを介して第１素子３１０Ａに支持されている。この第２はんだ３５２Ａの融点（たとえば２５０℃）は、第１素子３１０Ａを第２底面１２１Ａに搭載するために介在する第１はんだ３５１Ａの融点（たとえば約２２０℃）よりも高い。このため、第１素子３１０Ａを搭載する際、第２素子３２０Ａをあらかじめ第１素子３１０Ａに搭載し、第２はんだ３５２Ａの融点よりも低く、かつ第１はんだ３５１Ａの融点よりも高い温度で加熱処理を行うと、第１はんだ３５１Ａだけが溶融する。したがって、第２はんだ３５２Ａを介して第２素子３２０Ａを吊り下げた格好の第１素子３１０Ａを、第１はんだ３５１Ａを利用して搭載する際、第２はんだ３５２Ａの溶融に起因する第２素子３２０Ａの脱落を回避することができる。したがって、第１素子３１０Ａを搭載する際、第２素子３２０Ａが支持された状態を適切に維持することができる。
第３素子３３０Ａを搭載するために介在する第３はんだ３５３Ａの融点は、第２はんだ３５２Ａの融点よりも低い。このため、第１素子３１０Ａおよび第３素子３３０Ａの基板１００Ａへの搭載は、第２はんだ３５２Ａの融点よりも低く、かつ第１および第３はんだ３５１Ａ，３５３Ａの融点よりも高い温度で加熱処理を実行することにより、一括して行うことができる。
図２１および図２２は、本発明の第２実施形態に基づく半導体装置を示している。本実施形態の半導体装置１Ｂは、基板１００Ｂ、配線部２００Ｂ、第１素子３１０Ｂ、２つの第２素子３２０Ｂ、第３素子３３０Ｂ、および封止樹脂４００Ｂを備えている。なお、図２１においては、理解の便宜上、封止樹脂４００Ｂを省略している。半導体装置１Ｂのサイズの一例を挙げると、平面視寸法が１．５ｍｍＸ２．５ｍｍ程度、厚さが０．６ｍｍ程度である。
基板１００Ｂは、半導体装置１Ｂの土台となるものであり、基材１０３Ｂおよび絶縁層１０４Ｂからなる。基板１００Ｂは、主面１０１Ｂ、裏面１０２Ｂおよび凹部１０５Ｂを有する。基板１００Ｂの厚さは、たとえば６００μｍ程度である。なお、本実施形態においては、主面１０１Ｂおよび裏面１０２Ｂがｚ方向において互いに反対側を向いており、ｚ方向が半導体装置１Ｂの厚さ方向に相当する。また、ｘ方向およびｙ方向は、いずれもｚ方向に対して直角である。
基材１０３Ｂは、半導体材料の単結晶からなり、本実施形態においては、Ｓｉ単結晶からなる。また、絶縁層１０４Ｂは、本実施形態においては、ＳｉＯ2からなる。なお、基材１０３Ｂの材質は、Ｓｉに限定されず、後述する意図を満たす凹部１０５Ｂを形成可能なものであればよい。絶縁層１０４Ｂは、基材１０３Ｂのうち裏面１０２Ｂとは反対側から臨む部分を覆っている。絶縁層１０４Ｂの厚さは、たとえば０．１〜１．０μｍ程度である。
本実施形態においては、主面１０１Ｂとして、基材１０３Ｂの（１００）面が採用されている。凹部１０５Ｂは、主面１０１Ｂから裏面１０２Ｂに向かって凹んでいる。本実施形態においては、凹部１０５Ｂは、第１凹部１１０Ｂおよび第２凹部１２０Ｂからなる。第１凹部１１０Ｂは、裏面１０２Ｂ側に位置し、第１底面１１１Ｂおよび４つの第１傾斜内側面１１２Ｂを有する。第２凹部１２０Ｂは、第１凹部１１０Ｂよりも主面１０１Ｂ側に位置し、第２底面１２１Ｂおよび４つの第２傾斜内側面１２２Ｂを有する。これらの第１凹部１１０Ｂおよび第２凹部１２０Ｂの形状は、主面１０１Ｂとして（１００）面が採用されていることに依存している。
凹部１０５Ｂが形成されていることにより、主面１０１Ｂは、平面視矩形環状とされている。より具体的には、主面１０１Ｂのうち凹部１０５Ｂを挟んでｙ方向に離れて位置する２つの部位が、凹部１０５Ｂを挟んでｘ方向に離れて位置する２つの部位よりも顕著に大とされている。
第１凹部１１０Ｂは、平面視矩形状である。第１凹部１１０Ｂの深さは、たとえば１８０μｍ程度である。第１底面１１１Ｂは、平面視矩形状である。４つの第１傾斜内側面１１２Ｂは、平面視において第１底面１１１Ｂを囲んでおり、第１底面１１１Ｂと接する部分を上底とする略台形状である。各第１傾斜内側面１１２Ｂは、第１底面１１１Ｂに対して傾いている。本実施形態においては、第１傾斜内側面１１２Ｂのｘｙ平面に対する傾斜角度が５５°程度である。なお、第１傾斜内側面１１２Ｂが略台形状であり、かつ上記傾斜角度が５５°である点は、主面１０１Ｂとして（１００）面を採用したことに依存している。
第２凹部１２０Ｂは、平面視矩形状である。第２凹部１２０Ｂの深さは、たとえば２６０μｍ程度である。２つの第２底面１２１Ｂは、平面視矩形状であり、第１凹部１１０Ｂを挟んでいる。また、各第２底面１２１Ｂは、第１傾斜内側面１１２Ｂに繋がっている。４つの第２傾斜内側面１２２Ｂは、平面視において２つの第２底面１２１Ｂを囲み、略台形状である。各第２傾斜内側面１２２Ｂは、第２底面１２１Ｂに対して傾いている。本実施形態においては、第２傾斜内側面１２２Ｂのｘｙ平面に対する傾斜角度が５５°程度である。なお、第２傾斜内側面１２２Ｂが略台形状であり、かつ上記傾斜角度が５５°である点は、主面１０１Ｂとして（１００）面を採用したことに依存している。
配線部２００Ｂは、第１素子３１０Ｂ、第２素子３２０Ｂおよび第３素子３３０Ｂを搭載し、これらに入出力する電流経路を構成するためのものである。配線部２００Ｂは、主に絶縁層１０４Ｂ上に形成されており、本実施形態においては、バリアシード層２０１Ｂとめっき層２０２Ｂとが積層された構造を有する。
バリアシード層２０１Ｂは、所望のめっき層２０２Ｂを形成するためのいわゆる下地層であり、絶縁層１０４Ｂ上に形成されている。バリアシード層２０１Ｂは、絶縁層１０４Ｂ上に形成されたたとえばバリア層としてのＴｉ層とこのバリア層上に積層されたシード層としてのＣｕ層とからなる。バリアシード層２０１Ｂは、たとえばスパッタリングによって形成される。
めっき層２０２Ｂは、たとえばＣｕからなりバリアシード層２０１Ｂを利用した電解めっきによって形成される。めっき層２０２Ｂの厚さは、たとえば５μｍ程度である。
本実施形態においては、配線部２００Ｂは、第１底面パッド２１１Ｂ、第２底面パッド２２１Ｂ、外部端子２４０Ｂ、連絡経路２５１Ｂ，２５２Ｂ、配線パターン２６０Ｂ，２７０Ｂ、および第２素子用パッド２６１Ｂ，２７１Ｂを有している。
第１底面パッド２１１Ｂは、第１凹部１１０Ｂの第１底面１１１Ｂに複数形成されている。本実施形態においては、第１底面パッド２１１Ｂは、第３素子３３０Ｂを搭載するために用いられる。
第２底面パッド２２１Ｂは、第２凹部１２０Ｂの第２底面１２１Ｂに形成されている。本実施形態においては、各第２底面１２１Ｂにおいて複数の第２底面パッド２２１Ｂが形成されている。より具体的には、ｘ方向に並んだ複数ずつの第２底面パッド２２１Ｂが第１凹部１１０Ｂを挟んでｙ方向に離れて配置されている。本実施形態においては、第２底面パッド２２１Ｂは、第１素子３１０Ｂを搭載するために用いられる。
外部端子２４０Ｂは、主面１０１Ｂに形成されており、半導体装置１Ｂをたとえば図示しない電子機器の回路基板に面実装するために用いられる。本実施形態においては、主面１０１Ｂのうち凹部１０５Ｂを挟んでｙ方向に離れて配置された２つの部位に、４つずつの外部端子２４０Ｂが形成されている。また、各外部端子２４０Ｂは、その一辺が凹部１０５Ｂの外縁に接している。外部端子２４０Ｂは、上述したバリアシード層２０１Ｂおよびめっき層２０２Ｂ上に、さらにたとえばＮｉ，Ｐｄ，Ａｕなどの金属を無電解めっきすることによって得られたバンプが形成された構造とされている。これにより、図２２に示すように、外部端子２４０Ｂは、ｚ方向に膨出した形状となっている。
連絡経路２５１Ｂは、主面１０１Ｂから第２底面１２１Ｂに至る経路を構成しており、主に外部端子２４０Ｂと第２底面パッド２２１Ｂとを導通させている。図２２に示すように、本実施形態においては、連絡経路２５１Ｂは、第２凹部１２０Ｂの第２傾斜内側面１２２Ｂを経由して第２底面１２１Ｂに至っている。連絡経路２５２Ｂは、第２底面１２１Ｂから第１底面１１１Ｂに至る経路を構成しており、主に第２底面パッド２２１Ｂと第１底面パッド２１１Ｂとを導通させている。連絡経路２５２Ｂは、第１凹部１１０Ｂの第１傾斜内側面１１２Ｂを経由して第１底面１１１Ｂに至っている。なお、連絡経路２５１Ｂ，２５２Ｂは、外部端子２４０Ｂ、第２底面パッド２２１Ｂおよび第１底面パッド２１１Ｂのそれぞれの配置等に応じて適宜形成位置が決定される。図２２において、連絡経路２５１Ｂ，２５２Ｂが第２および第１傾斜内側面２１２Ｂ，１１２Ｂに形成される態様を表すが、詳細な形成位置については省略している。また、図２１においては、連絡経路２５１Ｂ，２５２Ｂを省略している。
配線パターン２６０Ｂは、第１素子３１０Ｂの下面３１１Ｂ（第１底面１１１Ｂと対向する面）の所定領域に形成されており、Ｃｕなどの導電性の金属薄膜からなる。配線パターン２７０Ｂは、第１素子３１０Ｂの上面３１２Ｂ（第１底面１１１Ｂと対向する面とは反対側の面）ないし側面の所定領域に形成されており、Ｃｕなどの導電性の金属薄膜からなる。配線パターン２６０Ｂ，２７０Ｂは、第２底面パッド２２１Ｂと第２素子３２０Ｂとを導通させる経路を構成している。第２素子用パッド２６１Ｂ，２７１Ｂは、第２素子３２０Ｂを搭載するために用いられる。第２素子用パッド２６１Ｂは第１素子３１０Ｂの下面３１１Ｂに複数設けられ、第２素子用パッド２７１Ｂは第１素子３１０Ｂの上面３１２Ｂに複数設けられている。第２素子用パッド２６１Ｂ，２７１Ｂは、配線パターン２６０Ｂ，２７０Ｂを介して第２底面パッド２２１Ｂに導通している。
なお、本実施形態においては、図２１における図中上方の左から２番目に位置する外部端子２４０Ｂがいわゆるグランド端子とされている。この外部端子２４０Ｂに導通する連絡経路２５１Ｂ、第２底面パッド２２１Ｂ、連絡経路２５２Ｂ、および第１底面パッド２１１Ｂがグランド接続される。
第１素子３１０Ｂは、第２底面１２１Ｂに支持されており、複数の第２底面パッド２２１Ｂを利用して第１はんだ３５１Ｂを介して搭載されている。第１素子３１０Ｂは、たとえば第２素子３２０Ｂおよび第３素子３３０Ｂを制御するためのものであり、集積回路素子である。第１素子３１０Ｂは、主面１０１Ｂの法線方向視（ｚ方向視）において第３素子３３０Ｂの少なくとも一部と重なっている。第１はんだ３５１Ｂは、たとえば錫（Ｓｎ）、銀（Ａｇ）などの金属材料を含んで構成されており、その融点は、たとえば２２０℃程度である。
第２素子３２０Ｂは、第１素子３１０Ｂに支持されており、複数の第２素子用パッド２６１Ｂを利用して第２はんだ３５２Ｂを介して搭載されている。本実施形態においては、第１素子３１０Ｂの下面３１１Ｂおよび上面３１２Ｂの各々に第２素子３２０Ｂが搭載されている。本実施形態においては、第１素子３１０Ｂの下面３１１Ｂに搭載された第２素子３２０Ｂは、当該下面３１１Ｂから吊り下げられるような格好となっている。本実施形態において、下面３１１Ｂに搭載された第２素子３２０Ｂのｙ方向における寸法は、第１素子３１０Ｂおよび第３素子３３０Ｂのいずれのｙ方向における寸法よりも小である。第２はんだ３５２Ｂは、たとえば錫（Ｓｎ）、アンチモン（Ｓｂ）などの金属材料を含んで構成されている。第２はんだ３５２Ｂの融点は、たとえば２５０℃程度であり、第１はんだ３５１Ｂの融点よりも高い。
第３素子３３０Ｂは、第１底面１１１Ｂに支持されており、複数の第１底面パッド２１１Ｂを利用して第３はんだ３５３Ｂを介して搭載されている。第３はんだ３５３Ｂは、たとえば錫（Ｓｎ）、銀（Ａｇ）などの金属材料を含んで構成されており、その融点は、たとえば２２０℃程度である。
封止樹脂４００Ｂは、第１ないし第３素子３１０Ｂ，３２０Ｂ，３３０Ｂを覆っており、凹部１０５Ｂ（第１凹部１１０Ｂおよび第２凹部１２０Ｂ）に充填されている。本実施形態においては、封止樹脂４００Ｂは、第１ないし第３素子３１０Ｂ，３２０Ｂ，３３０Ｂの全体を覆っている。一方、封止樹脂４００Ｂは、外部端子２４０Ｂを露出させている。封止樹脂４００Ｂの材質としては、たとえばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリベンゾオキサゾール（ＰＢＯ）樹脂、シリコーン樹脂が挙げられる。封止樹脂４００Ｂは、透光性樹脂または非透光性樹脂のいずれであってもよいが、本実施形態においては、非透光性樹脂が好ましい。
次に、半導体装置１Ｂの作用について説明する。
本実施形態によれば、第１ないし第３素子３１０Ｂ，３２０Ｂ，３３０Ｂが半導体材料からなる基板１００Ｂの凹部１０５Ｂに収容されている。このため、第１ないし第３素子３１０Ｂ，３２０Ｂ，３３０Ｂを支持するためのリードを設ける必要がない。リードを金型成形する場合と比較して、半導体材料からなる基板１００Ｂは、形状を作り変えるために発生する費用が少ない。したがって、半導体装置１Ｂのコストを低減することができる。特に、半導体装置１Ｂを少量生産する場合に、コスト低減効果が顕著である。
第１素子３１０Ｂは凹部１０５Ｂの底面（第２底面１２１Ｂ）に支持されており、第２素子３２０Ｂは第１素子３１０Ｂに支持されている。このような構成によれば、凹部１０５Ｂの底面（第２底面１２１Ｂ）に１つの素子（第１素子３１０Ｂ）を搭載することによって、実質的に３つの素子（第１素子３１０Ｂおよび２つの第２素子３２０Ｂ）を凹部１０５Ｂに積層状に収容することができる。これにより、凹部１０５Ｂにおいて複数の素子を効率よく立体的に配置することができる。
本実施形態においては、基板１００ＢがＳｉに代表される半導体材料の単結晶からなることにより、第１傾斜内側面１１２Ｂおよび第２傾斜内側面１２２Ｂを第１底面１１１Ｂおよび第２底面１２１Ｂに対して既知の所定角度だけ正確に傾いた面として仕上げることができる。特に、基板１００ＢがＳｉからなり、主面１０１Ｂとして（１００）面を採用することにより、第１底面１１１Ｂおよび第２底面１２１Ｂに対する４つの第１傾斜内側面１１２Ｂおよび４つの第２傾斜内側面１２２Ｂの角度をいずれも５５°程度に設定することができる。これにより、半導体装置１Ｂをバランスの良い形状構成とすることが可能である。
本実施形態においては、凹部１０５Ｂが第１凹部１１０Ｂおよび第２凹部１２０Ｂによって二段形状に形成されている。第２凹部１２０Ｂの底面（第２底面１２１Ｂ）に第１素子３１０Ｂが支持されており、第１凹部１１０Ｂの底面（第１底面１１１Ｂ）に第３素子３３０Ｂが支持されている。このような構成によれば、第２凹部１２０Ｂおよび第１凹部１１０Ｂは、第１素子３１０Ｂおよび第３素子３３０Ｂをそれぞれ収容する専用の空間として用いることができ、ｚ方向において異なる位置により多くの素子（第１ないし第３素子３１０Ｂ，３２０Ｂ，３３０Ｂ）を立体的に配置することができる。
第１素子３１０Ｂの下面３１１Ｂに搭載された第２素子３２０Ｂは、当該下面３１１Ｂに吊り下げられるような格好で第１素子３１０Ｂに支持されている。このような構成によれば、第２素子３２０Ｂのｙ方向における寸法が、上述のように第１素子３１０Ｂおよび第３素子３３０Ｂよりも小さい場合、あるいは第１素子３１０Ｂと第３素子３３０Ｂの間の寸法である場合、第２素子３２０Ｂを、第１素子３１０Ｂに支持させつつ、第１素子３１０Ｂと第３素子３３０Ｂとの間に効率よく配置することができる。
第２素子３２０Ｂは、第２はんだ３５２Ｂを介して第１素子３１０Ｂに支持されている。この第２はんだ３５２Ｂの融点（たとえば２５０℃）は、第１素子３１０Ｂを第２底面１２１Ｂに搭載するために介在する第１はんだ３５１Ｂの融点（たとえば約２２０℃）よりも高い。このため、第１素子３１０Ｂを搭載する際、第２素子３２０Ｂをあらかじめ第１素子３１０Ｂに搭載し、第２はんだ３５２Ｂの融点よりも低く、かつ第１はんだ３５１Ｂの融点よりも高い温度で加熱処理を行うと、第１はんだ３５１Ｂだけが溶融する。したがって、第２はんだ３５２Ｂを介して第２素子３２０Ｂが取り付けられた第１素子３１０Ｂを、第１はんだ３５１Ｂを利用して搭載する際、第２はんだ３５２Ｂの溶融に起因する第２素子３２０Ｂの脱落や不当な導通を回避することができる。したがって、第１素子３１０Ｂを搭載する際、第２素子３２０Ｂが支持された状態を適切に維持することができる。
第３素子３３０Ｂを搭載するために介在する第３はんだ３５３Ｂの融点は、第２はんだ３５２Ｂの融点よりも低い。このため、第１素子３１０Ｂおよび第３素子３３０Ｂの基板１００Ｂへの搭載は、第２はんだ３５２Ｂの融点よりも低く、かつ第１および第３はんだ３５１Ｂ，３５３Ｂの融点よりも高い温度で加熱処理を実行することにより、一括して行うことができる。
図２３および図２４は、本発明の第３実施形態に基づく半導体装置を示している。本実施形態の半導体装置１Ｃは、基板１００Ｃ、配線部２００Ｃ、第１素子３１０Ｃ、第２素子３２０Ｃ、第３素子３３０Ｃ、第４素子３４０Ｃ、および封止樹脂４００Ｃを備えている。なお、図２３においては、理解の便宜上、封止樹脂４００Ｃを省略している。半導体装置１Ｃのサイズの一例を挙げると、平面視寸法が１．５ｍｍＸ２．５ｍｍ程度、厚さが０．６ｍｍ程度である。
基板１００Ｃは、半導体装置１Ｃの土台となるものであり、基材１０３Ｃおよび絶縁層１０４Ｃからなる。基板１００Ｃは、主面１０１Ｃ、裏面１０２Ｃおよび凹部１０５Ｃを有する。基板１００Ｃの厚さは、たとえば６００μｍ程度である。なお、本実施形態においては、主面１０１Ｃおよび裏面１０２Ｃがｚ方向において互いに反対側を向いており、ｚ方向が半導体装置１Ｃの厚さ方向に相当する。また、ｘ方向およびｙ方向は、いずれもｚ方向に対して直角である。
基材１０３Ｃは、半導体材料の単結晶からなり、本実施形態においては、Ｓｉ単結晶からなる。また、絶縁層１０４Ｃは、本実施形態においては、ＳｉＯ2からなる。なお、基材１０３Ｃの材質は、Ｓｉに限定されず、後述する意図を満たす凹部１０５Ｃを形成可能なものであればよい。絶縁層１０４Ｃは、基材１０３Ｃのうち裏面１０２Ｃとは反対側から臨む部分を覆っている。絶縁層１０４Ｃの厚さは、たとえば０．１〜１．０μｍ程度である。
本実施形態においては、主面１０１Ｃとして、基材１０３Ｃの（１００）面が採用されている。凹部１０５Ｃは、主面１０１Ｃから裏面１０２Ｃに向かって凹んでいる。本実施形態においては、凹部１０５Ｃは、第１凹部１１０Ｃおよび第２凹部１２０Ｃからなる。第１凹部１１０Ｃは、裏面１０２Ｃ側に位置し、第１底面１１１Ｃおよび４つの第１傾斜内側面１１２Ｃを有する。第２凹部１２０Ｃは、第１凹部１１０Ｃよりも主面１０１Ｃ側に位置し、第２底面１２１Ｃおよび４つの第２傾斜内側面１２２Ｃを有する。これらの第１凹部１１０Ｃおよび第２凹部１２０Ｃの形状は、主面１０１Ｃとして（１００）面が採用されていることに依存している。
凹部１０５Ｃが形成されていることにより、主面１０１Ｃは、平面視矩形環状とされている。より具体的には、主面１０１Ｃのうち凹部１０５Ｃを挟んでｙ方向に離れて位置する２つの部位が、凹部１０５Ｃを挟んでｘ方向に離れて位置する２つの部位よりも顕著に大とされている。
第１凹部１１０Ｃは、平面視矩形状である。第１凹部１１０Ｃの深さは、たとえば２６０μｍ程度である。第１底面１１１Ｃは、平面視矩形状である。４つの第１傾斜内側面１１２Ｃは、平面視において第１底面１１１Ｃを囲んでおり、第１底面１１１Ｃと接する部分を上底とする略台形状である。各第１傾斜内側面１１２Ｃは、第１底面１１１Ｃに対して傾いている。本実施形態においては、第１傾斜内側面１１２Ｃのｘｙ平面に対する傾斜角度が５５°程度である。なお、第１傾斜内側面１１２Ｃが略台形状であり、かつ上記傾斜角度が５５°である点は、主面１０１Ｃとして（１００）面を採用したことに依存している。
第２凹部１２０Ｃは、平面視矩形状である。第２凹部１２０Ｃの深さは、たとえば１８０μｍ程度である。２つの第２底面１２１Ｃは、平面視矩形状であり、第１凹部１１０Ｃを挟んでいる。また、各第２底面１２１Ｃは、第１傾斜内側面１１２Ｃに繋がっている。４つの第２傾斜内側面１２２Ｃは、平面視において２つの第２底面１２１Ｃを囲み、略台形状である。各第２傾斜内側面１２２Ｃは、第２底面１２１Ｃに対して傾いている。本実施形態においては、第２傾斜内側面１２２Ｃのｘｙ平面に対する傾斜角度が５５°程度である。なお、第２傾斜内側面１２２Ｃが略台形状であり、かつ上記傾斜角度が５５°である点は、主面１０１Ｃとして（１００）面を採用したことに依存している。
配線部２００Ｃは、第１素子３１０Ｃ、第２素子３２０Ｃ、第３素子３３０Ｃおよび第４素子３４０Ｃを搭載し、これらに入出力する電流経路を構成するためのものである。配線部２００Ｃは、主に絶縁層１０４Ｃ上に形成されており、本実施形態においては、バリアシード層２０１Ｃとめっき層２０２Ｃとが積層された構造を有する。
バリアシード層２０１Ｃは、所望のめっき層２０２Ｃを形成するためのいわゆる下地層であり、絶縁層１０４Ｃ上に形成されている。バリアシード層２０１Ｃは、絶縁層１０４Ｃ上に形成されたたとえばバリア層としてのＴｉ層とこのバリア層上に積層されたシード層としてのＣｕ層とからなる。バリアシード層２０１Ｃは、たとえばスパッタリングによって形成される。
めっき層２０２Ｃは、たとえばＣｕからなりバリアシード層２０１Ｃを利用した電解めっきによって形成される。めっき層２０２Ｃの厚さは、たとえば５μｍ程度である。
本実施形態においては、配線部２００Ｃは、第１底面パッド２１１Ｃ、第２底面パッド２２１Ｃ、外部端子２４０Ｃ、連絡経路２５１Ｃ，２５２Ｃ、配線パターン２６０Ｃ、第２素子用パッド２６１Ｃ、配線パターン２８０Ｃ、および第４素子用パッド２８１Ｃを有している。
第１底面パッド２１１Ｃは、第１凹部１１０Ｃの第１底面１１１Ｃに複数形成されている。本実施形態においては、第１底面パッド２１１Ｃは、第３素子３３０Ｃを搭載するために用いられる。
第２底面パッド２２１Ｃは、第２凹部１２０Ｃの第２底面１２１Ｃに形成されている。本実施形態においては、各第２底面１２１Ｃにおいて複数の第２底面パッド２２１Ｃが形成されている。より具体的には、ｘ方向に並んだ複数ずつの第２底面パッド２２１Ｃが第１凹部１１０Ｃを挟んでｙ方向に離れて配置されている。本実施形態においては、第２底面パッド２２１Ｃは、第１素子３１０Ｃを搭載するために用いられる。
外部端子２４０Ｃは、主面１０１Ｃに形成されており、半導体装置１Ｃをたとえば図示しない電子機器の回路基板に面実装するために用いられる。本実施形態においては、主面１０１Ｃのうち凹部１０５Ｃを挟んでｙ方向に離れて配置された２つの部位に、４つずつの外部端子２４０Ｃが形成されている。また、各外部端子２４０Ｃは、その一辺が凹部１０５Ｃの外縁に接している。外部端子２４０Ｃは、上述したバリアシード層２０１Ｃおよびめっき層２０２Ｃ上に、さらにたとえばＮｉ，Ｐｄ，Ａｕなどの金属を無電解めっきすることによって得られたバンプが形成された構造とされている。これにより、図２４に示すように、外部端子２４０Ｃは、ｚ方向に膨出した形状となっている。
連絡経路２５１Ｃは、主面１０１Ｃから第２底面１２１Ｃに至る経路を構成しており、主に外部端子２４０Ｃと第２底面パッド２２１Ｃとを導通させている。図２に示すように、本実施形態においては、連絡経路２５１Ｃは、第２凹部１２０Ｃの第２傾斜内側面１２２Ｃを経由して第２底面１２１Ｃに至っている。連絡経路２５２Ｃは、第２底面１２１Ｃから第１底面１１１Ｃに至る経路を構成しており、主に第２底面パッド２２１Ｃと第１底面パッド２１１Ｃとを導通させている。連絡経路２５２Ｃは、第１凹部１１０Ｃの第１傾斜内側面１１２Ｃを経由して第１底面１１１Ｃに至っている。なお、連絡経路２５１Ｃ，２５２Ｃは、外部端子２４０Ｃ、第２底面パッド２２１Ｃおよび第１底面パッド２１１Ｃのそれぞれの配置等に応じて適宜形成位置が決定される。図２２において、連絡経路２５１Ｃ，２５２Ｃが第２および第１傾斜内側面２１２Ｃ，１１２Ｃに形成される態様を表すが、詳細な形成位置については省略している。また、図２３においては、連絡経路２５１Ｃ，２５２Ｃを省略している。
配線パターン２６０Ｃは、第１素子３１０Ｃの下面３１１Ｃ（第１底面１１１Ｃと対向する面）の所定領域に形成されており、Ｃｕなどの導電性の金属薄膜からなる。配線パターン２６０Ｃは、第２底面パッド２２１Ｃと第２素子３２０Ｃとを導通させる経路を構成している。第２素子用パッド２６１Ｃは、第２素子３２０Ｃを搭載するために用いられ、第１素子３１０Ｃの下面３１１Ｃに複数設けられている。第２素子用パッド２６１Ｃは、配線パターン２６０Ｃを介して第２底面パッド２２１Ｃに導通している。
配線パターン２８０Ｃは、第３素子３３０Ｃの上面（第１底面１１１Ｃと対向する面とは反対側の面）ないし側面の所定領域に形成されており、Ｃｕなどの導電性の金属薄膜からなる。配線パターン２８０Ｃは、第２底面パッド２２１Ｃと第４素子３４０Ｃとを導通させる経路を構成している。第４素子用パッド２８１Ｃは、第４素子３４０Ｃを搭載するために用いられ、第３素子３３０Ｃの上面に複数設けられている。第４素子用パッド２８１Ｃは、配線パターン２８０Ｃを介して第２底面パッド２２１Ｃに導通している。
なお、本実施形態においては、図２３における図中上方の左から２番目に位置する外部端子２４０Ｃがいわゆるグランド端子とされている。この外部端子２４０Ｃに導通する連絡経路２５１Ｃ、第２底面パッド２２１Ｃ、連絡経路２５２Ｃ、および第１底面パッド２１１Ｃがグランド接続される。
第１素子３１０Ｃは、第２底面１２１Ｃに支持されており、複数の第２底面パッド２２１Ｃを利用して第１はんだ３５１Ｃを介して搭載されている。第１素子３１０Ｃは、たとえば第２素子３２０Ｃ、第３素子３３０Ｃおよび第４素子３４０Ｃを制御するためのものであり、集積回路素子である。第１素子３１０Ｃは、主面１０１Ｃの法線方向視（ｚ方向視）において第３素子３３０Ｃの少なくとも一部と重なっている。第１はんだ３５１Ｃは、たとえば錫（Ｓｎ）、銀（Ａｇ）などの金属材料を含んで構成されており、その融点は、たとえば２２０℃程度である。
第２素子３２０Ｃは、第１素子３１０Ｃに支持されており、複数の第２素子用パッド２６１Ｃを利用して第２はんだ３５２Ｃを介して搭載されている。本実施形態においては、第２素子３２０Ｃは、第１素子３１０Ｃの下面３１１Ｃから吊り下げられるような格好となっている。第２はんだ３５２Ｃは、たとえば錫（Ｓｎ）、アンチモン（Ｓｂ）などの金属材料を含んで構成されている。第２はんだ３５２Ｃの融点は、たとえば２５０℃程度であり、第１はんだ３５１Ｃの融点よりも高い。
第３素子３３０Ｃは、第１底面１１１Ｃに支持されており、複数の第１底面パッド２１１Ｃを利用して第３はんだ３５３Ｃを介して搭載されている。第３はんだ３５３Ｃは、たとえば錫（Ｓｎ）、銀（Ａｇ）などの金属材料を含んで構成されており、その融点は、たとえば２２０℃程度である。
第４素子３４０Ｃは、第３素子３３０Ｃに支持されており、複数の第４素子用パッド２８１Ｃを利用して第４はんだ３５４Ｃを介して搭載されている。本実施形態においては、第４素子３４０Ｃは、第３素子３３０Ｃの上面に支持されている。第４はんだ３５４Ｃは、たとえば錫（Ｓｎ）、アンチモン（Ｓｂ）などの金属材料を含んで構成されている。第４はんだ３５４Ｃの融点は、たとえば２５０℃程度であり、第１および第３はんだ３５１Ｃ，３５３Ｃの融点よりも高い。
封止樹脂４００Ｃは、第１ないし第４素子３１０Ｃ，３２０Ｃ，３３０Ｃ，３４０Ｃを覆っており、凹部１０５Ｃ（第１凹部１１０Ｃおよび第２凹部１２０Ｃ）に充填されている。本実施形態においては、封止樹脂４００Ｃは、第１ないし第４素子３１０Ｃ，３２０Ｃ，３３０Ｃ，３４０Ｃの全体を覆っている。一方、封止樹脂４００Ｃは、外部端子２４０Ｃを露出させている。封止樹脂４００Ｃの材質としては、たとえばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリベンゾオキサゾール（ＰＢＯ）樹脂、シリコーン樹脂が挙げられる。封止樹脂４００Ｃは、透光性樹脂または非透光性樹脂のいずれであってもよいが、本実施形態においては、非透光性樹脂が好ましい。
次に、半導体装置１Ｃの作用について説明する。
本実施形態によれば、第１ないし第４素子３１０Ｃ，３２０Ｃ，３３０Ｃ，３４０Ｃが半導体材料からなる基板１００Ｃの凹部１０５Ｃに収容されている。このため、第１ないし第４素子３１０Ｃ，３２０Ｃ，３３０Ｃ，３４０Ｃを支持するためのリードを設ける必要がない。リードを金型成形する場合と比較して、半導体材料からなる基板１００Ｃは、形状を作り変えるために発生する費用が少ない。したがって、半導体装置１Ｃのコストを低減することができる。特に、半導体装置１Ｃを少量生産する場合に、コスト低減効果が顕著である。
第１および第３素子３１０Ｃ，３３０Ｃは凹部１０５Ｃの底面（第２底面１２１Ｃおよび第１底面１１１Ｃ）に支持されており、第２および第４素子３２０Ｃ，３４０Ｃは第１および第３素子３１０Ｃ，３３０Ｃに支持されている。このような構成によれば、凹部１０５Ｂの底面に２つの素子（第１および第３素子３１０Ｃ，３３０Ｃ）を搭載することによって、実質的に４つの素子（第１ないし第４素子３１０Ｃ，３２０Ｃ，３３０Ｃ，３４０Ｃ）を凹部１０５Ｃに積層状に収容することができる。これにより、凹部１０５Ｃにおいて複数の素子を効率よく立体的に配置することができる。
本実施形態においては、基板１００ＣがＳｉに代表される半導体材料の単結晶からなることにより、第１傾斜内側面１１２Ｃおよび第２傾斜内側面１２２Ｃを第１底面１１１Ｃおよび第２底面１２１Ｃに対して既知の所定角度だけ正確に傾いた面として仕上げることができる。特に、基板１００ＣがＳｉからなり、主面１０１Ｃとして（１００）面を採用することにより、第１底面１１１Ｃおよび第２底面１２１Ｃに対する４つの第１傾斜内側面１１２Ｃおよび４つの第２傾斜内側面１２２Ｃの角度をいずれも５５°程度に設定することができる。これにより、半導体装置１Ｃをバランスの良い形状構成とすることが可能である。
本実施形態においては、凹部１０５Ｃが第１凹部１１０Ｃおよび第２凹部１２０Ｃによって二段形状に形成されている。第２凹部１２０Ｃの底面（第２底面１２１Ｃ）に第１素子３１０Ｃが支持されており、第１凹部１１０Ｃの底面（第１底面１１１Ｃ）に第３素子３３０Ｃが支持されている。このような構成によれば、第２凹部１２０Ｃおよび第１凹部１１０Ｃは、第１素子３１０Ｃおよび第３素子３３０Ｃをそれぞれ収容する専用の空間として用いることができ、ｚ方向において異なる位置により多くの素子（第１ないし第４素子３１０Ｃ，３２０Ｃ，３３０Ｃ，３４０Ｃ）を立体的に配置することができる。
第１素子３１０Ｂの下面３１１Ｂに搭載された第２素子３２０Ｂは、当該下面３１１Ｂに吊り下げられるような格好で第１素子３１０Ｂに支持されている。このような構成によれば、第２素子３２０Ｂのｙ方向における寸法が、上述のように第１素子３１０Ｂおよび第３素子３３０Ｂよりも小さい場合、あるいは第１素子３１０Ｂと第３素子３３０Ｂの間の寸法である場合、第２素子３２０Ｂを、第１素子３１０Ｂに支持させつつ、第１素子３１０Ｂと第３素子３３０Ｂとの間に効率よく配置することができる。
第２素子３２０Ｃは、第２はんだ３５２Ｃを介して第１素子３１０Ｃに支持されている。この第２はんだ３５２Ｃの融点（たとえば２５０℃）は、第１素子３１０Ｃを第２底面１２１Ｃに搭載するために介在する第１はんだ３５１Ｃの融点（たとえば約２２０℃）よりも高い。このため、第１素子３１０Ｃを搭載する際、第２素子３２０Ｃをあらかじめ第１素子３１０Ｃに搭載し、第２はんだ３５２Ｃの融点よりも低く、かつ第１はんだ３５１Ｃの融点よりも高い温度で加熱処理を行うと、第１はんだ３５１Ｃだけが溶融する。したがって、第２はんだ３５２Ｃを介して第２素子３２０Ｃが取り付けられた第１素子３１０Ｃを、第１はんだ３５１Ｃを利用して搭載する際、第２はんだ３５２Ｃの溶融に起因する第２素子３２０Ｃの脱落や不当な導通を回避することができる。したがって、第１素子３１０Ｃを搭載する際、第２素子３２０Ｃが支持された状態を適切に維持することができる。
第３素子３３０Ｃを搭載するために介在する第３はんだ３５３Ｃの融点は、第２はんだ３５２Ｃの融点よりも低い。このため、第１素子３１０Ｃおよび第３素子３３０Ｃの基板１００Ｃへの搭載は、第２はんだ３５２Ｃの融点よりも低く、かつ第１および第３はんだ３５１Ｃ，３５３Ｃの融点よりも高い温度で加熱処理を実行することにより、一括して行うことができる。
第４素子３４０Ｃは、第４はんだ３５４Ｃを介して第３素子３３０Ｃに支持されている。第４はんだ３５４Ｃの融点（たとえば２５０℃）は、第３素子３３０Ｃを第１底面１１１Ｃに搭載するために介在する第３はんだ３５３Ｃの融点（たとえば約２２０℃）、および第１素子３１０Ｃを第２底面１２１Ｃに搭載するために介在する第１はんだ３５１Ｃの融点（たとえば約２２０℃）よりも高い。このため、第３素子３３０Ｃを搭載する際、第４素子３４０Ｃをあらかじめ第３素子３３０Ｃに搭載し、第４はんだ３５４Ｃおよび第２はんだ３５２Ｃのいずれの融点よりも低く、かつ第３はんだ３５３Ｃおよび第１はんだ３５１Ｃのいずれの融点よりも高い温度で加熱処理を行うと、第３はんだ３５３Ｃと第１はんだ３５１Ｃだけが溶融する。したがって、第４はんだ３５４Ｃを介して第４素子３４０Ｃが取り付けられた第３素子３３０Ｃを、第１素子３１０Ｃとともに一括して搭載する際、第４はんだ３５４Ｃの溶融に起因する不当な導通を回避することができる。したがって、第３素子３３０Ｃを搭載する際、第４素子３４０Ｃが支持された状態を適切に維持することができる。
図２５は、上記した半導体装置１Ｃの変形例を示している。同図に示した半導体装置１Ｃ’は、基板１００Ｃ、配線部２００Ｃ、第１素子３１０Ｃ、第２素子３２０Ｃ、第３素子３３０Ｃ、第４素子３４０Ｃ、および封止樹脂４００Ｃを備えている。図２５に示した半導体装置１Ｃ’において、封止樹脂４００Ｃは第１封止樹脂４１０Ｃおよび第２封止樹脂４２０Ｃからなり、かかる点が上記した半導体装置１Ｃと異なる。
第１封止樹脂４１０Ｃは、おおむね第１凹部１１０Ｃに充填されており、第３素子３３０Ｃおよび第４素子３４０Ｃの全体を覆っている。一方、第１封止樹脂４１０Ｃは、第１素子３１０Ｃおよび第２素子３２０Ｃは覆っていない。第２封止樹脂４２０Ｃは、おおむね第２凹部１２０Ｃに充填されており、第１素子３１０Ｃおよび第２素子３２０Ｃのすべてを覆っている。半導体装置１Ｃ’を製造する際、第３素子３３０Ｃを搭載した後、第１封止樹脂４１０Ｃを形成する。その後、第１素子３１０Ｃを搭載し、第２封止樹脂４２０Ｃを形成する。
本実施形態においては、第１封止樹脂４１０Ｃが主に第１凹部１１０Ｃに充填される構成とすることにより、第１素子３１０Ｃおよびこれに支持された第２素子３２０Ｃが搭載される前に、第３素子３３０Ｃおよびこれに支持された第４素子３４０Ｃを適切に覆うことができる。また、第２封止樹脂４２０Ｃによって第１素子３１０Ｃおよび第２素子３２０Ｃを覆うことにより、第１素子３１０Ｃおよび第２素子３２０Ｃと第３素子３３０Ｃおよび第４素子３４０Ｃとの間に意図しない隙間が生じないように封止樹脂４００Ｃを形成することができる。
本発明に係る半導体装置は、上述した実施形態に限定されるものではない。本発明に係る半導体装置の具体的な構成は、種々に設計変更自在である。
１Ａ，１Ｂ，１Ｃ，１Ｃ’ 半導体装置
１００Ａ，１００Ｂ，１００Ｃ 基板
１０１Ａ，１０１Ｂ，１０１Ｃ 主面
１０２Ａ，１０２Ｂ，１０２Ｃ 裏面
１０３Ａ，１０３Ｂ，１０３Ｃ 基材
１０４Ａ，１０４Ｂ，１０４Ｃ 絶縁層
１０５Ａ，１０５Ｂ，１０５Ｃ 凹部
１１０Ａ，１１０Ｂ，１１０Ｃ 第１凹部
１１１Ａ，１１１Ｂ，１１１Ｃ 第１底面
１１２Ａ，１１２Ｂ，１１２Ｃ 第１傾斜内側面
１２０Ａ，１２０Ｂ，１２０Ｃ 第２凹部
１２１Ａ，１２１Ｂ，１２１Ｃ 第２底面
１２２Ａ，１２２Ｂ，１２２Ｃ 第２傾斜内側面
２００Ａ，２００Ｂ，２００Ｃ 配線部
２１１Ａ，２１１Ｂ，２１１Ｃ 第１底面パッド
２２１Ａ，２２１Ｂ，２２１Ｃ 第２底面パッド
２４０Ａ，２４０Ｂ，２４０Ｃ 外部端子
２５１Ａ，２５１Ｂ，２５１Ｃ 連絡経路
２５２Ａ，２５２Ｂ，２５２Ｃ 連絡経路
２６０Ａ，２６０Ｂ，２６０Ｃ 配線パターン
２６１Ａ，２６１Ｂ，２６１Ｃ 第２素子用パッド
２７０Ｂ 配線パターン
２７１Ｂ 第２素子用パッド
２８０Ｃ 配線パターン
２８１Ｃ 第４素子用パッド
３１０Ａ，３１０Ｂ，３１０Ｃ 第１素子
３１１Ａ，３１１Ｂ，３１１Ｃ 下面（底面に対向する面）
３１２Ｂ 上面（底面に対向する面とは反対側を向く面）
３２０Ａ，３２０Ｂ，３２０Ｃ 第２素子
３３０Ａ，３３０Ｂ，３３０Ｃ 第３素子
３４０Ｃ 第４素子
３５１Ａ，３５１Ｂ，３５１Ｃ 第１はんだ
３５２Ａ，３５２Ｂ，３５２Ｃ 第２はんだ
３５３Ａ，３５３Ｂ，３５３Ｃ 第３はんだ
３５４Ｃ 第４はんだ
４００Ａ，４００Ｂ，４００Ｃ 封止樹脂
４１０Ｃ 第１封止樹脂
４２０Ｃ 第２封止樹脂

Claims (20)

  1. 主面、およびこの主面から凹む凹部を有し、かつ半導体材料からなる基板と、
    少なくとも一部が上記基板に形成された配線部と、
    上記凹部に収容された複数の素子と、
    上記複数の素子の少なくとも一部を覆う封止樹脂と、を備え、
    上記複数の素子は、上記基板に支持された第１素子と、上記第１素子に支持された第２素子と、を含むことを特徴とする、半導体装置。
  2. 上記凹部は、上記主面に対して傾いた傾斜内側面と、上記傾斜内側面に繋がる底面と、を有し、
    上記第１素子は、上記底面に支持されている、請求項１に記載の半導体装置。
  3. 上記第１素子は、第１はんだを介して上記基板に支持されており、上記第２素子は、上記第１はんだよりも融点の高い第２はんだを介して上記第１素子に支持されている、請求項２に記載の半導体装置。
  4. 上記配線部は、上記第１素子に形成され、上記第２素子を搭載するための複数の第２素子用パッドを有する、請求項３に記載の半導体装置。
  5. 上記凹部は、第１凹部と、上記第１凹部よりも上記主面寄りに位置する第２凹部と、を含み、
    上記底面は、上記第１凹部を構成する第１底面と、上記第２凹部を構成し、上記第１底面よりも上記主面寄りに位置する第２底面と、を含み、
    上記傾斜内側面は、上記第１凹部を構成する第１傾斜内側面と、上記第２凹部を構成し、上記第２底面および上記主面に繋がる第２傾斜内側面と、を含む、請求項２に記載の半導体装置。
  6. 上記複数の素子は、第３素子を含み、
    上記第１素子は、上記第２底面に支持されており、上記第３素子は、上記第１底面に支持されている、請求項５に記載の半導体装置。
  7. 上記第２素子は、上記第１素子のうち上記第１底面に対向する面およびこれと反対側を向く面の少なくとも一方に支持されている、請求項５または６に記載の半導体装置。
  8. 上記第１素子は、上記主面の法線方向視において上記第３素子の少なくとも一部と重なる、請求項６に記載の半導体装置。
  9. 上記封止樹脂は、上記第３素子を覆う第１封止樹脂と、上記第１素子を覆う第２封止樹脂と、からなる、請求項８に記載の半導体装置。
  10. 上記第１素子は、第１はんだを介して上記第２底面に支持されており、
    上記第２素子は、上記第１はんだよりも融点の高い第２はんだを介して上記第１素子に支持されている、請求項６に記載の半導体装置。
  11. 上記第３素子は、上記第２はんだよりも融点の低い第３はんだを介して上記第１底面に支持されている、請求項１０に記載の半導体装置。
  12. 上記配線部は、上記第１素子に形成され、上記第２素子を搭載するための複数の第２素子用パッドを有する、１０または１１に記載の半導体装置。
  13. 上記複数の素子は、上記第３素子に支持された第４素子を含む、請求項６に記載の半導体装置。
  14. 上記第１素子は、第１はんだを介して上記第２底面に支持されており、
    上記第２素子は、上記第１はんだよりも融点の高い第２はんだを介して上記第１素子に支持されている、請求項１３に記載の半導体装置。
  15. 上記第３素子は、第３はんだを介して上記第１底面に支持されており、
    上記第４素子は、上記第１はんだおよび上記第３はんだよりも融点の高い第４はんだを介して上記第３素子に支持されている、請求項１４に記載の半導体装置。
  16. 上記配線部は、上記第１素子に形成され、上記第２素子を搭載するための複数の第２素子用パッドと、上記第３素子に形成され、上記第４素子を搭載するための複数の第４素子用パッドと、を有する、請求項１５に記載の半導体装置。
  17. 上記基板は、半導体材料の単結晶からなる、請求項２ないし１６のいずれかに記載の半導体装置。
  18. 上記半導体材料は、Ｓｉである、請求項１７に記載の半導体装置。
  19. 上記主面は、（１００）面であり、
    上記凹部は、４つの上記傾斜内側面を有する、請求項１８に記載の半導体装置。
  20. 上記配線部は、上記主面に形成された複数の外部端子を有する、請求項１ないし１９のいずれかに記載の半導体装置。
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* Cited by examiner, † Cited by third party
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JP2018046174A (ja) * 2016-09-15 2018-03-22 ローム株式会社 半導体装置およびその製造方法
US10367102B2 (en) 2017-03-09 2019-07-30 Canon Kabushiki Kaisha Electronic component and equipment

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