JP2016086076A - サブマウント及びその製造方法並びに半導体レーザ装置及びその製造方法 - Google Patents

Abstract

【課題】 本発明は、マイクロパイプを確実に塞ぐことができる方法を提供することを目的とする。
【解決手段】 上面１０ａ及び下面１０ｂを有し、上面１０ａから下面１０ｂに貫通するマイクロパイプ１１を備える単結晶ＳｉＣを準備する工程と、単結晶ＳｉＣの上面１０ａに、金属材料よりなる第１シード層２１を形成する工程と、電解めっき法により、前記マイクロパイプ１１の上端を塞ぐように第１シード層２１に第１めっき層３１を形成する工程と、を含む。
【選択図】 図１

Description

本発明は、単結晶ＳｉＣをサブマウントとして用いる半導体レーザ装置の製造方法に関する。

特許文献１に記載の炭化珪素（ＳｉＣ）単結晶の製造方法（以下「従来の製造方法」ともいう。）は、マイクロパイプを有するＳｉＣ基板の一方の面側に、金属材料からなる被覆材料を形成している。このとき、化学蒸着（ＣＶＤ）法やスパッタ蒸着法等により被覆材料を形成し、熱処理によりマイクロパイプを塞いでいる（例えば、段落１４、段落１５参照）。

特開2000-34199号公報

しかしながら、従来の製造方法では熱処理という長い時間を要する方法を用いており、また、金属材料からなる被覆材料のみでは口径の大きなマイクロパイプにおいてはマイクロパイプが塞がれずに貫通したままになる場合がある。特許文献１ではＳｉＣ基板をエピタキシャル成長用の基板として用いているが、これを半導体レーザ素子を載置するサブマウントとして用いようとすると、マイクロパイプ内に共晶はんだなどの導電性部材が入り込むおそれがある。この場合、単結晶ＳｉＣの絶縁性は破壊され、これを用いた半導体レーザ装置は不良品となってしまう。

本発明は、上記問題に鑑みてなされたものであり、マイクロパイプを確実に塞ぐことでマイクロパイプに起因した絶縁性の低下を抑制することができるサブマウント及びその製造方法並びに単結晶ＳｉＣをサブマウントとして用いる半導体レーザ装置及びその製造方法を提供することを目的とする。

本発明の一実施形態に係るサブマウントの製造方法は、上面及び下面を有し、上面から下面に貫通するマイクロパイプを備える単結晶ＳｉＣを準備する工程と、単結晶ＳｉＣの上面に、金属材料よりなる第１シード層を形成する工程と、電解めっき法により、マイクロパイプの上端を塞ぐように第１シード層に第１めっき層を形成する工程と、を含む。

また、本発明の一実施形態に係るサブマウントは、上面及び下面を有し、上面から下面に貫通するマイクロパイプを備える単結晶ＳｉＣと、単結晶ＳｉＣの上面に設けられた金属材料よりなる第１シード層と、第１シード層の上面に設けられ、マイクロパイプの上端を塞ぐ第１めっき層と、を有する。

上記のサブマウントの製造方法によれば、マイクロパイプを確実に塞ぐことができるためマイクロパイプに起因した絶縁性の低下が抑制されたサブマウントを簡便に製造することができる。

また、上記のサブマウントによれば、マイクロパイプが確実に塞がれているためマイクロパイプに起因した絶縁性の低下が抑制されたサブマウントとすることができる。

図１は、第１実施形態に係るサブマウント１００の概略断面図である。 図２（ａ）〜図２（ｇ）は、第１実施形態に係るサブマウント１００の製造方法を説明するための概略断面図である。 図３（ａ）は、図２（ｃ）の概略平面図であり、図３（ｂ）は図２（ｇ）の概略平面図である。 図４（ａ）及び図４（ｂ）は、第１実施形態に係るサブマウント１００の製造方法の変形例を説明するための概略断面図である。 図５は、第２実施形態に係るサブマウント２００の概略断面図である。 図６（ａ）〜図６（ｆ）は、第２実施形態に係るサブマウント２００の製造方法を説明するための概略断面図である。 図７（ａ）は、第３実施形態に係る半導体レーザ装置５００の斜視図であり、図７（ｂ）は図７（ａ）のＡ−Ａ断面図である。 図８（ａ）及び図８（ｂ）は、第３実施形態に係る半導体レーザ装置５００の製造方法を説明するための概略断面図である。

以下に図面を参照しながら、本発明を実施するための形態を説明する。ただし、以下に示す形態は、本発明の技術思想を具体化するための例示であって、本発明を以下に限定するものではない。また、各図面が示す部材の大きさや位置関係等は、説明を明確にするために誇張していることがある。さらに、同一の名称、符号については、原則として同一もしくは同質の部材を示しており、重複した説明は適宜省略する。また、各部材については少なくとも１つあればよく、複数個あってもよいものとする。

＜第１実施形態＞
図１に、本実施形態に係るサブマウント１００を示す。

サブマウント１００は、上面１０ａ及び下面１０ｂを有し、上面１０ａから下面１０ｂに貫通するマイクロパイプ１１を備える単結晶ＳｉＣ１０と、単結晶ＳｉＣの上面１０ａに設けられた金属材料よりなる第１シード層２１と、第１シード層２１の上面に設けられ、マイクロパイプ１１の上端を塞ぐ第１めっき層３１と、を有する。

これにより、マイクロパイプ１１が確実に塞がれたサブマウントとすることができる。また、単結晶ＳｉＣ１０を別の部材（例えば基台４００等）に実装する際に、荷重や熱膨張係数差によりクラックが発生することがあるが、第１めっき層３１において応力を吸収することができるためクラックの発生を抑制することができる。

また、サブマウント１００の製造方法は、上面１０ａ及び下面１０ｂを有し、上面１０ａから下面１０ｂに貫通するマイクロパイプ１１を備える単結晶ＳｉＣ１０を準備する工程と、単結晶ＳｉＣの上面１０ａに、金属材料よりなる第１シード層２１を形成する工程と、電解めっき法により、マイクロパイプ１１の上端を塞ぐように第１シード層２１に第１めっき層３１を形成する工程と、を含む。

これにより、マイクロパイプ１１を確実に塞いでいるサブマウント１００を製造することができる。この点について、以下に詳細に説明する。

従来、マイクロパイプを塞ぐ方法として典型的にはスパッタ法や蒸着法等が用いられていた。しかし、これらの方法によれば、口径が大きなマイクロパイプを完全に塞ぐことができずに貫通した部分が残る場合がある。また、これらの方法はナノメートル（ｎｍ）レベルでの成膜となるため、電解めっき法と比較してマイクロパイプを塞ぐために５倍〜１０倍程度の時間を要する。このとき、マイクロパイプを塞ぐために長時間反応材料を形成することになるため、反応材料の直進性によりマイクロパイプの内部へ反応材料が入り込んで堆積される。反応材料が金属材料等の導電性の材料であれば、上面と下面が導通しやすくなり信頼性に欠けるサブマウントとなってしまう。

本実施形態では、単結晶ＳｉＣ１０の上面１０ａに金属材料からなる第１シード層２１を形成し、電解めっき法により第１シード層２１に第１めっき層３１を形成することで、マイクロパイプ１１の上端を塞いでいる。これにより、金属材料である第１シード層２１のみに第１めっき層３１が形成されることになるため、マイクロパイプ１１の内部に第１めっき層３１が入り込むのを抑制しながらマイクロパイプ１１を確実に塞ぐことができる。

以下に、サブマウント１００に用いられる主な部材について詳しく説明する。

（単結晶ＳｉＣ１０）
単結晶ＳｉＣ１０としては、絶縁性のものを用いることができ、例えば比抵抗が１×１０^７Ω・ｃｍ以上のものを用いることができる。単結晶ＳｉＣ１０の形状は例えば、直方体や三角柱などとすることができる。

単結晶ＳｉＣ１０の厚みは、５０μｍ以上４００μｍ以下、好ましくは１００μｍ以上３００μｍ以下とすることができる。厚さが薄すぎると半導体レーザ素子３００や基台４００を構成する材料の熱膨張係数と単結晶ＳｉＣ１０の熱膨張係数との差により単結晶ＳｉＣ１０が上方又は下方に折れ曲がり変形することがある。上述したような一定以上の厚みにすることで単結晶ＳｉＣ１０の変形を抑制することができる。また、厚さが厚すぎると熱抵抗が高くなるため半導体レーザ素子３００等を実装した際に放熱性が低下するところ、上述したような一定以下の厚みとすることで放熱性の低下を抑制することができる。

マイクロパイプ１１は、主として、単結晶ＳｉＣ１０の結晶成長方向（結晶のＣ面に対して垂直な方向）に伸びる中空パイプ状の欠陥である。なお、全てのマイクロパイプ１１が一定の方向で伸びるとは限らず、Ｃ面に対して斜めに伸びるマイクロパイプ１１や、少なくとも一部が屈曲しているマイクロパイプ１１がある。本発明によれば第１シード層２１が形成されている部分にのみ第１めっき層３１が形成されることとなるためリークを抑制することができる。

マイクロパイプ１１の口径は、例えば好ましくは０．１μｍ以上１００μｍ以下、より好ましくは０．１μｍ以上６０μｍ以下、さらに好ましくは０．１μｍ以上４０μｍ以下であり、中でも１．５μｍ以上の場合に本発明の効果はより顕著となる。なお、単結晶ＳｉＣ１０がマイクロパイプ１１を複数有する場合は、少なくとも１つのマイクロパイプ１１が上述した範囲に入っていれば本発明に含まれる。

（第１シード層２１）
第１シード層２１は、単結晶ＳｉＣの上面１０ａに設けられ、第１めっき層３１を成長させるためのものである。第１シード層２１の材料は、単結晶ＳｉＣ１０との密着性、めっき液に対する耐性、及び第１シード層２１表面の表面安定性を考慮して選択される。第１シード層２１は金属材料からなり、例えば、Ｔｉ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄ又はＣｕの少なくとも１つを含んでいる。第１シード層２１は、単層でも多層でもどちらでもよい。本実施形態においては、Ｔｉ／Ｐｔ／Ａｕを第１シード層２１として用いる。

第１シード層２１の膜厚は、好ましくは０．０２μｍ以上１．５μｍ以下、より好ましくは０．１μｍ以上１．２μｍ以下、さらに好ましくは０．３μｍ以上１．０μｍ以下とすることができる。上述したようにある程度以上の膜厚とすることで、単結晶ＳｉＣの上面１０ａに確実に第１シード層２１を形成することができ、ある程度以下の膜厚とすることで、生産性を向上させることができるとともにマイクロパイプ１１内部へ第１シード層２１を構成する金属材料が入り込んだ場合におけるリークの発生を抑制することができる。

（第１めっき層３１）
第１めっき層３１は、第１シード層２１の上面に形成され、マイクロパイプ１１を塞いでいる。このとき、マイクロパイプ１１の内部は空洞であることが好ましい。こうすることで、リークの発生を抑制することができる。なお、リークしない程度であればマイクロパイプ１１の上端に部分的に第１めっき層３１が入り込んでいても本発明の範囲内とする。絶縁性を確保するためには、マイクロパイプ内に占める空洞の長さを１．５μｍ以上設ける必要がある。１．５μｍ以上空洞を設けていれば、絶縁破壊電圧を２５０Ｖ以上にできると考えられるが、絶縁破壊電圧は２５０Ｖ以上であることが好ましいため、より優れた絶縁性を得るためには、１５μｍ以上空洞を設けるのが好ましい。さらには、３０μｍ以上空洞を設けていれば５００Ｖまでは絶縁破壊しないと見込まれるが、より好ましい形態においては、５００Ｖの絶縁破壊電圧は確保して単結晶ＳｉＣ１０の耐電圧を向上させたいため、３０μｍ以上空洞を設けるのが好ましい。

第１めっき層３１の厚みは、マイクロパイプ１１の口径に合わせて適宜選択して形成する。例えば、好ましくは１μｍ以上１００μｍ以下、より好ましくは５μｍ以上５０μｍ以下、さらに好ましくは１０μｍ以上３０μｍ以下とすることができる。上述したような一定以上の膜厚とすることで、マイクロパイプ１１を確実に塞ぐことができ、一定以下の膜厚とすることでサブマウント全体としての厚みを抑制することができるため、熱抵抗が高くなるのを抑制することができる。また、一定以下の膜厚とすることは、生産性の点からも好ましい。

第１めっき層３１としては、金属材料を用いる。例えば、Ｃｕ、Ｎｉ、Ｐｄ、Ａｕ、ＣｕＰｄ、又はＮｉＰｄ合金等を用いることができるが、放熱性の観点から好ましくはＣｕを用いる。一般的に、絶縁材料と比較して金属材料は熱伝導率が高いので、金属材料でマイクロパイプ１１を被覆することでサブマウント全体としての放熱性の低下を抑制することができる。

次に、図２〜図４に基づいて、サブマウント１００の製造方法について詳細に説明する。

（単結晶ＳｉＣ１０準備工程）
まず、図２（ａ）に示すように、上面１０ａから下面１０ｂに貫通するマイクロパイプ１１を備える単結晶ＳｉＣ１０を準備する。本実施形態においては、ウエハ状の単結晶ＳｉＣ１０を準備しており、これを個片化して複数のサブマウントとしているが、これに限らず、１つのサブマウントとなるものを単結晶ＳｉＣ１０として準備することもできる。量産に適しているため、ウエハ状の単結晶ＳｉＣ１０を準備するのが好ましい。なお、本明細書においては「上面」を「第１の面」、「下面」を「第２の面」ということもある。

（第１シード層２１形成工程）
次に、図２（ｂ）に示すように、単結晶ＳｉＣの上面１０ａに金属材料からなる第１シード層２１を形成する。第１シード層２１の形成方法は特に限定されないが、例えばスパッタ法を用いて形成することができる。なお、ウエハ状の単結晶ＳｉＣ１０を準備している場合は、個片化工程において分割する領域（サブマウント１００となる領域の周縁）にマスク等を形成してもよい。このマスクを形成する場合は、第１めっき層３１形成工程よりも後であり、且つ、個片化工程よりも前にこのマスクを除去する。こうすることで、個片化工程において分割する領域に第１シード層２１が形成されていないため、分割による欠け等を抑制することができる。

なお、スパッタ法により第１シード層２１を形成する場合は、図４（ａ）に示すように、単結晶ＳｉＣの上面１０ａをスパッタターゲット６００のターゲット面Ｘに対して平行ではない状態（傾けた状態）で第１シード層２１を形成することができる。つまり、単結晶ＳｉＣの上面１０ａに対して斜め方向からターゲット（第１シード層２１の材料）がスパッタリングされるように単結晶ＳｉＣ１０を配置することができる。これにより、マイクロパイプ１１の内部に第１シード層２１を構成する材料が入るのを抑制することができる。

また、別の方法として、図４（ｂ）に示すように、第１シード層２１を形成する前にマイクロパイプ１１を塞ぐ第２マスク６２を形成することもできる。こうすることで、マイクロパイプ１１内に第１シード層２１の材料が入り込むのを防止することができるので、第１めっき層３１がマイクロパイプ１１の内部に形成されるのを確実に抑制することが可能となる。本実施形態では、マイクロパイプ１１の内部及び単結晶ＳｉＣの上面１０ａに第２マスク６２を形成し、単結晶ＳｉＣの上面１０ａが露出するまで第２マスク６２を除去することでマイクロパイプ１１の内部に第２マスク６２を形成している。この方法に限定されず、マイクロパイプ１１の内部及び単結晶ＳｉＣの上面１０ａに第２マスク６２を形成し、全面露光した後、マイクロパイプ１１内部の第２マスク６２を残存して現像することもできる。なお、第２マスク６２を形成する場合は、第１シード層２１を形成した後に第２マスク６２を除去する。

（第１マスク６１形成工程）
次に、図２（ｃ）に示すように、ウエハ状の単結晶ＳｉＣ１０においてフォトリソグラフィーにより形成した第１マスク６１を設ける。このとき、図３（ａ）に示すように、上面視において、１つのサブマウントとなる領域の外縁を被覆するような格子状の第１マスク６１が配置される。こうすることで、非マスク部（サブマウントとなる領域の外縁を除く領域）に選択的に第１めっき層３１を形成することができる。個片化する領域に第１めっき層３１が形成されていると、分割時にバリが発生することがあるが、選択的に第１めっき層３１を設けないことでバリの発生を抑制することができる。第１マスク６１としては、例えばフォトレジストを用いることができる。第１マスク６１の幅は、好ましくは、１００μｍ以下とする。これにより、第１めっき層３１の形成面積を十分に確保することができる。また、分割時に確実にバリが生じないためには１０μｍ以上とすることが好ましい。なお、上述の第１シード層２１形成工程において同様のマスクを形成した場合も、この工程を行うことが好ましい。

（第１めっき層３１形成工程）
次に、図２（ｄ）に示すように、電解めっき法により第１シード層２１に第１めっき層３１を形成し、マイクロパイプ１１の上端を塞ぐ。電解めっき法により第１めっき層３１を形成することで、マイクロパイプ１１の内部に第１めっき層３１を形成することなく、第１シード層２１の周囲にのみ第１めっき層３１を形成することができる。また、電解めっき法によれば従来の方法と比較して短い時間でマイクロパイプ１１を塞ぐことができるため、量産に適している。また、第１めっき層３１の形成条件を第１シード層２１の厚みに対して横方向に成長しやすい条件とすると、より短時間でマイクロパイプ１１を塞ぐことができる。例えば、直径１００μｍの開口を第１めっき層３１の厚みが５０μｍになるまでに塞ぐことができる条件を用いることができ、好ましくは直径１００μｍの開口を第１めっき層３１の厚みが４５μｍになるまでに塞ぐことができる条件を用いる。

（平坦化工程）
次に、図２（ｅ）に示すように、第１めっき層３１の上面側から第１めっき層３１の一部を除去して上面を平坦化する。このとき、部分的に第１めっき層３１を残すようにする。第１めっき層３１の上面に凹部又は凸部が存在すると、サブマウント１００を基台４００等に実装する際に用いる共晶はんだに、ボイドが発生し接合強度の低下や放熱性の悪化が引き起こされることがあるが、平坦化することでこれらの発生を抑制することができる。なお、ここでいう「平坦」とは完全に平坦なものはもちろんのこと、実装に影響がない程度であれば表面が粗面のものも含むこととする。具体的には、表面粗さ（Ｒａ）が３００ｎｍ以下のものも本発明の範囲内とする。

平坦化する方法としては、例えば、研磨装置、グラインダ、サーフェースプレーナを用いることができる。

平坦化後の第１めっき層３１の厚さは好ましくは２．５μｍ以上１００μｍ以下、より好ましくは５μｍ以上７５μｍ以下、さらに好ましくは１０μｍ以上５０μｍ以下とすることができる。上述の範囲において、一定以下の厚みとすることで、サブマウント１００の厚みを抑えることができ、一定以上の厚みとすることで、サブマウント１００を別部材に実装する際の荷重による応力を第１めっき層３１において吸収することができ、サブマウント１００の割れを抑制することができる。

（第１マスク６１除去工程）
次に、図２（ｆ）に示すように第１マスク６１を除去する。

（個片化工程）
次に、図２（ｇ）に示すように、ウエハ状の単結晶ＳｉＣ１０を分割して個片化する。分割は、ダイシング、レーザスクライブ、又はカッタースクライブ等により行われる。このとき、図３（ｂ）に示すように、第１マスク６１を除去した領域（すなわち、第１めっき層３１が形成されていない領域）において分割するのが好ましい。こうすることで、分割時における第１めっき層３１によるバリの発生を抑制することができる。

本実施形態においては、以上の工程によりサブマウント１００を形成しているが、第１マスク６１形成工程、平坦化工程、及び第１マスク６１除去工程は必須の工程ではない。また、単結晶ＳｉＣ１０準備工程において、１つのサブマウントとして使用される単結晶ＳｉＣ（つまり、既に個片化されている単結晶ＳｉＣ）を準備する場合は、第１マスク６１形成工程、第１マスク６１除去工程、及び個片化工程を省略することができる。

（第２実施形態）
図５に本実施形態におけるサブマウント２００を示す。サブマウント２００は、単結晶ＳｉＣの上面１０ａに加え、下面１０ｂにも第２シード層２２及び第２めっき層３２が形成されている点で第１実施形態に記載のサブマウント１００と異なる。こうすることで、マイクロパイプ１１の上端及び下端の両側を塞ぐことができるため、サブマウントとして使用する際のリークの発生を抑制しやすくなる。また、サブマウントの下面に半導体レーザ素子等を実装する際の荷重による応力を緩和することができる。

本実施形態においては、第１マスク６１形成工程以降の工程が第１実施形態とは異なる。本実施形態におけるサブマウント２００の製造方法について、図６（ａ）〜図６（ｆ）を参照しながら第１実施形態と異なる点について説明する。

（シード層形成工程）
図６（ａ）に示すように、準備された単結晶ＳｉＣの上面１０ａ及び下面１０ｂにそれぞれ第１シード層２１及び第２シード層２２を形成する。第２シード層２２は、第１シード層２１と同様の方法により形成することができる。このとき、半導体レーザ素子３００が実装される側の面には、実装位置を認識するためのマスクパターンを形成しておく。

（第１マスク６１形成工程）
次に、図６（ｂ）に示すように、単結晶ＳｉＣの上面１０ａ側及び下面１０ｂ側の両面にフォトリソグラフィーにより形成された第１マスク６１を設ける。なお、このとき、上面１０ａ側に設けられた第１マスク６１と下面１０ｂ側に設けられた第１マスク６１の幅を同じにしてもよいし、上面側に設けられた第１マスク６１よりも下面１０ｂ側に設けられた第１マスク６１の幅が大きくなるように第１マスク６１を形成してもよい。

（めっき層形成工程）
次に、図６（ｃ）に示すように、電解めっき法により、単結晶ＳｉＣ１０の上面側及び下面側の両面にそれぞれ設けられた第１シード層２１及び第２シード層２２に、それぞれ第１めっき層３１及び第２めっき層３２を形成する。これにより、マイクロパイプ１１の上端及び下端の両側が塞ぐことができる。第２めっき層３２は、第１めっき層３１と同様の構成を採用することができる。なお、第１めっき層３１と第２めっき層３２とは異なる膜厚とすることもできるが、同じ膜厚とするのがよい。こうすることで、第１めっき層３１及び第２めっき層３２を一括で形成することができる。

（平坦化工程）
次に、図６（ｄ）に示すように、単結晶ＳｉＣ１０の上面側の第１めっき層３１及び単結晶ＳｉＣ１０の下面側の第２めっき層３２をそれぞれ平坦化する。平坦化後の第１めっき層３１及び第２めっき層３２の厚みは同じ厚みにしてもよいし、異なる厚みにしてもよい。異なる厚みとする場合は、めっき層を厚く形成した側に基台４００を実装するのがよい。一般的に半導体レーザ素子３００よりも基台４００の方がサブマウントと接続される面積が大きくなるため応力等によりサブマウントが割れやすくなる。めっき層を厚く形成することで、応力等を吸収することができるため、サブマウントが割れにくくなる。

（第１マスク６１除去工程）
次に、図６（ｅ）に示すように第１マスク６１を除去する。

（個片化工程）
次に、図６（ｆ）に示すように、ウエハ状の単結晶ＳｉＣ１０を分割して個片化する。このとき、第１マスク６１を除去した領域（すなわち、第２めっき層３２が形成されていない領域）において分割するのが好ましい。こうすることで、分割時における第２めっき層３２によるバリの発生を抑制することができる。

本実施形態においては、以上の工程によりサブマウント２００を形成しているが、第１マスク６１形成工程、平坦化工程及び第１マスク６１除去工程はそれぞれ必須の工程ではない。また、単結晶ＳｉＣ１０準備工程において、１つのサブマウントとして使用される単結晶ＳｉＣ１０（つまり、既に個片化されている単結晶ＳｉＣ１０）を準備する場合は、第１マスク６１形成工程、第１マスク６１除去工程、及び個片化工程を省略することができる。

（第３実施形態）
図７に、本実施形態に係る半導体レーザ装置５００を示す。図７（ａ）は本実施形態に係る半導体レーザ装置５００の斜視図であり、図７（ｂ）は本実施形態に係る半導体レーザ装置１０００のＡ−Ａ断面図である。なお、図７（ｂ）においては、便宜的に第１の面が下、第２の面が上になるように図示している。

本実施形態における半導体レーザ装置５００は、サブマウント１００の下面側に導電性部材５０（本実施形態では、共晶はんだ）を介して実装された半導体レーザ素子３００を有する。第１めっき層３１によりマイクロパイプ１１が確実に塞がれているため、半導体レーザ素子３００及び共晶はんだにより半導体レーザ素子３００を実装した場合でもリークが抑制された、高信頼性の半導体レーザ装置５００とすることができる。

（半導体レーザ素子３００）
半導体レーザ素子３００は、共晶はんだを介して単結晶ＳｉＣ１０の下面側に実装される。共晶はんだのように流動性が高い部材を用いる場合には、マイクロパイプ１１に共晶はんだが入り込みやすくなるため本発明の効果が顕著となる。導電性部材５０と単結晶ＳｉＣ１０との間には、中間層４０を設けることができる。中間層４０は、スパッタ法等の公知の方法により形成することができる。中間層４０の材料は、第１めっき層３１との密着性及び／又は共晶はんだの拡散を考慮して選択される。例えば、Ｔｉ、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｕ及び／又はＡｕ等を用いることができる。中間層４０の膜厚は、好ましくは０．０２μｍ以上１．５μｍ以下、より好ましくは０．１μｍ以上１．２μｍ以下、さらに好ましくは０．３μｍ以上１．０μｍ以下とすることができる。

半導体レーザ素子３００は、ＧａＮ系やＧａＡｓ系などの各種の半導体レーザ素子を用いることができる。ただし、ＧａＮは単結晶ＳｉＣ１０との熱膨張係数差が小さく、また、ＧａＮ系半導体レーザ素子はＧａＡｓ系半導体レーザよりも駆動電圧が高く発熱しやすいため、特にＧａＮ系半導体レーザ素子を用いるのが好ましい。

半導体レーザ素子３００には、低出力（例：０．５Ｗ以下）のもののほか、高出力（例：１Ｗ以上、特に３．５Ｗ以上など）のものを用いることができる。高出力の半導体レーザ素子は、低出力の半導体レーザ素子よりも発熱量が多いため、熱引きがよい単結晶ＳｉＣ１０をサブマウントとして用いる本発明の実施形態は、高出力の半導体レーザ素子を用いる半導体レーザ装置に適している。

このとき、上面のみに第１めっき層３１が形成されたサブマウント１００を用いることもできるし、上面及び下面の両方にめっき層（第１めっき層３１及び第２めっき層３２）が形成された２００を用いることもできる。めっき層を上面及び下面の両方に形成することで、サブマウント全体としての厚みは厚くなるものの、半導体レーザ素子３００を実装する際の荷重による応力をめっき層で吸収することできる。また、上面１０ａにのみ第１めっき層３１が形成されたサブマウント１００を用い、下面１０ｂに半導体レーザ素子３００を実装することにより、単結晶ＳｉＣ１０に導電性部材等を用いて直接半導体レーザ素子３００を実装することができるため半導体レーザ素子３００からサブマウントへの熱引きが良好となる。

（導電性部材５０）
導電性部材５０としては、共晶はんだやＡｎナノ粒子等を用いることができるが、好ましくは共晶はんだを用いる。共晶はんだとしては、例えば、Ａｕ系はんだ材（ＡｕＳｎ系はんだ、ＡｕＧｅ系はんだ、ＡｕＳｉ系はんだ、ＡｕＮｉ系はんだ、ＡｕＰｄＮｉ系はんだ等）、Ａｇ系はんだ材（ＡｇＳｎ系はんだ）等を用いることができる。本実施形態においては、ＡｕＳｎ系はんだを用いる。共晶はんだは、少なくともサブマウントと半導体レーザ素子３００との接着に用いられ、好ましくはサブマウントと基台４００との接着にも用いる。

以下に、本実施形態における半導体レーザ装置５００の製造方法を図８（ａ）及び図８（ｂ）を用いて説明する。なお、図８（ａ）及び図８（ｂ）においては、便宜的に第１の面が下、第２の面が上になるように図示している。

まず、上記したサブマウントの製造方法により得られたサブマウントを準備する。本実施形態では、第１実施形態のサブマウント１００を準備するが、第２実施形態のサブマウント２００でもよい。

次に、図８（ａ）に示すように、サブマウント１００の下面に中間層４０を形成する。このとき、中間層４０を部分的に形成しないようにしてもよい。例えば、サブマウントの周縁部には、マスク等により部分的に中間層４０を設けないようにするのが好ましい。これにより、共晶はんだの拡散を抑制しやすくなり、実装位置のばらつきを低減することができる。

次に、図８（ｂ）に示すように、サブマウント１００の下面側に導電性部材５０を介して半導体レーザ素子３００を実装する。共晶はんだによる接着は、例えば、加熱により共晶はんだを溶融させ、さらに荷重を加えることにより為される。このとき、第１めっき層３１により基台４００側の共晶はんだのマイクロパイプ１１への進入が抑制されるだけでなく、一方の面においてマイクロパイプ１１が塞がれているために、半導体レーザ素子３００側の共晶はんだについてもマイクロパイプ１１内への進入を抑制可能である。また、第２実施形態のサブマウント２００を用いる場合は、より確実に半導体レーザ素子３００側の共晶はんだの侵入が防止できると考えられる。

なお、本実施形態において準備するサブマウントは、第１マスク６１除去工程後であり個片化工程前であるウエハの状態であってもよく、この場合は、ウエハの状態で中間層４０を形成後、半導体レーザ素子３００実装前に個片化を行う。

本実施形態では単結晶ＳｉＣを半導体レーザ装置のサブマウントとして用いたが、例えばＬＥＤ装置など、半導体レーザ装置以外の装置に用いることもできる。ただし、半導体レーザ素子は、ＬＥＤ素子と異なり、素子全体の面積に占める発光領域の面積が極端に小さいため、発光領域に熱が集中し易く、より高い放熱性が求められる傾向がある。このため、熱伝導率に優れた材料である単結晶ＳｉＣは、半導体レーザ素子を載置するサブマウント（ヒートシンク）として特に適していると考えられる。

１００、２００…サブマウント
１０…単結晶ＳｉＣ
１０ａ…単結晶ＳｉＣの上面（第１の面）
１０ｂ…単結晶ＳｉＣの下面（第２の面）
１１…マイクロパイプ
２１…第１シード層
２２…第２シード層
３１…第１めっき層
３２…第２めっき層
４０…中間層
５０…導電性部材
６１…第１マスク
６２…第２マスク
３００…半導体レーザ素子
４００…基台
５００…半導体レーザ装置
６００…スパッタターゲット
Ｘ…ターゲット面

Claims (13)

1. 上面及び下面を有し、前記上面から前記下面に貫通するマイクロパイプを備える単結晶ＳｉＣを準備する工程と、
   前記単結晶ＳｉＣの上面に、金属材料よりなる第１シード層を形成する工程と、
   電解めっき法により、前記マイクロパイプの上端を塞ぐように前記第１シード層に第１めっき層を形成する工程と、を含むサブマウントの製造方法。
2. 前記第１めっき層を形成する工程の後に、
   前記第１めっき層の上面側から前記第１めっき層の一部を除去して前記第１めっき層の上面を平坦化する工程を含む請求項１に記載のサブマウントの製造方法。
3. 前記第１シード層は０．０２μｍ以上１．５μｍ以下であり、前記第１めっき層は１μｍ以上１００μｍ以下である請求項１又は２に記載のサブマウントの製造方法。
4. 前記第１シード層はＴｉ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄ又はＣｕの少なくとも１つを含み、
   前記第１めっき層はＣｕからなる請求項１から３のいずれかに記載のサブマウントの製造方法。
5. 前記単結晶ＳｉＣを準備する工程において、ウエハ状の単結晶ＳｉＣを準備し、
   前記第１めっき層を形成する工程の前に、前記ウエハ状の単結晶ＳｉＣにおいて格子状の第１マスクを形成する工程を含み、
   前記第１めっき層を形成する工程の後に、前記第１マスクを除去する工程と、前記第１マスクを除去した領域において分割する工程と、を含む、請求項１から４のいずれかに記載のサブマウントの製造方法。
6. 前記第１シード層を形成する工程において、
   前記第１シード層をスパッタ法により形成し、且つ、
   スパッタターゲットのターゲット面を前記単結晶ＳｉＣの上面に対して傾けて前記第１シード層を形成する請求項１から５のいずれかに記載のサブマウントの製造方法。
7. 前記第１シード層を形成する工程の前に、
   前記マイクロパイプを塞ぐ２マスクを形成する工程を含み、
   前記第１シード層を形成する工程の後に、
   前記第２マスクを除去する工程を含む請求項１から５のいずれかに記載のサブマウントの製造方法。
8. 請求項１から７のいずれか１つに記載のサブマウントの製造方法により、サブマウントを作製し、
   前記サブマウントの下面側に導電性部材を介して半導体レーザ素子を実装することを含む、半導体レーザ装置の製造方法。
9. 前記第１めっき層は前記サブマウントの上面のみに形成されている請求項８に記載の半導体レーザ装置の製造方法。
10. 上面及び下面を有し、前記上面から前記下面に貫通するマイクロパイプを備える単結晶ＳｉＣと、
    前記単結晶ＳｉＣの上面に設けられた金属材料よりなる第１シード層と、
    前記第１シード層の上面に設けられ、前記マイクロパイプの上端を塞ぐ第１めっき層と、を有するサブマウント。
11. 前記単結晶ＳｉＣの下面に金属材料よりなる第２シード層が設けられており、
    前記第２シード層の下面に、前記マイクロパイプの下端を塞ぐ第２めっき層が設けられている請求項１０に記載のサブマウント。
12. 前記第１めっき層は、前記単結晶ＳｉＣの上面側にのみ形成されている請求項１０に記載のサブマウント。
13. 請求項１０〜１２のいずれかに記載のサブマウントを備える半導体レーザ装置であって、
    前記サブマウントの下面側に導電性部材を介して半導体レーザ素子が実装されている半導体レーザ装置。

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