JP2016070998A - 表示装置、表示方法及び表示プログラム - Google Patents

Abstract

【課題】従来と同じ高速動作のカウンタを用いて従来よりも多階調の高画質画像表示を行うか、又は従来に比べて低速動作のカウンタを用いて従来と同じ階調の画像表示を行う。
【解決手段】コンパレータ134-1〜134-xは、データラッチ回路132からのｎビット画素データの上位ｍビットの値とｍビットカウンタ133からのカウンタ値とを比較し、両者が一致した時に一致パルスを出力する。ラッチ回路135-1〜135-xは、データラッチ回路132からのｎビット画素データの下位ｋビットのデコード結果に応じて、互いに位相が３６０°/２^k異なる２^k個の比較ラッチクロックの中から選択した１個の比較ラッチクロックで、対応するコンパレータからの一致パルスをラッチする。選択回路137-1〜137-xは、対応するラッチ回路から一致パルスをラッチした信号が入力された時点の直前のランプ信号レベルをサンプリングして対応する列データ線へ出力する。
【選択図】図１

Description

本発明は表示装置、表示方法及び表示プログラムに係り、特に画素データと階調数を表すカウンタ出力との比較結果に基づいてアナログランプ波形をサンプリングし、そのサンプリング波形で画素を駆動して画素の階調表示を行う表示装置、表示方法及び表示プログラムに関する。

従来、画素データと階調数を表すカウンタ出力との比較結果に基づいてアナログランプ波形をサンプリングし、そのサンプリング波形で画素を駆動して画素の階調表示を行う液晶表示装置が知られている（例えば、特許文献１参照）。

この特許文献１に記載の液晶表示装置では、１水平ラインの複数の画素の各画素データ毎に、１水平走査期間内で階調値に対応して値が漸次変化するカウンタ値と比較し、両者が一致したタイミングで、カウンタ値と同期してレベルが漸次変化するアナログランプ波形をサンプリングする。サンプリングされたアナログランプ波形の電圧は、画素データの階調値に対応している。このサンプリング電圧は１水平ラインの複数の画素のうち、サンプリングが行われた画素データが表示されるべき対応する画素内の液晶表示素子に供給され、画素データの階調値に応じた画像表示を行わせる。

特開平６-１７８２３８号公報

上記の従来の液晶表示装置では、１水平走査期間内で１水平ラインの複数の画素の各画素データと階調値を表すカウンタ値とを画素毎に比較して、アナログランプ波形をサンプリングする必要がある。このため、画素データの階調値が多くなるほど、１水平走査期間内で変化する階調値を表すカウンタ値を多くして、画素データとカウンタ値との比較回数を多くする必要があり、このため１回の比較に要する時間が短くなる。すなわち、１水平走査期間内で１階調あたりのアナログランプ波形をサンプリングする時間が短くなる。

例えば、表示画素数が横方向１９２０画素、縦方向１０８０画素、表示フレ-ム周波数１２０Ｈｚ、１水平走査周波数１３５ｋＨｚの表示装置では、１０２４階調の表示を実現するためには、画素データと比較するためのカウンタ値を出力するカウンタは、１水平走査期間で０〜１０２３まで変化するカウンタ値を出力するため、１３８.２４０ＭＨｚ（＝１３５ｋＨｚｘ１０２４）もの高い周波数のクロックをカウントする動作速度の速いカウンタが必要である。このため、１０２４階調より更に高い表示階調を実現するにはカウンタとして動作速度が極めて高速なものが必要なことから、実現が困難である。

本発明は以上の点に鑑みなされたもので、従来よりも多階調の高画質画像表示を行うことができる表示装置、表示方法及び表示プログラムを提供することを目的とする。

上記の目的を達成するため、本発明の表示装置は、複数本の列データ線(D1〜Dx)と複数本の行走査線(G1〜Gx)とが交差する各交差部のそれぞれに配置された画素(PX11〜PXyx)により、ｎビット（ｎは２以上の自然数）の画素データの画像表示を行う表示部(11)と、画素データの水平同期信号に同期した行選択信号を生成して、１水平走査期間単位で複数本の行走査線に対し１本ずつ切り替えて供給し、行選択信号が供給された１本の行走査線に接続された１水平ラインの複数個の画素単位で駆動する垂直方向駆動手段(12)と、表示部の１水平ラインの複数個の画素の各画素データ単位で供給される画素データのアナログ信号電圧を生成し、生成した１水平ラインの複数個の画素それぞれのアナログ信号電圧を、複数本の列データ線に並列に出力して１水平ラインの複数個の画素にそれぞれ供給する水平方向駆動手段(13)とを有する。

ここで、上記水平方向駆動手段は、
供給される画素データを表示部の１水平ラインの複数個の画素の画素データ単位で１水平走査期間保持して並列に出力する画素データ保持手段(131,132)と、水平同期信号に同期したカウンタクロック信号を１水平走査期間内で最小値から最大値までカウントするｍビット（ただし、ｍ＜ｎ）のカウンタ(133)と、１水平ラインの複数個の画素に対応して複数設けられており、画素データ保持手段から並列に出力された１水平ラインの複数個の画素のうち対応する画素のｎビットの画素データの上位ｍビットの値と、カウンタから出力されたカウント値とを比較し、両者が一致した期間一致パルスを出力する複数のコンパレータ(134-1〜134-x)と、複数のコンパレータに対応して複数設けられており、画素データ保持手段から並列に出力された１水平ラインの複数個の画素の各画素データの下位ｋビット（ただし、ｋ＝ｎ−ｍ）のデコード結果に応じて、カウンタクロック信号と同一周波数で、かつ、互いに位相が３６０°/２^k異なる２^k個の比較ラッチクロックの中から１個の比較ラッチクロックを選択し、水平同期信号入力直前の時点から第１の論理値とされ、選択した比較ラッチクロックで対応するコンパレータから供給される一致パルスをラッチした時点から第２の論理値とされるスイッチング信号を出力する複数のラッチ回路(135-1〜135-x)と、複数のラッチ回路にそれぞれ対応して複数設けられており、対応するラッチ回路から供給されるスイッチング信号が第１の論理値のときはオンとされ、１水平走査期間内でｎビットの画素データの最小階調値及び最大階調値の一方から他方に向かって漸次レベルが単調的に変化する傾斜を有する１水平走査期間周期の階調基準信号を選択して対応して設けられた列データ線へ出力し、対応するラッチ回路から供給されるスイッチング信号が第２の論理値のときはオフとされて、そのオフ時点の直前の階調基準信号のレベルのサンプリング値をアナログ信号電圧として対応して設けられた列データ線へ出力する複数の選択回路(137-1〜137-x)とを備えることを特徴とする。

また、上記の目的を達成するため、本発明の表示方法は、複数本の列データ線と複数本の行走査線とが交差する各交差部のそれぞれに配置された全部で複数の画素からなる表示部により、ｎビット（ｎは２以上の自然数）の画素データの画像表示を行う表示方法であって、画素データの水平同期信号に同期した行選択信号を生成して、１水平走査期間単位で複数本の行走査線に対し１本ずつ切り替えて供給し、行選択信号が供給された１本の行走査線に接続された１水平ラインの複数個の画素単位で駆動する垂直方向駆動ステップと、供給される画素データを表示部の１水平ラインの複数個の画素の各画素データ単位でＤＡ変換したアナログ信号電圧を生成し、生成した１水平ラインの複数個の画素それぞれのアナログ信号電圧を、複数本の列データ線に並列に出力して１水平ラインの複数個の画素にそれぞれ供給する水平方向駆動ステップとを有する。

ここで、上記水平方向駆動ステップは、
供給される画素データを表示部の１水平ラインの複数個の画素の画素データ単位で１水平走査期間保持して並列に出力する画素データ保持ステップと、水平同期信号に同期したカウンタクロック信号をｍビット（ただし、ｍ＜ｎ）のカウンタにより１水平走査期間内で最小値から最大値までカウントする計数ステップと、１水平ラインの複数個の画素に対応して複数設けられたコンパレータのそれぞれにおいて、画素データ保持ステップで並列に出力された１水平ラインの複数個の画素のうち対応する画素のｎビットの画素データの上位ｍビットの値と、計数ステップで得られたカウント値とを比較し、両者が一致した期間一致パルスを出力する一致パルス出力ステップと、画素データ保持ステップで並列に出力された１水平ラインの複数個の画素の各画素データの下位ｋビット（ただし、ｋ＝ｎ−ｍ）のデコード結果に応じて、カウンタクロック信号と同一周波数で、かつ、互いに位相が３６０°/２^k異なる２^k個の比較ラッチクロックの中から１個の比較ラッチクロックを選択し、水平同期信号入力直前の時点から第１の論理値とされ、選択した比較ラッチクロックで対応するコンパレータから供給される一致パルスをラッチした時点から第２の論理値とされるスイッチング信号を出力するラッチステップと、供給されるスイッチング信号が第１の論理値のときはオンとされ、１水平走査期間内でｎビットの画素データの最小階調値及び最大階調値の一方から他方に向かって漸次レベルが単調的に変化する傾斜を有する１水平走査期間周期の階調基準信号を選択して対応して設けられた列データ線へ出力し、供給されるスイッチング信号が第２の論理値のときはオフとされて、そのオフ時点の直前の階調基準信号のレベルのサンプリング値をアナログ信号電圧として対応して設けられた列データ線へ出力する選択ステップとを含むことを特徴とする。

ここで、上記の水平方向駆動ステップは、
供給される画素データを表示部の１水平ラインの複数個の画素の画素データ単位で１水平走査期間保持して並列に出力する画素データ保持ステップと、水平同期信号に同期したカウンタクロック信号をｍビット（ただし、ｍ＜ｎ）のカウンタにより１水平走査期間内で最小値から最大値までカウントする計数ステップと、１水平ラインの複数個の画素に対応して複数設けられたコンパレータのそれぞれにおいて、画素データ保持ステップで並列に出力された１水平ラインの複数個の画素のうち対応する画素のｎビットの画素データの上位ｍビットの値と、計数ステップで得られたカウント値とを比較し、両者が一致した期間一致パルスを出力する一致パルス出力ステップと、画素データ保持ステップで並列に出力された１水平ラインの複数個の画素の各画素データの下位ｋビット（ただし、ｋ＝ｎ−ｍ）のデコード結果に応じて、カウンタクロック信号と同一周波数で、かつ、互いに位相が３６０°/２^k異なる２^k個の比較ラッチクロックの中から１個の比較ラッチクロックを選択し、水平同期信号入力直前の時点から第１の論理値とされ、選択した比較ラッチクロックで対応するコンパレータから供給される一致パルスをラッチした時点から第２の論理値とされるスイッチング信号を出力するラッチステップと、供給されるスイッチング信号が第１の論理値のときはオンとされ、１水平走査期間内でｎビットの画素データの最小階調値及び最大階調値の一方から他方に向かって漸次レベルが単調的に変化する傾斜を有する１水平走査期間周期の階調基準信号を選択して対応して設けられた列データ線へ出力し、供給されるスイッチング信号が第２の論理値のときはオフとされて、そのオフ時点の直前の階調基準信号のレベルのサンプリング値をアナログ信号電圧として対応して設けられた列データ線へ出力する選択ステップとを含むことを特徴とする。

また、上記の目的を達成するため、本発明の表示プログラムは、複数本の列データ線と複数本の行走査線とが交差する各交差部のそれぞれに配置された全部で複数の画素からなる表示部により、ｎビット（ｎは２以上の自然数）の画素データの画像表示をコンピュータに実行させる表示プログラムであって、
コンピュータに、
画素データの水平同期信号に同期した行選択信号を生成して、１水平走査期間単位で複数本の行走査線に対し１本ずつ切り替えて供給し、行選択信号が供給された１本の行走査線に接続された１水平ラインの複数個の画素単位で駆動する垂直方向駆動機能と、供給される画素データを表示部の１水平ラインの複数個の画素の各画素データ単位でＤＡ変換したアナログ信号電圧を生成し、生成した１水平ラインの複数個の画素それぞれのアナログ信号電圧を、複数本の列データ線に並列に出力して１水平ラインの複数個の画素にそれぞれ供給する水平方向駆動機能とを実現させることを特徴とする。

ここで、上記水平方向駆動機能は、
供給される画素データを表示部の１水平ラインの複数個の画素の画素データ単位で１水平走査期間保持して並列に出力する画素データ保持機能と、水平同期信号に同期したカウンタクロック信号をｍビット（ただし、ｍ＜ｎ）のカウンタにより１水平走査期間内で最小値から最大値までカウントする計数機能と、１水平ラインの複数個の画素に対応して複数設けられたコンパレータのそれぞれにおいて、画素データ保持機能により並列に出力された１水平ラインの複数個の画素のうち対応する画素のｎビットの画素データの上位ｍビットの値と、計数ステップで得られたカウント値とを比較し、両者が一致した期間一致パルスを出力する一致パルス出力機能と、画素データ保持機能により並列に出力された１水平ラインの複数個の画素の各画素データの下位ｋビット（ただし、ｋ＝ｎ−ｍ）のデコード結果に応じて、カウンタクロック信号と同一周波数で、かつ、互いに位相が３６０°/２k異なる２^k個の比較ラッチクロックの中から１個の比較ラッチクロックを選択し、水平同期信号入力直前の時点から第１の論理値とされ、選択した比較ラッチクロックで対応するコンパレータから供給される一致パルスをラッチした時点から第２の論理値とされるスイッチング信号を出力するラッチ機能と、供給されるスイッチング信号が第１の論理値のときはオンとされ、１水平走査期間内でｎビットの画素データの最小階調値及び最大階調値の一方から他方に向かって漸次レベルが単調的に変化する傾斜を有する１水平走査期間周期の階調基準信号を選択して対応して設けられた列データ線へ出力し、供給されるスイッチング信号が第２の論理値のときはオフとされて、そのオフ時点の直前の階調基準信号のレベルのサンプリング値をアナログ信号電圧として対応して設けられた列データ線へ出力する選択機能とをコンピュータに実行させることを特徴とする。

本発明によれば、従来よりも多階調の高画質画像表示を行うことができる。

本発明の表示装置の一実施形態のブロック図である。 図１中の画素の一例の回路図である。 図１中のラッチ回路１３５-ｂの一例の構成図である。 図１中の選択回路１３７-ｂの一例の構成図である。 図１中のランプ信号発生回路１４２の一例のブロック図である。 図１に示す本実施形態の表示装置の要部の概略動作説明用タイミングチャートである。 図１に示す本実施形態の表示装置の詳細動作説明用タイミングチャートである。

次に、本発明の実施形態について図面を参照して説明する。

図１は、本発明になる表示装置の一実施形態のブロック図を示す。本実施形態の表示装置は液晶表示装置１０であって、表示部１１、垂直走査回路１２、及び水平走査回路１３を備えている。表示部１１は、ｘ本（ただし、ｘは２以上の自然数）の列データ線Ｄ_１〜Ｄ_ｘとｙ本（ただし、ｙは２以上の自然数）の行走査線Ｇ_１〜Ｇ_ｙとが交差する各交差部にそれぞれ配置され、全体としてｙ行ｘ列の二次元マトリクス状に配列された複数の画素ＰＸ₁₁〜ＰＸ_yxから構成される。これらの複数（すなわちｘ×ｙ個）の画素ＰＸ₁₁〜ＰＸ_yxはすべて同一の構成であり、それぞれ一例として図２の回路図にＰＸで示す公知の構成とされている。

図２において、１個の画素ＰＸは、１本の列データ線Ｄ（図１の列データ線Ｄ_１〜Ｄ_Ｘの任意の１本）と、１本の行走査線Ｇ（図１の行走査線Ｇ_１〜Ｇ_ｙの任意の１本）とが交差する交差部において、画素選択トランジスタ１１１、信号保持容量１１２、及び液晶素子１１３から構成されている。画素選択トランジスタ１１１は、例えば薄膜トランジスタで構成される。液晶素子１１３は、互いに離間対向して配置された画素電極ＰＥと共通電極ＣＥとの間に液晶層ＬＣＭが挟持封入された公知の構造である。共通電極ＣＥは表示部１１を構成する複数の画素ＰＸ₁₁〜ＰＸ_yxにすべて共通で、共通電極電圧Ｖcomが印加される。一方、画素電極ＰＥは画素別に独立して設けられている。

画素選択トランジスタ１１１は、ゲートが行走査線Ｇに接続され、ドレインが列データ線Ｄに接続され、ソースが信号保持容量１１２の非接地側端子と液晶素子１１３の画素電極ＰＥとに接続されている。この画素ＰＸでは、行走査線Ｇを介して入力される行選択信号（ゲート信号）により画素選択トランジスタ１１１がオンとされて選択される期間内に、列データ線Ｄを介して供給される後述するサンプリングされた信号電圧を、画素選択トランジスタ１１１を通して信号保持容量１１２に保持するとともに、液晶素子１１３の画素電極ＰＥに印加し、液晶素子１１３を駆動する構成である。

液晶素子１１３は、画素電極ＰＥに印加される信号電圧により駆動され、画素電極ＰＥの信号電圧と共通電極ＣＥの所定の共通電極電圧Ｖcomとの差電圧（絶対値）に応じて液晶層ＬＣＭの光透過率を制御し、画像として表示する。ここで、後述するように、画素電極ＰＥに印加される信号電圧は、行選択信号により選択された画素ＰＸの画素データの階調に応じたアナログランプ波形の階調基準信号電圧（以下、ランプ信号レベルともいう）であり、これは後述する選択回路１３７-１〜１３７-ｘ内のアナログスイッチ２５がオフ直前のときのランプ信号レベルをサンプリングして得たＤＡ変換電圧である。よって、行選択信号により選択された画素ＰＸの液晶素子１１３は、画素ＰＸの画素データの階調に応じた画像表示を行う。

図１に戻って説明する。垂直走査回路１２は、垂直方向駆動手段を構成しており、タイミング発生回路１４１から水平走査同期信号ＨＤ_Ｄ及び垂直走査同期信号ＶＤ_Ｄが駆動信号として入力され、ｙ本の行走査線Ｇ_１〜Ｇ_ｙに対し、駆動信号に同期した行選択信号を生成して１水平走査期間単位で例えば上から下方向に１本ずつ切り替えて供給し、１フレーム期間ではｙ本の行走査線Ｇ_１〜Ｇ_ｙのすべてに供給する。これにより、１水平走査期間単位で１本の行走査線Ｇ_ａ(ただし、ａ＝１〜ｙのいずれか、以下同じ）に接続された１水平ラインのｘ個の画素ＰＸ_a1〜ＰＸ_axが選択駆動され、１フレーム期間では表示部１１を構成するすべての画素ＰＸ₁₁〜ＰＸ_yxが選択駆動される。すなわち、各画素ＰＸ₁₁〜ＰＸ_yxの液晶素子１１３は１フレーム周期の行選択信号により、１フレーム期間毎にその画素電極ＰＥに切り替えて印加されるランプ信号電圧に応じた階調の画像表示を行う。

水平走査回路１３は、水平方向駆動手段を構成しており、入力される画素データを１水平ラインのｘ個の画素ＰＸ_a1〜ＰＸ_axの各画素単位でＤＡ変換してアナログ信号電圧を生成し、１水平ラインの画素数ｘに等しいｘ本の列データ線Ｄ_１〜Ｄ_ｘに並列に出力し、表示部１１に供給する。生成するアナログ信号電圧は、後述するアナログランプ波形の階調基準信号の、入力画素データの階調を示すレベルをサンプリングして得たＤＡ変換電圧である。

水平走査回路１３は、シフトレジスタ回路１３１、データラッチ回路１３２、カウンタ１３３、コンパレータ１３４-１〜１３４-ｘ、ラッチ回路１３５-１〜１３５-ｘ、レベルシフタ回路１３６、及び選択回路１３７-１〜１３７-ｘから構成される。

シフトレジスタ回路１３１はｘ段シフトレジスタで、図示しない外部信号源からシフトクロック信号ＳＣＬＫと水平同期信号ＨＤ及び垂直同期信号ＶＤに同期したｎビットの画素データＤＬとを入力信号として受け、シフトクロック信号ＳＣＬＫに基づいて、同じ１水平ラインのｘ個の画素ＰＸ_a1〜ＰＸ_axでそれぞれ表示されるべきｘ個の画素データＤＬ₁〜ＤＬ_xを順次水平方向にシフトする。これにより、シフトレジスタ回路１３１は、同じ１水平ラインのｘ個の画素データＤＬ₁〜ＤＬ_xを保持して並列出力する。

従って、例えば表示部１１が、フルハイビジョンに対応した１水平ラインの画素数ｘが１９２０画素の場合には、シフトレジスタ回路１３１は、１水平走査期間に同じ１水平ラインの１９２０個分の画素データＤＬ₁〜ＤＬ₁₉₂₀が入力され、これをシフトして展開する。ここで、画素データＤＬ₁〜ＤＬ_xはそれぞれｎビット（ただし、ｎは２以上の自然数）で構成される。

データラッチ回路１３２は、シフトレジスタ回路１３１から１水平走査期間の画素データのブランキング期間に並列に供給される同じ１水平ラインのｘ個のｎビット画素データＤＬ₁〜ＤＬ_xを、１水平ブランキング期間内に発生するデータラッチ信号ＳＬに基づいて取り込む。データラッチ回路１３２は、取り込んだｘ個のｎビットの画素データＤＬ₁〜ＤＬ_xを次の１水平走査期間保持する。データラッチ回路１３２は、シフトレジスタ回路１３１と共に本発明における画素データ保持手段を構成している。

カウンタ１３３は、ｍ（＜ｎ）ビットのアップカウンタで構成されており、液晶表示装置１０の外部のタイミング発生回路１４１で生成するカウンタクロック信号ＣＣＬＫとカウンタクリア信号ＨＤ_Ｃに基づいて、ｍビットのカウント値ＱＤを出力する。カウンタクロック信号ＣＣＬＫは、１水平走査期間でカウンタ１３３が「２^m−１」以上カウントされる周波数に設定されている。これにより、カウンタ１３３は、カウント値が「０」〜「２^m−１」で一巡するカウンタクロック信号ＣＣＬＫのカウントを繰り返すが、１水平走査期間内では少なくとも２^ｍのカウント値ＱＤ（「０」〜「２^ｍ−１」）を出力する。

すなわち、カウンタ１３３は、１水平走査期間内で、ｍビットの画素データの最小階調を示す１０進数の値「０」から最大階調を示す１０進数の値「２^m−１」までカウンタクロック信号ＣＣＬＫの周期単位で「１」ずつ増加する値を示すｍビットのカウント値ＱＤを少なくとも出力する。カウンタ１３３は、カウント値ＱＤをコンパレータ１３４-１〜１３４-ｘへ供給する。なお、カウンタ１３３のリセットはデータラッチ信号ＳＬによってシフトレジスタ回路１３１のデータがデータラッチ回路１３２に保持された直後に行われる。

コンパレータ１３４-１〜１３４-ｘは、ｘ本の列データ線Ｄ₁〜Ｄ_xに対応してｘ個設けられており、それぞれ同一構成である。そのうち任意のｂ列目の列データ線Ｄ_bに対応して設けられたコンパレータ１３４-ｂ（ただし、ｂ＝１〜ｘのいずれか、以下同じ）は、データラッチ回路１３２のｂ番目の出力端子から出力されたｎビットの画素データＤＬ_ｂの上位ｍビット（ｍ＜ｎ）の値と、カウンタ１３３から出力されたｍビットのカウント値ＱＤとを、対応するビット同士で比較する。

そして、コンパレータ１３４-ｂは、比較する画素データ及びカウント値ＱＤのｍビットの対応するビット同士の値がすべて一致した時にのみ（すなわち画素データの上位ｍビットの１０進数の階調値とカウント値ＱＤの１０進数の値とが一致した時にのみ）、一致パルスＣＯＵＴ_ｂを出力し、ｘ個のラッチ回路１３５-１〜１３５-ｘのうち対応して設けられたラッチ回路１３５-ｂに供給する。

図３は、ラッチ回路１３５-ｂの一例の構成図を示す。図３に示すラッチ回路１３５-ｂは、それぞれ同一構成であるラッチ回路１３５-１〜１３５-ｘのうちのｂ番目のラッチ回路を示している。図３において、ラッチ回路１３５-ｂは、スイッチ２１、デコーダ回路２２、エッジトリガタイプのＤ型フリップフロップ（以下、ＤＦＦと記す）２３、及びインバータ（反転バッファ）２４とから構成されている。

スイッチ２１は、液晶表示装置１０の外部の図１に示すタイミング発生回路１４から、互いに周波数が同一で位相の異なる２^k（ただし、ｋ＝ｎ−ｍ）個の比較ラッチクロックＣＯＭＰＣＬＫ(1)〜ＣＯＭＰＣＬＫ(２^k)が並列に供給される。デコーダ回路２２は、データラッチ回路１３２のｘ個の出力端子のうち対応するｂ番目の出力端子から出力されたｎビットの画素データＤＬ_ｂのうち、上位ｍビットを除く下位ｋビットの画素データをデコードし、デコードした値に応じて比較ラッチクロックＣＯＭＰＣＬＫ(1)〜ＣＯＭＰＣＬＫ(２^k)の中から一の比較ラッチクロックを選択するようスイッチ２１を制御する。

例えば、デコーダ回路２２は、ｋビット画素データの値が１０進数で「２」のときは、２^ｋ個の比較ラッチクロックＣＯＭＰＣＬＫ(1)〜ＣＯＭＰＣＬＫ(２^k)のうち３番目の比較ラッチクロックＣＯＭＰＣＬＫ(3)をスイッチ２１により選択させる。

ＤＦＦ２３は、クリア端子CLRに印加されるクリア信号ＨＤ_ＳがＨレベルのときクリアされてＱ出力端子からＬレベルの信号を出力し、それ以外では比較ラッチクロックＣＯＭＰＣＬＫ(1)〜ＣＯＭＰＣＬＫ(２^k)のうちスイッチ２１で選択された一の比較ラッチクロックでコンパレータ１３４-ｂからの一致パルスＣＯＵＴ_ｂをラッチして出力し、この出力を更にインバータ２４で極性反転してスイッチング信号ＡＰ_ｂとして出力する。従って、スイッチング信号ＡＰ_ｂは、比較ラッチクロックでラッチされた一致パルスＣＯＵＴ_ｂの極性反転パルスである。なお、クリア信号ＨＤ_Ｓは、後述するようにカウンタクリア信号ＨＤ_Ｃでカウンタ１３３がクリアされる直前のタイミングでＤＦＦ２３をクリアする信号である。

図１に戻って説明する。レベルシフタ回路１３６は電圧昇圧回路で、ラッチ回路１３５-１〜１３５-ｘからそれぞれ出力された、例えば上限が３.３Ｖ程度の電圧レベルであるスイッチング信号ＡＰ₁〜ＡＰ_xが供給され、これを例えば上限が１５Ｖ程度の電圧レベル信号にレベルシフト（すなわち昇圧）したスイッチング信号ＳＷ₁〜ＳＷ_xを生成し、対応して設けられた選択回路１３７-１〜１３７-ｘへ出力する。

選択回路１３７-１〜１３７-ｘは、その出力端子がそれぞれ対応する列データ線Ｄ_１〜Ｄ_ｘに接続されており、それぞれ同一構成である。そのうち任意のｂ列目の列データ線Ｄ_ｂに接続された選択回路１３７-ｂは、レベルシフタ回路１３６から並列に出力されたスイッチング信号ＳＷ₁〜ＳＷ_xのうちのｂ番目の信号ＳＷ_ｂと、ランプ信号発生回路１４２から出力されたアナログ信号であるランプ信号ＶＲＥＦとが入力される。

図４は、選択回路１３７-ｂの一例の構成図を示す。図４に示すように選択回路１３７-ｂは、一つのアナログスイッチ２５により構成されている。アナログスイッチ２５はスイッチング信号ＳＷ_ｂがＨレベルのときのみオンとなり、スイッチング信号ＳＷ_ｂがＬレベルのときオフとされる。スイッチング信号ＳＷ_ｂは、一致パルスＣＯＵＴ_ｂを比較ラッチクロックでラッチした時点でＬレベルとなる。

ここで、スイッチング信号ＳＷ_ｂは比較ラッチクロックで一致パルスＣＯＵＴ_ｂをラッチして得た信号を極性反転したスイッチング信号ＡＰ_ｂの昇圧信号であるから、位相的には一致パルスＣＯＵＴ_ｂをラッチした比較ラッチクロックの位相と同じである。従って、アナログスイッチ２５は、各水平走査期間の最初にオンとされてランプ信号ＶＲＥＦを出力し、その後一致パルスＣＯＵＴ_ｂをラッチした比較ラッチクロックの位相のタイミングでオフとされ、そのオフの直前の時点でランプ信号ＶＲＥＦをサンプリングした信号ＶＩＤ_ｂを出力する。アナログスイッチ２５は、信号ＶＩＤ_ｂを画素駆動電圧として対応する１本の列データ線Ｄ_ｂへ供給する。

再び図１に戻って説明する。液晶表示装置１０の外部には基準信号発生部１４が設けられている。基準信号発生部１４は、タイミング発生回路１４１及びランプ信号発生回路１４２より構成されて各種のアナログ基準信号を発生する。タイミング発生回路１４１は、図示しない外部信号源から画素データＤＬに同期した水平同期信号ＨＤ、垂直同期信号ＶＤ及び階調制御用クロックＣＬＫが供給され、これらの入力信号に同期した水平走査同期信号ＨＤ_Ｄ、垂直走査同期信号ＶＤ_Ｄ、カウンタクロック信号ＣＣＬＫ、カウンタクリア信号ＨＤ_Ｃ、ラッチ回路内部のＤＦＦクリア信号ＨＤ_Ｓ、２^ｋ個の比較ラッチクロックＣＯＭＰＣＬＫ(1)〜ＣＯＭＰＣＬＫ(２^k)、ランプ信号発生回路用クロックＣＬＫ_Ａ及びランプ信号発生回路用水平同期信号ＨＤ_Ａをそれぞれ発生する。

２^ｋ個の比較ラッチクロックＣＯＭＰＣＬＫ(1)〜ＣＯＭＰＣＬＫ(２^k)は、ラッチ回路１３５-１〜１３５-ｘのラッチ用基準信号として互いにカウンタクロック信号ＣＣＬＫと同一周波数で、かつ、位相が互いに３６０°/２^k異なるクロックである。タイミング発生回路１４１は、カウンタクロック信号ＣＣＬＫ及びカウンタクリア信号ＨＤ_Ｃをカウンタ１３３に供給し、２^k個の比較ラッチクロックＣＯＭＰＣＬＫ(1)〜ＣＯＭＰＣＬＫ(２^k)をラッチ回路１３５-１〜１３５-ｘに並列に供給する。また、タイミング発生回路１４１は、水平走査同期信号ＨＤ_Ｃ及び垂直走査同期信号ＶＤ_Ｃを垂直走査回路１２に供給する。

図５は、ランプ信号発生回路１４２の一例のブロック図を示す。同図において、ランプ信号発生回路１４２は、ｎビットカウンタ３１とｎビットＤＡ変換器３２とから構成される。ｎビットカウンタ３１は、水平同期信号ＨＤに同期したランプ信号発生回路用水平同期信号ＨＤ_Ａがリセット端子に供給され、クロックＣＬＫと同期したランプ信号発生回路用クロックＣＬＫ_Ａがクロック端子に印加されてカウントする。ｎビットＤＡ変換器３２は、ｎビットカウンタ３１でクロックＣＬＫ_Ａをアップカウントして得られたカウント値をデジタル-アナログ変換（ＤＡ変換）して、アナログ信号であるランプ信号ＶＲＥＦを発生する。ランプ信号ＶＲＥＦは水平同期信号ＨＤ_Ａによるカウンタリセットを起点として１水平走査期間内で少なくともｎビット画素データの最小階調値（１０進数で「０」）から最大階調値（１０進数で「２ⁿ−１」）までレベルが単調的に１階調値ずつ増加する傾斜を持つ１水平走査期間周期のアナログランプ波形信号であり、本実施形態では階調基準信号として用いられる。

なお、ｎビットＤＡ変換器３２は、出力端子にオペアンプなどを用いたバッファ回路を接続し、ｎビットＤＡ変換器３２と選択回路１３７-１〜１３７-ｘ及び列データ線Ｄ₁〜Ｄ_ｘとの間をバッファするようにしてもよい。また、ＤＡ変換器３２はｎビットのＤＡ変換信号を出力できればよいから、ＤＡ変換器自体はｎビットより多いビット数の構成であってもよい。また、ｎビットカウンタ３１とnビットＤＡ変換器３２との間にルック・アップ・テーブル（ＬＵＴ）を備えてランプ信号ＶＲＥＦを生成するようにしてもよい。また、ランプ信号発生回路１４２は、ランプ信号ＶＲＥＦなどの１水平走査期間周期の任意の波形の階調基準信号を発生できる構成であれば、図５に示す構成に限ることはない。

また、ランプ信号ＶＲＥＦは１水平走査期間内で少なくともｎビット画素データの最大階調値（１０進数で（２ⁿ−１））から最小階調値（１０進数で「０」）までレベルが単調的に１階調値ずつ減少する傾斜を持つ１水平走査期間周期の傾斜波信号であってもよい。ただし、この場合は、カウンタ１３３及びｎビットカウンタ３１はダウンカウンタで構成される。

なお、図１に示すように、本実施形態の液晶表示装置１０は基準信号発生部１４を搭載せず、外部に設けられた基準信号発生部１４からランプ信号ＶＲＥＦを供給するので、液晶表示装置１０の構成を小型化することができる。また、ランプ信号ＶＲＥＦなどの階調基準信号として任意の波形のアナログ信号を容易に生成して、液晶表示装置１０に供給することができる。勿論、基準信号発生部１４全体あるいはランプ信号発生回路１４２を液晶表示装置１０の内部に設けても構わない。

次に、図６のタイミングチャートを併せ参照して、シフトレジスタ回路１３１及びデータラッチ回路１３２の動作の概要を説明する。

シフトレジスタ回路１３１は、図６（Ａ）に示す水平同期信号ＨＤに同期した、同図（Ｂ）に示すｎビットの画素デ−タＤＬが時系列に供給され、同図（Ｃ）に示すシフトクロック信号ＳＣＬＫに基づいて画素デ−タＤＬを水平方向にシフトして１水平ライン分の画素データずつ格納する。データラッチ回路１３２は、シフトレジスタ回路１３１で１水平ライン分の画素データＤＬ₁〜ＤＬ_xの格納が終了した後、次の１水平ラインの画素データＤＬ₁〜ＤＬ_xが入力されるまでのブランキング期間中にＨレベルとなる図６（Ｄ）に示すラッチ信号ＳＬにより、シフトレジスタ回路１３１に格納されている各々ｎビットの画素データＤＬ₁〜ＤＬ_xをラッチして１水平走査期間の間保持した後、コンパレータ１３４-１〜１３４-ｘの第１の入力端子に個別に供給する。

なお、次の１水平ラインの画素データＤＬ₁〜ＤＬ_xが入力されるタイミングではラッチ信号ＳＬはＬレベルとなっており、データラッチ回路１３２へのラッチは停止している。図６（Ｅ）及び図６（Ｆ）は、１水平走査期間の間データラッチ回路１３２に保持されるｘ本の列データ線に接続された画素ＰＸ_a1〜ＰＸ_axに対応した各画素データのうち、第１画素目と第ｘ画素目の画素データを模式的に示したものである。

次に、本実施形態の液晶表示装置１０の動作について、更に詳細に図７のタイミングチャートを併せ参照して説明する。

図７に示すタイミングチャートは、画素データのビット数ｎ＝１２、画素データの上位ビット数ｍ＝１０、画素データの下位ビット数ｋ＝２の例である。画素データＤＬは１２ビットであるから、１（＝２⁰）階調から４０９６（＝２¹²）階調までの４０９６段階の階調表示が可能となる。なお、図７のタイミングチャートでは、同図（Ａ）にＤＬ[11:0]で示すように、１２（＝ｎ）ビットの画素データを表示する或る一画素が、一例として表示階調「７」であるものとして説明する。

また、図７（Ａ）に示す１２ビット画素データの上位１０（＝ｍ）ビットが、同図（Ｂ）にＤＬ_m[11:2]で示され、下位２（＝ｋ）ビットが同図（Ｃ）にＤＬ_k[1:0]で示されている。ここで、階調「７」の１２ビット画素データは、最上位の第１ビットから第９ビットまでの各ビット値がオール“０”であり、第１０ビットから最下位の第１２ビットまでの各ビット値がオール“１”であるので、第１ビットから第１０ビットまでの上位１０（＝ｍ）ビットの画素データの階調値は、図７（Ｂ）に示すように「１」である。また、第１１ビット及び第１２ビットの下位２（＝ｋ）ビットは“１１”であるから、図７（Ｃ）に示すように下位２ビットの画素データの階調値は「３」である。

タイミング発生回路１４１は、前述したように、画素データＤＬに同期した水平同期信号ＨＤ、垂直同期信号ＶＤ及び階調制御用クロックＣＬＫが供給され、図７（Ｄ）に示すクロックＣＬＫを１／２^k分周（ここでは１／４分周）した図７（Ｈ）に示すカウンタクロック信号ＣＣＬＫを発生し、カウンタ１３３に供給する。なお、図７（Ｆ）、（Ｇ）はそれぞれクロックＣＬＫを１／２分周、１／４分周したクロック信号ＣＬＫ/２、ＣＬＫ/４を示す。ここで、カウンタクロック信号ＣＣＬＫとクロック信号ＣＬＫ/４とは、いずれもクロックＣＬＫを１／４分周した信号であるが、カウンタクロック信号ＣＣＬＫはその立ち上がりエッジがクロックＣＬＫのそれと一致している点でクロック信号ＣＬＫ/４と異なる。

また、タイミング発生回路１４１は、互いにカウンタクロック信号ＣＣＬＫと同一周波数で、かつ、互いに位相が３６０°/２^k異なる２^k個の比較ラッチクロックＣＯＭＰＣＬＫ(1)〜ＣＯＭＰＣＬＫ(2^k）を出力する。ここでは、ｋ＝２であるので、タイミング発生回路１４１は、互いにカウンタクロック信号ＣＣＬＫと同一周波数で、かつ、互いに位相が９０°異なる、図７（Ｋ）〜（Ｎ）に示す４個の比較ラッチクロックＣＯＭＰＣＬＫ(1)〜ＣＯＭＰＣＬＫ(4)を発生し、ラッチ回路１３５-１〜１３５-ｘのすべてにそれぞれ供給する。

図７（Ｋ）〜（Ｎ）に示すように、比較ラッチクロックはＣＯＭＰＣＬＫ(1)、ＣＯＭＰＣＬＫ(2)、ＣＯＭＰＣＬＫ(3)、ＣＯＭＰＣＬＫ(4)の順で９０°ずつ位相が遅れている。ここでは、下位２ビットの値が「０」、「１」、「２」、「３」の順にＣＯＭＰＣＬＫ(1)、ＣＯＭＰＣＬＫ(2)、ＣＯＭＰＣＬＫ(3)、ＣＯＭＰＣＬＫ(4)が選択されることとする。また、比較ラッチクロックＣＯＭＰＣＬＫ(1)の位相は、カウンタクロック信号ＣＣＬＫと同一位相である。

また、カウンタクロック信号ＣＣＬＫの周波数は、１水平走査期間（１Ｈ）内で図７（Ｉ）に模式的に示すようにカウンタ１３３が、少なくとも１０ビットの画素データの最小階調を示す１０進数の値「０」から最大階調を示す１０進数の値「１０２３」までカウンタクロック信号ＣＣＬＫの周期単位で「１」ずつ増加する値を示す１０ビットのカウント値ＱＤを出力する周波数に設定されている。

一方、ランプ信号発生回路１４２は、図７（Ｐ）に示すランプ信号発生回路用水平同期信号ＨＤ_Ａがリセット端子に供給され、同図（Ｄ）に示すクロックＣＬＫと同じランプ信号発生回路用クロックＣＬＫ_Ａがクロック端子に印加されるｎビットカウンタ３１のカウント値を、ｎビットＤＡ変換器３２でＤＡ変換して、図７（Ｒ）に示すランプ信号ＶＲＥＦを発生する。

図７（Ｒ）に示すようにランプ信号ＶＲＥＦは、ランプ信号発生回路用水平同期信号ＨＤ_Ａによるカウンタリセット直後のクロックＣＬＫ_Ａ入力時刻ｔ0を処理開始時刻として時刻ｔ3まで１２ビット画素データの最小階調値（１０進数で「０」）から最大階調値（１０進数で「４０９５」）までレベルが単調的にクロックＣＬＫ_Ａの周期毎に１階調値ずつ増加する傾斜を持つ１水平走査期間周期のアナログランプ波形信号であり、本実施形態では階調基準信号として用いられる。また、ランプ信号ＶＲＥＦは、時刻ｔ3直後から時刻ｔ4までは図７（Ｒ）に示すように最小階調値である。時刻ｔ0から時刻ｔ4までが１水平走査期間（１Ｈ）である。

ここで、図７（Ａ）に示した１２ビット画素データの階調「７」を表示する一画素がｂ列目の列データ線Ｄ_bに接続されており、かつ、ａ行目の行走査線Ｇ_aに接続されている画素ＰＸ_abであるものとする。カウンタ１３３が図７（Ｅ）に示すカウンタクリア信号ＨＤ_Ｃでクリアされる直前で、かつ、クリアされる前の期間にＨレベルとなる図７（Ｐ）に示すクリア信号ＨＤ_Ｓの立ち上がりエッジでラッチ回路１３５-１〜１３５-ｘの各ＤＦＦ２３が同時にクリアされ、スイッチング信号ＡＰ_１〜ＡＰ_ｘは同時にＨレベルとなる。図７（Ｏ）はスイッチング信号ＡＰ_１〜ＡＰ_ｘのうちの列データ線Ｄ_bに対応した一つのスイッチング信号ＡＰ_ｂを示す。

これにより、すべての選択回路１３７-１〜１３７-ｘ内の図４に示したアナログスイッチ２５が図７（Ｑ）にＨレベルで模式的に示すように同時にオンとされる。また、水平同期信号ＨＤ_Ａによりランプ信号発生回路１４２内のｎビットカウンタ３１がクリアされる。これにより、アナログスイッチ２５がオンになった直後の時刻ｔ0からランプ信号が図７（Ｒ）に示すように発生されて比較動作が開始される。

そして、カウンタ１３３から出力される図７（Ｉ）に示すカウンタ値ＱＤが１０進数の「１」に変化した時刻ｔ1でコンパレータ１３４-ｂが画素データＤＬ_ｂの上位１０ビットの１０進数の値「１」と一致したことを示すＨレベルの一致パルスＣＯＵＴ_bを図７（Ｊ）に示すように出力する。この一致パルスＣＯＵＴ_ｂは図７（Ｊ）に示すように、カウンタ値ＱＤが「１」である期間Ｈレベルに保持される。

一方、ラッチ回路１３５-ｂは図３に示したデコーダ回路２２において得られる画素データＤＬ_bの下位２ビットの１０進数の値「３」のデコード結果に基づいてスイッチ２１により図７（Ｎ）に示す比較ラッチクロックＣＯＭＰＣＬＫ(4)を選択している。ここで、ＤＦＦ２３は一致パルスＣＯＵＴ_ｂを比較ラッチクロックの立ち上がりエッジのタイミングでラッチするが、そのラッチタイミングは位相の異なる４種類の比較ラッチクロックＣＯＭＰＣＬＫ(1)〜ＣＯＭＰＣＬＫ(4)のうち下位２ビットの値に応じて選択された１個の比較ラッチクロックの立ち上がりエッジタイミングである。つまり、一致パルスＣＯＵＴ_ｂをラッチする４種類の比較ラッチクロックＣＯＭＰＣＬＫ(1)〜ＣＯＭＰＣＬＫ(4)の位相によるラッチタイミングで１２ビットに対応する階調ステップであるランプ信号ＶＲＥＦを一致パルス信号ＡＰ_ｂによりサンプリングすることが可能となる。

ここでは、ＤＦＦ２３は上記のように画素データＤＬ_bの下位２ビットの１０進数の値「３」のデコード結果に基づいてスイッチ２１により選択した図７（Ｎ）に示す比較ラッチクロックＣＯＭＰＣＬＫ(4)の立ち上がりエッジの時刻ｔ2で図７（Ｊ）に示す一致パルスＣＯＵＴ_ｂをラッチする。この時刻ｔ2におけるランプ信号ＶＲＥＦの信号電圧は図７（Ｒ）に示すように階調「７」を示す。

ＤＦＦ２３により時刻ｔ2でラッチされたＨレベルの一致パルスＣＯＵＴ_ｂはインバータ２４で極性反転されて、図７（Ｏ）に示すように時刻ｔ2で立ち下がるＬレベルの一致パルス信号としてラッチ回路１３５-ｂから出力される。列データ線Ｄ_bに接続されている選択回路１３７-ｂ内の図４に示したアナログスイッチ２５は、上記一致パルス信号ＡＰ_ｂがレベルシフタ回路１３６で昇圧されてスイッチング信号ＳＷ_ｂとされて印加され、図７（Ｑ）にＬレベルで模式的に示すように時刻ｔ2でオフとされる。アナログスイッチ２５は図７に示す時刻ｔ4の直前に次の水平同期信号ＨＤ_Ａがランプ信号発生回路１４２に入力されるまで図７（Ｑ）にＬレベルで模式的に示すようにオフ状態を保持する。

選択回路１３７-ｂからは時刻ｔ0から時刻ｔ2までは内部のアナログスイッチ２５がオンとされているので図７（Ｒ）及び（Ｓ）に示すように供給されるランプ信号ＶＲＥＦが信号ＶＩＤ_ｂとして列データ線Ｄ_ｂへ出力される。そして、時刻ｔ2以降次の水平同期信号ＨＤ＿Ｃが入力されるまでの期間はアナログスイッチ２５がオフ状態に保持されるので、アナログスイッチ２５のオフ時点の直前でランプ信号ＶＲＥＦをサンプリングした階調「７」を示すレベルの信号ＶＩＤ_ｂが図７（Ｓ）に示すように時刻ｔ2から次の水平同期信号ＨＤ＿Ｃが入力されるまでの期間列データ線Ｄ_ｂへ出力される。更にその信号ＶＩＤ_ｂはｂ列目の画素ＰＸ_ａｂ内の画素選択トランジスタ１１１を通して信号保持容量１１２に保持されるとともに、液晶素子１１３の画素電極ＰＥに印加されて、液晶素子１１３を駆動する。

画素ＰＸ_ａｂには時刻ｔ2以降１フレーム期間後に再び画素選択されるまでサンプリングされたランプ信号電圧が供給されないが、画素ＰＸ_ａｂは、時刻ｔ2のアナログスイッチ２５のオフ時点の直前でランプ信号ＶＲＥＦをサンプリングして得られた信号電圧が信号保持容量１１２に保持されて画素電極ＰＥに印加されているため、時刻ｔ2以降１フレーム期間後に再び画素選択されるまで時刻ｔ2の直前の時点でサンプリングされたランプ信号ＶＲＥＦのレベルが示す、図７（Ｑ）に示す階調「７」の画像表示を行う。

選択されているａ行目の行走査線Ｇ_aに接続されている画素ＰＸ_a1〜ＰＸ_axのうち、上記の一画素ＰＸ_ab以外の残りの（ｘ−１）個の画素で表示されるべき各画素データに対しても上記と同様の動作が互いに画素単位で独立して並行して行われる。従って、１水平ラインのｘ個の画素ＰＸ_a1〜ＰＸ_axの絵柄によって、コンパレータ１３４-１〜１３４-ｘからの一致パルスの出力タイミングが決まり、互いに異なる場合もあるし同じ場合もある。

ランプ信号ＶＲＥＦのレベルは図７（Ｒ）に示したように、時刻ｔ3で１２ビット画素データの最大階調値「４０９５」に達するので、すべてのコンパレータ１３４-１〜１３４-ｘは選択されている行走査線Ｇ_aに接続されている画素ＰＸ_a1〜ＰＸ_axの各１２ビット画素データの上位１０ビット画素データとカウント値ＱＤとの比較動作を時刻ｔ3までにそれぞれ終了し、かつ、すべてのラッチ回路１３５-１〜１３５−ｘが下位２ビットの画素データのデコード結果に応じた比較ラッチクロックの選択動作を時刻ｔ3までにそれぞれ終了する。従って、すべての選択回路１３７-１〜１３７-ｘから対応する列データ線Ｄ₁〜Ｄ_xへ時刻ｔ3までにランプ信号ＶＲＥＦを、対応する画素の画素データに値に応じてサンプリングした信号ＶＩＤ₁〜ＶＩＤ_xが出力される。

このような１水平走査期間の動作が、ｙ本のそれぞれの行走査線Ｇ₁〜Ｇ_ｙに接続された各水平走査ラインのｘ個の画素ＰＸ_a1〜ＰＸ_ax単位で順次行われる。これにより、表示部１１のすべての画素ＰＸ₁₁〜ＰＸ_yxが駆動され、１フレ-ムの画像が、それぞれの画素に対応した１２ビットの画素データに従って階調表示することが可能となる。

このように、本実施形態の液晶表示装置１０によれば、画素データと比較するためのカウント値を出力するカウンタ１３３として、従来のｎビットカウンタではなくｍビットカウンタ（ただし、ｍ＜ｎ）とし、かつ、従来のカウンタクロックＣＬＫの１／２^k倍の周波数のカウンタクロックＣＣＬＫをカウントする構成としても、ｎビット画素データを表示することができる。このため、従来と同様の高速動作が必要なカウンタを用いる場合は、従来に比べて多階調の高画質の画像表示ができる。

例えば、前述した表示画素数が横方向１９２０画素、縦方向１０８０画素、表示フレ-ム周波数１２０Ｈｚ、１水平走査周波数１３５ｋＨｚの表示装置において、１２ビット画素データの上位１０ビットの階調をコンパレータで比較させるための階調を示すカウント値を出力するカウンタとして１０ビットのカウンタを使用した場合、そのカウンタクロック信号は従来と同じ１３８.２４０ＭＨｚという高周波数が必要である。

しかし、この場合は上記の実施形態で説明したように、カウンタクロック信号と同一周波数で、互いに位相が９０°異なる４つの比較ラッチクロックＣＯＭＰＣＬＫ(1)〜ＣＯＭＰＣＬＫ(4)のうちの１つの比較ラッチクロックを、１２ビット画素データの下位２ビットの階調のデコード結果に応じて選択して、コンパレータからの一致パルスをラッチし、そのラッチパルスでアナログスイッチを制御してランプ信号をサンプリングすることで、４０９６（＝２¹²）階調という従来の１０２４（＝２¹⁰）階調よりも高画質の画像表示ができる。

一方、従来の表示装置と同じ１０ビット画素データの１０２４階調を実現する場合は、本実施形態によれば、階調を示すカウント値を出力するカウンタとして従来の表示装置における１０ビットカウンタよりも低速動作のカウンタを使用できる。すなわち、本実施形態では、上記カウンタは１０ビットの画素データの上位８ビットの２５６（＝２⁸）階調の比較のために、３４５６０kＨｚ（＝１３５ｋＨｚｘ２５６）という従来の１／４倍の低周波数のカウンタクロック信号ＣＣＬＫをカウントする低速動作の８ビットカウンタを使用することができる。

なお、本発明は以上の実施形態に限定されるものではなく、液晶表示装置１０と同様の機能を実現する表示方法や、液晶表示装置１０の少なくとも水平走査回路１３と同様の機能をコンピュータ（ＣＰＵ）でソフトウェア的に実現する表示プログラムも包含するものである。この表示プログラムは、コンピュータに読み取り可能な記録媒体に記録して提供してもよいし、有線又は無線ネットワークを介して、あるいはデータ放送により配信してコンピュータに提供するようにしてもよい。

また、以上の実施形態では、画素が液晶素子を備える液晶表示装置として説明したが、液晶素子以外の表示素子を画素として備える表示装置にも本発明は適用可能である。

１０ 液晶表示装置
１１ 表示部
１２ 垂直走査回路
１３ 水平走査回路
１４ 基準信号発生部
２１ スイッチ
２２ デコーダ回路
２３ Ｄ型フリップフロップ（ＤＦＦ）
２４ インバータ
２５ アナログスイッチ
３１ ｎビットカウンタ
３２ ｎビットＤＡ変換器
１１１ 画素選択トランジスタ
１１２ 信号保持容量
１１３ 液晶素子
１３１ シフトレジスタ回路
１３２ データラッチ回路
１３３ カウンタ
１３４-１〜１３４-ｘ コンパレータ
１３５-１〜１３５-ｘ ラッチ回路
１３６ レベルシフタ回路
１３７-１〜１３７-ｘ 選択回路
１４１ タイミング発生回路
１４２ ランプ信号発生回路
ＰＸ₁₁〜ＰＸ_yx 画素
Ｇ₁〜Ｇ_y 行走査線
Ｄ₁〜Ｄ_x 列データ線

Claims (5)

1. 複数本の列データ線と複数本の行走査線とが交差する各交差部のそれぞれに配置された画素により、ｎビット（ｎは２以上の自然数）の画素データの画像表示を行う表示部と、
   前記画素データの水平同期信号に同期した行選択信号を生成して、１水平走査期間単位で前記複数本の行走査線に対し１本ずつ切り替えて供給し、前記行選択信号が供給された１本の行走査線に接続された１水平ラインの複数個の前記画素単位で駆動する垂直方向駆動手段と、
   前記表示部の１水平ラインの複数個の前記画素の各画素データ単位で供給される前記画素データのアナログ信号電圧を生成し、生成した前記１水平ラインの複数個の画素それぞれの前記アナログ信号電圧を、前記複数本の列データ線に並列に出力して前記１水平ラインの複数個の前記画素にそれぞれ供給する水平方向駆動手段と
   を有し、
   前記水平方向駆動手段は、
   供給される前記画素データを前記表示部の１水平ラインの複数個の前記画素の画素データ単位で１水平走査期間保持して並列に出力する画素データ保持手段と、
   前記水平同期信号に同期したカウンタクロック信号を１水平走査期間内で最小値から最大値までカウントするｍビット（ただし、ｍ＜ｎ）のカウンタと、
   前記１水平ラインの複数個の前記画素に対応して複数設けられており、前記画素データ保持手段から並列に出力された前記１水平ラインの複数個の前記画素のうち対応する画素のｎビットの画素データの上位ｍビットの値と、前記カウンタから出力されたカウント値とを比較し、両者が一致した期間一致パルスを出力する複数のコンパレータと、
   前記複数のコンパレータに対応して複数設けられており、前記画素データ保持手段から並列に出力された前記１水平ラインの複数個の前記画素の各画素データの下位ｋビット（ただし、ｋ＝ｎ−ｍ）のデコード結果に応じて、前記カウンタクロック信号と同一周波数で、かつ、互いに位相が３６０°/２^k異なる２^k個の比較ラッチクロックの中から１個の比較ラッチクロックを選択し、前記水平同期信号入力直前の時点から第１の論理値とされ、選択した前記比較ラッチクロックで対応する前記コンパレータから供給される前記一致パルスをラッチした時点から第２の論理値とされるスイッチング信号を出力する複数のラッチ回路と、
   前記複数のラッチ回路にそれぞれ対応して複数設けられており、対応する前記ラッチ回路から供給される前記スイッチング信号が前記第１の論理値のときはオンとされ、１水平走査期間内で前記ｎビットの画素データの最小階調値及び最大階調値の一方から他方に向かって漸次レベルが単調的に変化する傾斜を有する１水平走査期間周期の階調基準信号を選択して対応して設けられた前記列データ線へ出力し、対応する前記ラッチ回路から供給される前記スイッチング信号が前記第２の論理値のときはオフとされて、そのオフ時点の直前の前記階調基準信号のレベルのサンプリング値を前記アナログ信号電圧として対応して設けられた前記列データ線へ出力する複数の選択回路と
   を備えることを特徴とする表示装置。
2. 前記複数のラッチ回路のそれぞれは、
   前記ｎビットの画素データのうち前記下位ｋビットの画素データの階調をデコードするデコーダ回路と、
   前記カウンタクロック信号と同一周波数で、かつ、互いに位相が３６０°/２^k異なる２^k個の前記比較ラッチクロックの中から、前記デコーダ回路のデコード結果に応じた位相の１個の比較ラッチクロックを選択して出力するスイッチと、
   前記水平同期信号入力直前の時点から前記第１の論理値とされ、前記スイッチにより選択した前記比較ラッチクロックで、対応する前記コンパレータから供給される前記一致パルスをラッチした時点から前記第２の論理値とされる前記スイッチング信号を生成するスイッチング信号発生回路と
   を有することを特徴とする請求項１記載の表示装置。
3. 前記階調基準信号、前記カウンタクロック信号及び前記２^k個の比較ラッチクロックを少なくとも発生する基準信号発生部を更に有しており、
   前記基準信号発生部は、
   前記ｎビット画素データの水平同期信号及び垂直同期信号とクロックとに基づいて、前記クロックの１/２^k倍の周波数の前記カウンタクロック信号及び前記２^k個の比較ラッチクロックを発生するタイミング発生回路と、
   前記水平同期信号がリセット端子に供給され、前記クロックがクロック端子に印加されてカウント動作するｎビットカウンタと、
   前記ｎビットカウンタから出力されるカウント値をデジタル-アナログ変換して、アナログ信号であるランプ波形の前記階調基準信号を発生するｎビット以上のＤＡ変換器と
   を有することを特徴とする請求項１記載の表示装置。
4. 複数本の列データ線と複数本の行走査線とが交差する各交差部のそれぞれに配置された全部で複数の画素からなる表示部により、ｎビット（ｎは２以上の自然数）の画素データの画像表示を行う表示方法であって、
   前記画素データの水平同期信号に同期した行選択信号を生成して、１水平走査期間単位で前記複数本の行走査線に対し１本ずつ切り替えて供給し、前記行選択信号が供給された１本の行走査線に接続された１水平ラインの複数個の前記画素単位で駆動する垂直方向駆動ステップと、
   供給される前記画素データを前記表示部の１水平ラインの複数個の前記画素の各画素データ単位でＤＡ変換したアナログ信号電圧を生成し、生成した前記１水平ラインの複数個の画素それぞれの前記アナログ信号電圧を、前記複数本の列データ線に並列に出力して前記１水平ラインの複数個の前記画素にそれぞれ供給する水平方向駆動ステップと
   を有し、
   前記水平方向駆動ステップは、
   供給される前記画素データを前記表示部の１水平ラインの複数個の前記画素の画素データ単位で１水平走査期間保持して並列に出力する画素データ保持ステップと、
   前記水平同期信号に同期したカウンタクロック信号をｍビット（ただし、ｍ＜ｎ）のカウンタにより１水平走査期間内で最小値から最大値までカウントする計数ステップと、
   前記１水平ラインの複数個の前記画素に対応して複数設けられたコンパレータのそれぞれにおいて、前記画素データ保持ステップで並列に出力された前記１水平ラインの複数個の前記画素のうち対応する画素のｎビットの画素データの上位ｍビットの値と、前記計数ステップで得られた前記カウント値とを比較し、両者が一致した期間一致パルスを出力する一致パルス出力ステップと、
   前記画素データ保持ステップで並列に出力された前記１水平ラインの複数個の前記画素の各画素データの下位ｋビット（ただし、ｋ＝ｎ−ｍ）のデコード結果に応じて、前記カウンタクロック信号と同一周波数で、かつ、互いに位相が３６０°/２^k異なる２^k個の比較ラッチクロックの中から１個の比較ラッチクロックを選択し、前記水平同期信号入力直前の時点から第１の論理値とされ、選択した前記比較ラッチクロックで対応する前記コンパレータから供給される前記一致パルスをラッチした時点から第２の論理値とされるスイッチング信号を出力するラッチステップと、
   供給される前記スイッチング信号が前記第１の論理値のときはオンとされ、１水平走査期間内で前記ｎビットの画素データの最小階調値及び最大階調値の一方から他方に向かって漸次レベルが単調的に変化する傾斜を有する１水平走査期間周期の階調基準信号を選択して対応して設けられた前記列データ線へ出力し、供給される前記スイッチング信号が前記第２の論理値のときはオフとされて、そのオフ時点の直前の前記階調基準信号のレベルのサンプリング値を前記アナログ信号電圧として対応して設けられた前記列データ線へ出力する選択ステップと
   を含むことを特徴とする表示方法。
5. 複数本の列データ線と複数本の行走査線とが交差する各交差部のそれぞれに配置された全部で複数の画素からなる表示部により、ｎビット（ｎは２以上の自然数）の画素データの画像表示をコンピュータに実行させる表示プログラムであって、
   前記コンピュータに、
   前記画素データの水平同期信号に同期した行選択信号を生成して、１水平走査期間単位で前記複数本の行走査線に対し１本ずつ切り替えて供給し、前記行選択信号が供給された１本の行走査線に接続された１水平ラインの複数個の前記画素単位で駆動する垂直方向駆動機能と、
   供給される前記画素データを前記表示部の１水平ラインの複数個の前記画素の各画素データ単位でＤＡ変換したアナログ信号電圧を生成し、生成した前記１水平ラインの複数個の画素それぞれの前記アナログ信号電圧を、前記複数本の列データ線に並列に出力して前記１水平ラインの複数個の前記画素にそれぞれ供給する水平方向駆動機能と
   を実現させ、
   前記水平方向駆動機能は、
   供給される前記画素データを前記表示部の１水平ラインの複数個の前記画素の画素データ単位で１水平走査期間保持して並列に出力する画素データ保持機能と、
   前記水平同期信号に同期したカウンタクロック信号をｍビット（ただし、ｍ＜ｎ）のカウンタにより１水平走査期間内で最小値から最大値までカウントする計数機能と、
   前記１水平ラインの複数個の前記画素に対応して複数設けられたコンパレータのそれぞれにおいて、前記画素データ保持機能により並列に出力された前記１水平ラインの複数個の前記画素のうち対応する画素のｎビットの画素データの上位ｍビットの値と、前記計数ステップで得られた前記カウント値とを比較し、両者が一致した期間一致パルスを出力する一致パルス出力機能と、
   前記画素データ保持機能により並列に出力された前記１水平ラインの複数個の前記画素の各画素データの下位ｋビット（ただし、ｋ＝ｎ−ｍ）のデコード結果に応じて、前記カウンタクロック信号と同一周波数で、かつ、互いに位相が３６０°/２^k異なる２^k個の比較ラッチクロックの中から１個の比較ラッチクロックを選択し、前記水平同期信号入力直前の時点から第１の論理値とされ、選択した前記比較ラッチクロックで対応する前記コンパレータから供給される前記一致パルスをラッチした時点から第２の論理値とされるスイッチング信号を出力するラッチ機能と、
   供給される前記スイッチング信号が前記第１の論理値のときはオンとされ、１水平走査期間内で前記ｎビットの画素データの最小階調値及び最大階調値の一方から他方に向かって漸次レベルが単調的に変化する傾斜を有する１水平走査期間周期の階調基準信号を選択して対応して設けられた前記列データ線へ出力し、供給される前記スイッチング信号が前記第２の論理値のときはオフとされて、そのオフ時点の直前の前記階調基準信号のレベルのサンプリング値を前記アナログ信号電圧として対応して設けられた前記列データ線へ出力する選択機能と
   を前記コンピュータに実行させることを特徴とする表示プログラム。

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