JP2016062928A - 半導体装置の製造装置と半導体装置の製造方法 - Google Patents

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Abstract

【課題】転写時の位置精度に優れた半導体装置の製造装置と半導体装置の製造方法を提供する。【解決手段】実施形態によれば、半導体装置の製造装置は、第１面を有する第１テープと、前記第１面の反対側で前記第１テープを支持する第１支持部と、前記第１テープの前記第１面に対向する第２面を有する第２テープと、前記第２面の反対側で前記第２テープを支持する第２支持部と、前記第１テープと前記第２テープとの間に設けられ、前記第１面および前記第２面側に通じる孔を有するリングと、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置の製造装置と半導体装置の製造方法に関する。
半導体装置の転写工程において、転写時の位置精度向上が求められている。
特開２００７−２４２６６２号公報
本発明の実施形態は、転写時の位置精度に優れた半導体装置の製造装置と半導体装置の製造方法を提供する。
実施形態によれば、半導体装置の製造装置は、第１面を有する第１テープと、前記第１面の反対側で前記第１テープを支持する第１支持部と、前記第１テープの前記第１面に対向する第２面を有する第２テープと、前記第２面の反対側で前記第２テープを支持する第２支持部と、前記第１テープと前記第２テープとの間に設けられ、前記第１面および前記第２面側に通じる孔を有するリングと、を備える。
実施形態の半導体装置の製造装置の模式断面図。 実施形態のフレーム部の模式平面図。 実施形態のシールリングの模式平面図。 図４（ａ）〜図４（ｃ）は、実施形態のシールリングの模式断面図。 実施形態の半導体装置の製造装置の模式平面図。 図６（ａ）は、実施形態のシールリングの模式平面図であり、図６（ｂ）は、実施形態のシールリングの模式断面図。 図７（ａ）は、実施形態の半導体装置の製造方法を示す模式斜視図であり、図７（ｂ）は、実施形態の半導体装置の製造方法を示す模式断面図。 図８（ａ）は、実施形態の半導体装置の製造方法を示す模式斜視図であり、図８（ｂ）は、実施形態の半導体装置の製造方法を示す模式断面図。 図９（ａ）は、実施形態の半導体装置の製造方法を示す模式斜視図であり、図９（ｂ）は、実施形態の半導体装置の製造方法を示す模式断面図。 図１０（ａ）は、実施形態の半導体装置の製造方法を示す模式斜視図であり、図１０（ｂ）は、実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造装置の模式断面図。 実施形態の半導体装置の模式断面図。 実施形態の半導体装置の模式平面図。 実施形態の半導体層の模式断面図。 他の実施形態の半導体装置の製造方法を示す模式断面図。 他の実施形態の半導体装置の製造方法を示す模式断面図。 他の実施形態の半導体装置の製造方法を示す模式断面図。 他の実施形態の半導体装置の製造方法を示す模式断面図。 他の実施形態の半導体装置の製造方法を示す模式断面図。 他の実施形態の半導体装置の製造方法を示す模式断面図。 他の実施形態の半導体装置の製造方法を示す模式断面図。 他の実施形態の半導体装置の製造方法を示す模式断面図。 他の実施形態の半導体装置の製造方法を示す模式断面図。 他の実施形態の半導体装置の製造方法を示す模式平面図。 実施形態の半導体装置の一部拡大模式断面図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
図１は、実施形態の半導体装置の製造装置の模式断面図である。
本実施形態の半導体装置の製造装置１００は、プレート部１０と、フレーム部２０と、テープ部３０と、シールリング４０とを有する。
プレート部１０は、下部プレート１１（第１支持部）と、上部プレート１２（第２支持部）とを有する。下部プレート１１上には、上部プレート１２が設けられている。上部プレート１２は、下部プレート１１と平行に設けられている。後述するように、本製造装置１００は、下部プレート１１と、上部プレート１２との間の空間６０を排気する。このため、プレート部１０として、減圧に耐えられる材料が用いられ、例えばステンレス鋼（ＳＵＳ）が用いられる。
下部プレート１１と、上部プレート１２との間には、フレーム部２０が設けられている。フレーム部２０は、第１フレーム２１と、第２フレーム２２とを有する。下部プレート１１と、上部プレート１２との間には、第１フレーム２１が設けられている。第１フレーム２１と、上部プレート１２との間には、第２フレーム２２が設けられている。
図２は、本実施形態のフレーム部２０の模式平面図である。
図２に示すように、フレーム部２０の形状は、リング状であり、第１フレーム２１および第２フレーム２２のそれぞれの形状は、同様のリング状を有する。例えば、フレーム部２０の外径は２９６ｍｍであり、内径は２５０ｍｍであり、厚さは１．２ｍｍである。プレート部１０と同様に、フレーム部２０として減圧に耐えられる材料が用いられ、例えばステンレス鋼が用いられる。
フレーム部２０には、例えば切れ込み部２０ｎ、２０ｏが設けられている。切れ込み部２０ｎ、２０ｏは、フレーム部２０の位置合わせに用いられる。これにより、フレーム部２０を精度良く配置することが可能である。
プレート部１０と、フレーム部２０との間には、テープ部３０が設けられている。テープ部３０は、転写元テープ３１（第１テープ）と、転写先テープ３２（第２テープ）とを有する。転写元テープ３１および転写先テープ３２として、例えばダイシング用テープが用いられる。転写元テープ３１として、例えばＵＶ硬化型テープが用いられ、ＵＶ照射により粘着力を低減させることが可能である。
下部プレート１１と、第１フレーム２１との間には、転写元テープ３１が設けられている。第１フレーム２１は、転写元テープ３１の外周部に設けられている。第１フレーム２１は、転写元テープ３１のハンドリングを容易にする。
転写元テープ３１は、第１面３１ａを有する。第１面３１ａには、転写前の半導体素子７０（図７（ｂ）に示す）が貼り付けられる。転写元テープ３１は、第１面３１ａの反対側で下部プレート１１に支持されている。
なお、半導体素子７０は、例えば複数の半導体チップを有する。半導体チップの数は任意であり、半導体チップの選択転写および転写回数に関しても任意である。
上部プレート１２と、第２フレーム２２との間には、転写先テープ３２が設けられている。第２フレーム２２は、転写先テープ３２の外周部に設けられている。第２フレーム２２は、転写先テープ３２のハンドリングを容易にする。
転写先テープ３２は、第２面３２ａを有する。第２面３２ａには、転写後の半導体素子７０（図１０（ｂ）に示す）が貼り付けられる。転写先テープ３２は、第２面３２ａの反対側で上部プレート１２に支持されている。
転写先テープ３２の第２面３２ａは、転写元テープ３１の第１面３１ａと対向している。そのため、第１面３１ａに貼り付けられた半導体素子７０は、転写工程を経て第２面３２ａに反転して貼り付けられる。
転写元テープ３１と、転写先テープ３２との間には、空間６０およびシールリング４０が設けられている。空間６０は、第１面３２ａおよび第２面３２ａに面し、シールリング４０は、空間６０の周囲を囲んでいる。シールリング４０は、排気孔４１を有する。
図３は、本実施形態のシールリング４０の模式平面図である。
図４（ａ）〜図４（ｃ）は、本実施形態のシールリング４０の模式断面図である。
図４（ａ）、図４（ｂ）および図４（ｃ）のそれぞれは、図４（ａ）におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図およびＣ−Ｃ’断面図である。
図３に示すように、シールリング４０の形状は、リング状である。シールリング４０として、例えばシール性を有する材料が用いられる。シールリング４０は、例えばシリコーンゴム、シリコーン樹脂、金属およびウレタン樹脂等を含む。例えば、シールリング４０の外径は２５０ｍｍであり、内径は２１０ｍｍであり、厚さは３ｍｍである。シールリング４０内の排気孔４１は、縦孔４１ａ（吸排気ライン）と、横孔４１ｂと、接続部４１ｃとを有する。
図３および図４（ｃ）に示すように、縦孔４１ａは、シールリング４０の厚さ方向に延びている。縦孔４１ａの形状は、例えば円柱状である。縦孔４１ａの直径は、例えば５ｍｍである。
図３および図４（ｂ）に示すように、シールリング４０の内周には、複数の横孔４１ｂがシールリング４０の周方向に離間して設けられている。横孔４１ｂは、シールリング４０内から空間６０に通じている。横孔４１ｂの数は、任意である。例えば、横孔４１ｂの幅は５ｍｍであり、深さは２ｍｍである。横孔４１ｂは、例えば周方向に沿って設けられ、等間隔に設けられている。横孔４１ｂの形状は、例えば凹状に設けられており、Ｖ字、Ｕ字等に設けられていてもよい。
図３および図４（ａ）に示すように、シールリング４０の外周と内周との間には、周方向に延びた接続部４１ｃが設けられている。例えば、接続部４１ｃの幅は５ｍｍであり、深さは２ｍｍである。
接続部４１ｃの形状は、シールリング４０の上面に凹状に設けられている。接続部４１ｃの形状は、例えばシールリング４０の底面に凹状に設けられていてもよい。接続部４１ｃの形状は凹状以外（例えばＶ字、Ｕ字等）に設けられていてもよい。これにより、接続部４１ｃは、縦孔４１ａと、横孔４１ｂとを接続する。
図１に示すように、シールリング４０は、フレーム部２０の内側に設けられている。すなわち、シールリング４０の直径は、第１フレーム２１の直径および第２フレーム２２のそれぞれの直径以下である。シールリング４０の外側の側面は、フレーム部２０の内側の側面に接していても、接していなくてもよい。
シールリング４０の厚さは、第１フレーム２１と、第２フレーム２２とを重ね合わせた厚さよりも厚い。そのため、第１フレーム２１と、第２フレーム２２とを重ね合わせたとき、転写元テープ３１および転写先テープ３２のそれぞれは、シールリング４０と密着する。これにより、シールリング４０に囲まれた空間６０の上面および下面は、テープ部３０に完全に覆われる。このとき、空間６０は、シールリング４０の横孔４１ｂを介して接続部４１ｃとつながっている。
下部プレート１１の内部および転写元テープ３１を貫通して、貫通孔５１（吸排気導入ライン）が設けられている。貫通孔５１は、例えば排気孔４１と、真空排気部８０と接続する。これにより、真空排気部８０は、排気孔４１を通じて空間６０内を排気することが可能である。
例えば、図１２に示すように、貫通孔５１の代わりに貫通孔５２が用いられてもよい。貫通孔５２は、上部プレート１２の内部および転写先テープ３２を貫通している。
本実施形態によれば、後述するように、転写元テープ３１の第１面３１ａには、半導体素子７０が貼り付けられる。シールリング４０には、転写元テープ３１および転写先テープ３２のそれぞれが接している。このとき、排気孔４１を通じて空間６０内が排気される。これにより、転写元テープ３１の第１面３１ａと、転写先テープ３２の第２面３２ａとが近づき、第２面３２ａには、半導体素子７０の上面が貼り付けられる。
この後、排気孔４１を通じて空間６０内が給気（大気開放）される。このとき、第１面３１ａの半導体素子７０に対する粘着性は、第２面３２ａの半導体素子７０に対する粘着性よりも低い。これにより、半導体素子７０は、第１面３２ａから剥離される。すなわち、半導体素子７０は、第１面３１ａから第２面３２ａに転写される。
例えば、半導体素子７０が転写元テープ３１および転写先テープ３２のそれぞれに貼り付けられた状態において、ピール剥離により半導体素子７０が転写元テープ３１から剥離されると、転写元テープ３１は、塑性変形する。これにより、転写先テープ３２に張り付いた半導体素子７０の位置がずれる。
例えば、半導体素子７０が転写元テープ３１および転写先テープ３２のそれぞれに貼り付けられた状態において、面剥離により半導体素子７０が転写元テープ３１から剥離されると、転写元テープ３１および転写先テープ３２に加わる剥離荷重が大きくなる。これにより、剥離が困難になる。フレーム部２０からテープが剥がれる。テープが伸びて半導体素子７０の位置がずれる。
これに対し、本実施形態によれば、半導体素子７０が転写元テープ３１および転写先テープ３２のそれぞれに貼り付けられた状態において、排気孔４１を通じて空間６０内が給気され、半導体素子７０が転写元テープ３１から剥離される。このとき、転写元テープ３１および半導体素子７０のそれぞれは、均一に加圧される。これにより、半導体素子７０の位置がずれることなく転写先テープ３２への転写を行うことが可能である。
図５は、実施形態の半導体素子の製造装置の模式平面図である。
図５に示すように、本製造装置１００は、例えば補強板１２ａと、透明板１２ｂとを有する。透明板１２ｂは、補強板１２ａと、転写先テープ３２との間に設けられている。透明板１２ｂとして、例えばアクリル板が用いられる。
補強板１２ａには、例えば補強板１２ａを貫通した貫通孔１２ｈが設けられている。貫通孔１２ｈの底面には、透明板１２ｂが露出している。このとき、透明板１２ｂを介してシールリング４０および空間６０を目視することができる。これにより、半導体素子７０の転写状況を確認することが可能となる。補強板１２ａは、透明板１２ｂよりも高い機械的強度を有し、例えばステンレス鋼からなる。補強板１２ａは、空間６０の加減圧による透明板１２ｂの変形を抑制する。
図６（ａ）は、実施形態のシールリング４０の模式平面図であり、図６（ｂ）は、実施形態のシールリング４０の模式断面図である。
図６（ｂ）は、図６（ａ）に対する断面図である。
図６（ａ）および図６（ｂ）に示すように、シールリング４０は、例えばサポート部４０ｓを有する。サポート部４０ｓは、シールリング４０の外周部にリング状に設けられている。サポート部４０ｓの厚さは、シールリング４０の厚さよりも薄い。
シールリング４０をフレーム部２０の内側に設置するとき、サポート部４０ｓは、シールリング４０と、フレーム部２０との間に設置される。サポート部４０ｓの内周部は、シールリング４０の外側の側面に埋め込まれている。サポート部４０ｓは、シールリング４０のハンドリングを容易にする。これにより、シールリング４０をフレーム部２０の内側に沿って均一に設けることができる。そのため、排気口４１を通じて空間６０内が給気され、半導体素子７０が転写元テープ３１から剥離されるとき、転写元テープ３１および半導体素子７０がより均一に加圧される。これにより、半導体素子７０の転写時における位置精度が向上する。
次に、図７（ａ）〜図１１を参照して、実施形態の半導体装置の製造方法について説明する。
図７（ａ）、図８（ａ）、図９（ａ）および図１０（ａ）は、本実施形態の半導体装置の製造装置１００の模式斜視図である。図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）および図１１は、本実施形態の半導体装置の製造装置１００の模式断面図である。
図７（ａ）および図７（ｂ）に示すように、転写元テープ３１の第１面３１ａ上には、半導体素子７０の第１部分７０ａが設置される。半導体素子７０よりも外側の転写元テープ３１には、第１フレーム２１が設置されている。半導体素子７０の数は任意である。
半導体素子７０上には、転写元テープ３１に対向して転写先テープ３２が設置される。第１フレーム２１と、転写先テープ３２との間には、第２フレーム２２が設置される。第２フレーム２２は、転写先テープ３２に接している。
その後、転写元テープ３１と、転写先テープ３２との間には、シールリング４０が設置される。シールリング４０は、第１フレーム２１および第２フレーム２２よりも内側に設置される。
次に、図８（ａ）および図８（ｂ）に示すように、第１フレーム２１は、第２フレーム２２と接するように設置される。これにより、転写元テープ３１および転写先テープ３２のそれぞれは、シールリング４０と接する。半導体素子７０および空間６０は、転写元テープ３１、転写先テープ３２およびシールリング４０のそれぞれにより囲まれている。
図９（ａ）および図９（ｂ）に示すように、排気孔４１を通じて空間６０内が排気される。これにより、半導体素子７０の第１部分７０ａとは反対の第２部分７０ｂは、転写先テープ３２の第２面３２ａに貼り付けられる。空間６０内の排気には、例えば真空ポンプなどを含む真空排気部８０が用いられる。真空排気部８０は、貫通孔５１を介して排気孔４１に接続されている。
図１０（ａ）および図１０（ｂ）に示すように、排気孔４１を通じて空間６０内が給気される。真空排気前の状態で、例えばＵＶ照射により、半導体素子７０の第１部分７０ａと転写元テープ３１の第１面３１ａとの接着力は弱められている。
真空排気により、図９（ｂ）に示すように、半導体素子７０の第１部分７０ａが転写元テープ３１の第１面３１ａに貼り付き、半導体素子７０の第２部分７０ｂが転写先テープ３２の第２面３２ａに貼り付いた状態で、半導体素子７０と転写元テープ３１との接着力は、半導体素子７０と転写先テープ３２との接着力よりも弱い。したがって、空間６０内の給気（大気開放）により、半導体素子７０は、転写元テープ３１の第１面３１ａから剥離される。
その後、第１フレーム２１と、第２フレーム２２とを離間し、半導体素子７０の転写工程が完了する。
本実施形態によれば、排気孔４１を通じて空間６０内の排気を行うことにより、転写先テープ３２の第２面３２ａに半導体素子７０が貼り付けられる。これにより、転写先テープ３２には、不均一な力が加わらないため、テープの伸びに起因する半導体素子間のずれ（カーフシフト）を低減させることが可能である。
さらに、排気孔４１を通じて空間６０内の給気を行うことにより、半導体素子７０が転写元テープ３１から剥離される。このとき、転写元テープ３１および半導体素子７０のそれぞれは、均一に加圧される。これにより、半導体素子７０の位置がずれることなく転写先テープ３２への転写を行うことができる。
上記の通り、本実施形態は、転写時の位置精度に優れた半導体装置の製造装置および製造方法を提供することが可能である。
例えば、半導体素子７０は、転写元テープ３１上で分離している複数の半導体チップを有する。このとき、図１１に示すように、複数の半導体チップの一部（第１群）７１は、転写元テープ３１から転写先テープ３２へ転写し、残りの一部（第２群）７２は、転写元テープ３１に残る。すなわち、複数の半導体チップを選択的に転写することが可能である。
転写させる半導体チップの選択方法として、例えばＵＶ照射法が用いられる。例えば、転写元テープ３１上に半導体チップが設置されているとき、転写したい半導体チップに対して選択的にＵＶを照射する。これにより、ＵＶが照射された半導体チップのみを、転写先テープへ転写する。
この場合においても、転写時の位置精度に優れた半導体装置の製造装置を提供することが可能である。
図１３は、実施形態の半導体装置の模式断面図である。
図１４は、実施形態の半導体装置の実装面側の模式平面図であり、図１３における下面図に対応する。
本実施形態の製造装置を用いて製造される半導体装置は、例えばウェーハレベルで形成されるチップサイズデバイス（以下、単にチップとも言う）１０３（半導体チップ）と、チップ１０３の周囲に設けられた絶縁部材１２７と、実装面側に設けられた金属層１７１、１７２とを有する。
チップ１０３は、電極１０７、１０８と、第１配線層（オンチップ配線層）１１６、１１７と、光学層１３０、１３３と、第１配線層１１６、１１７と光学層１３０、１３３との間に設けられた半導体層１１５とを有する。
図１５は、半導体層１１５の拡大模式断面図である。
半導体層１１５は、例えば窒化ガリウムを含む。半導体層１１５は、ｎ型半導体を含む第１層１１１と、ｐ型半導体を含む第２層１１２と、第１層１１１と第２層１１２との間に設けられた発光層１１３とを有する。
第１層１１１は、例えば、下地バッファ層、ｎ型ＧａＮ層を含む。第２層１１２は、例えば、ｐ型ＧａＮ層を含む。発光層１１３は、青、紫、青紫、紫外光などを発光する材料を含む。発光層１３の発光ピーク波長は、例えば、４３０〜４７０ｎｍである。
半導体層１１５は、図１６（ａ）に示すように、基板１１０上にエピタキシャル成長される。基板１１０は、例えば、シリコン基板、サファイア基板、炭化ケイ素基板などである。基板１１０上に第１層１１１、発光層１１３および第２層１１２が順にエピタキシャル成長される。その後、図示しないマスクを用いたＲＩＥ（Reactive Ion Etching）法により、第２層１１２および発光層１１３が選択的に除去される。
したがって、半導体層１１５は、第２層１１２および発光層１１３の積層膜を有する領域（発光領域）１１５ｄと、発光層１１３および第２層１１２で覆われていない第１層１１１の第２面１１１ａを有する領域１１５ｅとを有する。
図１６（ｂ）は、図１５および図１６（ａ）に示す半導体層１１５の下面図に対応する。
図１６（ｂ）に示すように、例えば、領域１１５ｅは発光領域１１５ｄに囲まれた島状に形成され、また、領域１１５ｅは発光領域１１５ｄの外周側に、発光領域１１５ｄを連続して囲むように形成されている。発光領域１１５ｄの面積は、領域１１５ｅの面積よりも広い。
図１５に示すように、第１層１１１において第２面１１１ａの反対側には、発光層１１３および第２層１１２で覆われていない第１面１１５ａが形成されている。また、半導体層１１５は、第１面１１５ａに続く側面１１５ｃを有する。
図１７（ａ）、および図１７（ａ）の下面図に対応する図１７（ｂ）に示すように、第１層１１１の第２面１１１ａにｎ側電極１０８が設けられ、第２層１１２の表面にｐ側電極１０７が設けられている。ｐ側電極１０７およびｎ側電極１０８は、半導体層１１５に重なる領域（チップ領域）の範囲内に形成されている。
図１７（ｂ）の平面視において、ｐ側電極１０７の面積はｎ側電極１０８の面積よりも広い。ｐ側電極１０７と第２層１１２との接触面積は、ｎ側電極１０７と第１層１１１との接触面積よりも広い。
図１８（ａ）、および図１８（ａ）の下面図に対応する図１８（ｂ）に示すように、半導体層１１５の第１面１１５ａ以外の面には絶縁膜１１４が設けられている。絶縁膜１１４は、無機膜であり、例えばシリコン酸化膜である。
絶縁膜１１４には、ｐ側電極１０７を露出させる第１開口１１４ａと、ｎ側電極１０８を露出させる第２開口１１４ｂが形成されている。例えば２つのｎ側の第２開口１１４ｂが互いに離れて形成されている。それら２つの第２開口１１４ｂの間のｐ側電極１０７の表面は、絶縁膜１１４で覆われている。
第１層１１１の側面１１５ｃ、第２層１１２の側面、および発光層１１３の側面は、絶縁膜１１４で覆われている。
図１９（ａ）、および図１９（ａ）の下面図に対応する図１９（ｂ）に示すように、半導体層１１５の第１面１１５ａの反対側には、第１ｐ側配線層１１６と、第１ｎ側配線層１１７が設けられている。
第１ｐ側配線層１１６は、半導体層１１５に重なる領域（チップ領域）の範囲内に形成されている。第１ｐ側配線層１１６は、第１開口１１４ａ内にも設けられ、ｐ側電極１０７に接している。第１ｐ側配線層１１６は、第１開口１１４ａ内に一体に形成されたコンタクト部１１６ａを介してｐ側電極１０７と接続されている。第１ｐ側配線層１１６は、第１層１１１に接していない。
第１ｎ側配線層１１７は、半導体層１１５に重なる領域（チップ領域）の範囲内に形成されている。第１ｎ側配線層１１７は、第２開口１１４ｂ内にも設けられ、ｎ側電極１０８に接している。第１ｎ側配線層１１７は、第２開口１１４ｂ内に一体に形成されたコンタクト部１１７ａを介してｎ側電極１０８と接続されている。
第１ｎ側配線層１１７は、例えば、２つの島状ｎ側電極１０８を結ぶ方向に延びるラインパターン状に形成されている。第１ｎ側配線層１１７の２つのｎ側電極１０８の間の部分とｐ側電極１０７との間、および第１ｎ側配線層１１７の２つのｎ側電極１０８の間の部分と第２層１１２との間には、絶縁膜１１４が設けられ、第１ｎ側配線層１１７はｐ側電極１０７および第２層１１２に接していない。
図１６（ｂ）に示すように、発光層１１３を含む発光領域１１５ｄは、半導体層１１５の平面領域の大部分を占めている。また、図１７（ｂ）に示すように、発光領域１１５ｄに接続されたｐ側電極１０７の面積は、ｎ側電極１０８の面積よりも広い。したがって、広い発光面が得られ、光出力を高くできる。
ｐ側電極１０７は、第２層１１２と第１ｐ側配線層１１６との間に設けられている。図２６（ａ）に示すように、ｐ側電極１０７は、複数層（例えば３層）の積層膜である。ｐ側電極１０７は、第２層１１２側から順に設けられた第１膜１０７ａ、第２膜１０７ｂおよび第３膜１０７ｃを有する。
例えば、第１膜１０７ａは、発光層１１３および蛍光体層１３０が発する光に対して高い反射率をもつ銀（Ａｇ）膜である。例えば、第２膜１０７ｂはチタン（Ｔｉ）膜であり、第３膜１０７ｃは白金（Ｐｔ）膜である。
ｎ側電極１０８は、第１層１１１と、第１ｎ側配線層１１７のコンタクト部１１７ａとの間に設けられている。図２６（ｂ）に示すように、ｎ側電極１０８は、複数層（例えば３層）の積層膜である。ｎ側電極１０８は、第１層１１１側から順に設けられた第１膜１０８ａ、第２膜１０８ｂおよび第３膜１０８ｃを有する。
例えば、第１膜１０８ａは、発光層１１３および蛍光体層１３０が発する光に対して高い反射率をもつアルミニウム（Ａｌ）膜である。例えば、第２膜１０８ｂはチタン（Ｔｉ）膜であり、第３膜１０８ｃは白金（Ｐｔ）膜である。
図２０（ａ）、および図２０（ａ）の下面図に対応する図２０（ｂ）に示すように、第１ｐ側配線層１１６および第１ｎ側配線層１１７の表面に、絶縁膜１１８が設けられている。絶縁膜１１８は、第１ｐ側配線層１１６と第１ｎ側配線層１１７との間にも設けられている。絶縁膜１１８は、例えば、無機膜であり、シリコン酸化膜等である。
絶縁膜１１８には、第１ｐ側配線層１１６の一部（ｐ側パッド１１６ｂ）を露出させる第１開口１１８ａと、第１ｎ側配線層１１７の一部（ｎ側パッド１７ｂ）を露出させる第２開口１１８ｂが形成されている。
ｐ側パッド１１６ｂの面積は、ｎ側パッド１１７ｂの面積よりも大きい。ｎ側パッド１１７ｂの面積は、第１ｎ側配線層１１７とｎ側電極１０８とのコンタクト面積よりも広い。
第１面１１５ａ上の基板１１０は後述するように除去される。基板１１０が除去された第１面１１５ａ上には、半導体装置の放出光に所望の光学特性を与える光学層が設けられている。例えば、図１３に示すように、半導体層１１５の第１面１１５ａ上には、蛍光体層１３０が設けられ、さらに、その蛍光体層１３０の上に透明層（第１透明層）１３３が設けられている。
蛍光体層１３０は、複数の粒子状の蛍光体１３１を含む。蛍光体１３１は、発光層１１３の放射光により励起され、その放射光とは異なる波長の光を放射する。複数の蛍光体１３１は、結合材１３２中に分散されている。結合材１３２は、発光層１１３の放射光および蛍光体１３１の放射光を透過する。ここで「透過」とは、透過率が１００％であることに限らず、光の一部を吸収する場合も含む。結合材１３２には、例えば、シリコーン樹脂などの透明樹脂を用いることができる。
透明層１３３は、蛍光体粒子を含まない。また、透明層１３３は、後述する絶縁部材１２７の表面研削時に蛍光体層１３０を保護する。
あるいは、透明層１３３は光散乱層として機能する。すなわち、透明層１３３は、発光層１１３の放射光を散乱させる複数の粒子状の散乱材（例えばシリコン酸化物、チタン化合物）と、発光層１１３の放射光を透過させる結合材（例えば透明樹脂）とを含む。
半導体層１１５の側面よりも外側のチップ外領域には、絶縁部材１２７が設けられている。絶縁部材１２７は、半導体層１１５よりも厚く、半導体層１１５を支持している。絶縁部材１２７は、絶縁膜１１４を介して半導体層１１５の側面を覆っている。
また、絶縁部材１２７は、光学層（蛍光体層１３０および透明層１３３）の側面の外側にも設けられ、光学層の側面を覆っている。
絶縁部材１２７は、半導体層１１５、電極１０７、１０８、第１配線層（オンチップ配線層）１１６、１１７、および光学層を含むチップ１０３の周囲に設けられ、チップ１０３を支持している。
絶縁部材１２７の上面１２７ａと透明層１３３の上面は平坦面を形成している。絶縁部材１２７の裏面には、絶縁膜１２６が設けられている。
第１ｐ側配線層１１６の第１ｐ側パッド１１６ｂ上には、第２ｐ側配線層１２１が設けられている。第２ｐ側配線層１２１は、第１ｐ側配線層１１６の第１ｐ側パッド１１６ｂに接するとともに、チップ外領域に延びている。第２ｐ側配線層１２１のチップ外領域に延出した部分は、絶縁膜１２６を介して絶縁部材１２７に支持されている。
また、第２ｐ側配線層１２１の一部は、絶縁膜１１８を介して、第１ｎ側配線層１１７に重なる領域にも延びている。
第１ｎ側配線層１１７の第１ｎ側パッド１１７ｂ上には、第２ｎ側配線層１２２が設けられている。第２ｎ側配線層１２２は、第１ｎ側配線層１１７の第１ｎ側パッド１１７ｂに接するとともに、チップ外領域に延びている。第２ｎ側配線層１２２のチップ外領域に延出した部分は、絶縁膜１２６を介して絶縁部材１２７に支持されている。
図２５（ｂ）は、第２ｐ側配線層１２１と第２ｎ側配線層１２２の平面レイアウトの一例を表す。
第２ｐ側配線層１２１と第２ｎ側配線層１２２は、半導体層１１５の平面領域を２等分する中心線ｃに対して非対称に配置され、第２ｐ側配線層１２１の下面（実装面側の面）は、第２ｎ側配線層１２２の下面よりも広い。
図１３に示すように、第２ｐ側配線層１２１と第２ｎ側配線層１２２の表面には、絶縁膜１１９が設けられている。絶縁膜１１９は、例えば、無機膜であり、シリコン酸化膜等である。
絶縁膜１１９には、図２２に示すように、第２ｐ側配線層１２１の第２ｐ側パッド１２１ａを露出させる第１開口１１９ａと、第２ｎ側配線層１２２の第２ｎ側パッド１２２ａを露出させる第２開口１１９ｂが形成されている。
第２ｐ側配線層１２１の第２ｐ側パッド１２１ａ上には、図１３に示すように、ｐ側外部接続電極１２３が設けられている。ｐ側外部接続電極１２３は、第２ｐ側配線層１２１の第２ｐ側パッド１２１ａに接して、第２ｐ側配線層１２１上に設けられている。
また、ｐ側外部接続電極１２３の一部は、絶縁膜１１８、１１９を介して、第１ｎ側配線層１１７に重なる領域、および絶縁膜１１９を介して第２ｎ側配線層１２２に重なる領域にも設けられている。
ｐ側外部接続電極１２３は、半導体層１１５に重なるチップ領域、およびチップ外領域に広がっている。ｐ側外部接続電極１２３は、第１ｐ側配線層１１６よりも厚く、第２ｐ側配線層１２１よりも厚い。
第２ｎ側配線層１２２の第２ｎ側パッド１２２ａ上には、ｎ側外部接続電極１２４が設けられている。ｎ側外部接続電極１２４は、チップ外領域に配置され、第２ｎ側配線層１２２の第２ｎ側パッド１２２ａに接している。
ｎ側外部接続電極１２４は、第１ｎ側配線層１１７よりも厚く、第２ｎ側配線層１２２よりも厚い。
ｐ側外部接続電極１２３とｎ側外部接続電極１２４との間には、樹脂層（絶縁層）１２５が設けられている。樹脂層１２５は、ｐ側外部接続電極１２３の側面とｎ側外部接続電極１２４の側面に接して、ｐ側外部接続電極１２３とｎ側外部接続電極１２４との間に充填されている。
また、樹脂層１２５は、ｐ側外部接続電極１２３の周囲およびｎ側外部接続電極１２４の周囲に設けられ、ｐ側外部接続電極１２３の側面およびｎ側外部接続電極１２４の側面を覆っている。
樹脂層１２５は、ｐ側外部接続電極１２３およびｎ側外部接続電極１２４の機械的強度を高める。また、樹脂層１２５は、実装時にはんだのぬれ広がりを防ぐソルダレジストとして機能する。
ｐ側外部接続電極１２３の下面は、樹脂層１２５から露出し、実装基板等の外部回路と接続可能なｐ側実装面（ｐ側外部端子）１２３ａとして機能する。ｎ側外部接続電極１２４の下面は、樹脂層１２５から露出し、実装基板等の外部回路と接続可能なｎ側実装面（ｎ側外部端子）１２４ａとして機能する。ｐ側実装面１２３ａおよびｎ側実装面１２４ａは、例えば、はんだ、または導電性の接合材を介して、実装基板のランドパターンに接合される。
ここで、さらに、ｐ側実装面１２３ａおよびｎ側実装面１２４ａを、樹脂層１２５の表面よりも突出させることが望ましい。これにより、実装時の接続部半田形状が安定化し、実装の信頼性を向上させることができる。
図１４は、ｐ側実装面１２３ａとｎ側実装面１２４ａの平面レイアウトの一例を表す。
ｐ側実装面１２３ａとｎ側実装面１２４ａは、半導体層１１５の平面領域を２等分する中心線ｃに対して非対称に配置され、ｐ側実装面１２３ａはｎ側実装面１２４ａよりも広い。
ｐ側実装面１２３ａとｎ側実装面１２４ａとの間隔は、実装時にｐ側実装面１２３ａとｎ側実装面１２４ａとの間をはんだがブリッジしない間隔に設定される。
半導体層１１５におけるｎ側の電極コンタクト面（第１層１１１の第２面１１１ａ）は、第１ｎ側配線層１１７と第２ｎ側配線層１２２によって、チップ外領域も含むより広い領域に再配置されている。これにより、信頼性の高い実装に十分なｎ側実装面１２４ａの面積を確保しつつ、半導体層１１５におけるｎ側電極面の面積を小さくすることが可能となる。したがって、半導体層１１５における発光層１１３を含まない領域１１５ｅの面積を縮小し、発光層１１３を含む領域１１５ｄの面積を広げて光出力を向上させることが可能となる。
半導体装置には、実装面側にｐ側金属層１７１とｎ側金属層１７２が設けられている。ｐ側金属層１７１は、第１ｐ側配線層１１６、第２ｐ側配線層１２１およびｐ側外部接続電極１２３を含む。ｎ側金属層１７２は、第１ｎ側配線層１１７、第２ｎ側配線層１２２およびｎ側外部接続電極１２４を含む。
半導体層１１５は、基板上にエピタキシャル成長法により形成される。その基板は除去され、半導体層１１５は第１面１１５ａ側に基板を含まない。基板の除去により半導体装置の低背化を図れる。また、基板の除去により、半導体層１１５の第１面１１５ａに微小凹凸を形成することができ、光取り出し効率の向上を図れる。
半導体層１１５は、金属層１７１、１７２と、樹脂層１２５との複合体からなる支持体の上に支持されている。また、半導体層１１５は、半導体層１１５よりも厚い例えば樹脂層である絶縁部材１２７によって側面側から支えられている。
金属層１７１、１７２の材料として、例えば、銅、金、ニッケル、銀などを用いることができる。これらのうち、銅を用いると、良好な熱伝導性、高いマイグレーション耐性および絶縁材料に対する密着性を向上させることができる。
半導体装置の実装時の熱サイクルにより、ｐ側実装面１２３ａおよびｎ側実装面１２４ａを実装基板のランドに接合させるはんだ等に起因する応力が半導体層１１５に加わる。ｐ側外部接続電極１２３、ｎ側外部接続電極１２４および樹脂層１２５を適切な厚さ（高さ）に形成することで、ｐ側外部接続電極１２３、ｎ側外部接続電極１２４および樹脂層１２５が上記応力を吸収し緩和することができる。特に、半導体層１１５よりも柔軟な樹脂層１２５を実装面側に支持体の一部として用いることで、応力緩和効果を高めることができる。
金属層１７１、１７２は例えば高い熱伝導率を持つ銅を主成分として含み、発光層１１３に重なる領域に高熱伝導体が広い面積で広がっている。発光層１１３で発生した熱は、金属層１７１、１７２を通じて、チップ下方に形成される短いパスで実装基板へと放熱される。
特に、半導体層１１５の発光領域１１５ｄと接続されたｐ側金属層１７１のｐ側実装面１２３ａは、図１４に示す平面視で半導体層１１５の平面領域のほとんどに重なっているため、ｐ側金属層１７１を通じて実装基板に高効率で放熱させることができる。
また、半導体装置は、ｐ側実装面１２３ａはチップ外領域にも拡張している。したがって、ｐ側実装面１２３ａに接合されるはんだの平面サイズも大きくでき、はんだを介した実装基板への放熱性を向上できる。
また、第２ｎ側配線層１２２はチップ外領域に延びている。このため、チップに重なる領域の大部分を占めてレイアウトされたｐ側実装面１２３ａの制約を受けずに、チップ外領域にｎ側実装面１２４ａを配置することができる。ｎ側実装面１２４ａをチップ外領域に配置することで、ｎ側実装面１２４ａをチップ領域範囲内でのみレイアウトするよりも面積を広くできる。
したがって、ｎ側についても、ｎ側実装面１２４ａに接合されるはんだの平面サイズを大きくでき、はんだを介した実装基板への放熱性を向上できる。
発光層１１３から第１面１１５ａ側に放射された光は蛍光体層１３０に入射し、一部の光は蛍光体１３１を励起し、発光層１１３の光と、蛍光体１３１の光との混合光として例えば白色光が得られる。
発光層１１３から実装面側に放射された光は、ｐ側電極１０７及びｎ側電極１０８によって反射され、上方の蛍光体層１３０側に向かう。
蛍光体層１３０上には透明層（第１透明層）１３３が設けられ、その透明層１３３上およびチップ外領域の絶縁部材１２７上には、透明層（第２透明層）１３４が設けられている。
透明層１３４は、発光層１１３の放射光を散乱させる複数の粒子状の散乱材（例えばシリコン酸化物）と、発光層１１３の放射光を透過させる結合材（例えば透明樹脂）とを含む。
透明層１３４は光散乱層として機能する。その光散乱層である透明層１３４の面積は、蛍光体層１３０の面積、および透明層１３３の面積よりも大きい。すなわち、透明層１３４の面積は、チップ１０３の面積よりも大きい。したがって、半導体装置から外部へと発せられる光の範囲を広げることができ、広角の配光特性が可能である。
絶縁部材１２７の少なくとも半導体層１１５の側面に近接する部分の表面は、発光層１１３の放射光に対して反射性を有する。また、絶縁部材１２７の蛍光体層１３０の側面に近接する部分および透明層１３３の側面に近接する部分は、発光層１１３の放射光および蛍光体１３１の放射光に対して反射性を有する。さらに、絶縁部材１２７の透明層１３４との境界付近が発光層１１３の放射光および蛍光体１３１の放射光に対して反射性を有する。
例えば、絶縁部材１２７は、発光層１１３の放射光および蛍光体１３１の放射光に対する反射率が５０％以上となる樹脂層である。
したがって、チップ１０３の側面からの放射光、および透明層１３４で散乱されて絶縁部材１２７側に向かう光を、絶縁部材１２７で反射させることができる。絶縁部材１２７での光の吸収損失を防いで、透明層１３４を通じた外部への光取り出し効率を高めることができる。
蛍光体層１３０は半導体層１１５の第１面１１５ａ上にウェーハレベルプロセスで形成され、蛍光体層１３０の面積は、半導体層１１５の面積とほぼ同じ、または半導体層１１５の面積よりもわずかに大きい。
蛍光体層１３０は、半導体層１１５の側面、および実装面側にまわりこんで形成されていない。すなわち、光を外部に取り出さないチップ側面側および実装面側には蛍光体層１３０が無駄に形成されず、コスト低減が図れる。
一般的なフリップチップ実装では、ＬＥＤチップを実装基板にバンプなどを介して実装した後に、チップ全体を覆うように蛍光体層が形成される。あるいは、バンプ間に樹脂がアンダーフィルされる。
これに対して本実施形態の半導体装置の製造装置を用いて製造された半導体装置によれば、図１３に示す実装前の状態で、ｐ側外部接続電極１２３の周囲およびｎ側外部接続電極１２４の周囲には、蛍光体層１３０と異なる樹脂層１２５が設けられ、実装面側に応力緩和に適した特性を与えることができる。また、実装面側にすでに樹脂層１２５が設けられているため、実装後のアンダーフィルが不要となる。
半導体層１１５の第１面１１５ａ側には、光取り出し効率、色変換効率、配光特性などを優先した設計の光学層が設けられ、実装面側には、実装時の応力緩和や、基板に代わる支持体としての特性を優先した層が設けられる。例えば、樹脂層１２５は、ベースとなる樹脂にシリカ粒子などのフィラーが高密度充填された構造を有し、支持体として適切な硬さに調整されている。
以上説明した本実施形態の半導体装置の製造装置を用いて製造された半導体装置によれば、半導体層１１５、電極１０７、１０８、オンチップ配線層１１６、１１７、および光学層はウェーハレベルで一括形成して低コストのチップサイズデバイス１０３を実現するとともに、外部端子（実装面）１２３ａ、１３４ａをチップ外領域に拡張させて、放熱性を高くすることができる。したがって、安価で高信頼性の半導体装置を提供することができる。
次に、図１６（ａ）〜図２５（ｂ）を参照して、他の実施形態の半導体装置の製造方法について説明する。
図１６（ｂ）、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）、図２５（ａ）および図２５（ｂ）は、それぞれ、図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）、図２０（ａ）、図２１および図２２の下面図に対応する。
半導体層１１５は、例えば、ＭＯＣＶＤ（metal organic chemical vapor deposition）法により、基板１１０上にエピタキシャル成長される。基板１１０は、例えばシリコン基板である。または、基板１１０はサファイア基板や炭化ケイ素基板であってもよい。半導体層１１５は、例えば、窒化ガリウム（ＧａＮ）を含む窒化物半導体層である。
例えば、ＲＩＥ（Reactive Ion Etching）法により、第２層１１２および発光層１１３の積層膜を選択的にエッチングし、図１６（ａ）及び（ｂ）に示すように第１層１１１の第２面１１１ａを露出させる。
また、第１層１１１は選択的に除去され、基板１１０で複数の半導体層１１５に分離される。半導体層１１５を複数に分離する溝は例えば格子状パターンで形成される。
次に、図１７（ａ）及び（ｂ）に示すように、第２層１１２の表面にｐ側電極１０７を、第１層１１１の第２面１１１ａにｎ側電極１０８を形成する。
次に、図１８（ａ）及び（ｂ）に示すように、半導体層１１５および電極１０７、１０８を覆うように絶縁膜１１４を形成した後、絶縁膜１１４に第１開口１１４ａおよび第２開口１１４ｂを形成する。
次に、図１９（ａ）及び（ｂ）に示すように、第１ｐ側配線層１１６および第１ｎ側配線層１１７を形成する。第１ｐ側配線層１１６は第１開口１１４ａ内に形成されｐ側電極１０７に接する。
第１ｎ側配線層１１７は、第２開口１１４ｂ内に形成されｎ側電極１０８に接する。また、第１ｎ側配線層１１７は、例えば２カ所でｎ側電極１０８と接する。第１ｎ側配線層１１７は、その２カ所のｎ側電極１０８を結ぶ方向に延びるライン状に形成される。第１ｎ側配線層１１７のライン状に形成された部分と、ｐ側電極１０７との間には絶縁膜１１４が介在し、第１ｎ側配線層１１７はｐ側電極１０７に接していない。
ｐ側電極１０７、ｎ側電極１０８、第１ｐ側配線層１１６、および第１ｎ側配線層１１７は、半導体層１１５に重なる領域の範囲内に形成される。
次に、図２０（ａ）及び（ｂ）に示すように、第１ｐ側配線層１１６の表面および第１ｎ側配線層１１７の表面に絶縁膜１１８を形成し、その絶縁膜１１８に第１開口１１８ａと第２開口１１８ｂを形成する。第１開口１１８ａには第１ｐ側配線層１１６の第１ｐ側パッド１１６ｂが露出し、第２開口１１８ｂには第１ｎ側配線層１１７の第１ｎ側パッド１１７ｂが露出する。
次に、基板１１０を除去する。半導体層１１５および配線層１１６、１１７を含む積層体は、図示しない一時的な支持体に支持された状態で基板１１０が除去される。
例えば、シリコン基板である基板１１０が、ＲＩＥなどのドライエッチングにより除去される。あるいは、ウェットエッチングによりシリコン基板１１０を除去してもよい。あるいは、基板１１０がサファイア基板の場合には、レーザーリフトオフ法により除去することができる。
基板１１０上にエピタキシャル成長された半導体層１１５は、大きな内部応力を含む場合がある。また、ｐ側金属層１７１、ｎ側金属層１７２および樹脂層１２５は、例えばＧａＮ系材料の半導体層１１５に比べて柔軟な材料である。したがって、エピタキシャル成長時の内部応力が基板１１０の剥離時に一気に開放されたとしても、ｐ側金属層１７１、ｎ側金属層１７２および樹脂層１２５は、その応力を吸収する。このため、基板１１０を除去する過程における半導体層１１５の破損を回避することができる。
基板１１０の除去により露出された半導体層１１５の第１面１１５ａは必要に応じて粗面化される。
さらに、第１面１１５ａ上には、前述した蛍光体層１３０が形成され、その蛍光体層１３０上には透明層１３３が形成される。ここまでの工程は、ウェーハ状態で進められる。
そして、ウェーハをダイシングして、複数のチップ１０３に個片化する。そのチップ１０３は、上述した実施形態の転写元テープ３１に指示され、本製造装置１００を用いてチップ１０３の再配置を行う。その後、図２１に示すように、チップ１０３の周囲（チップ外領域）、およびチップ１０３の上（透明層１３３の上）に絶縁部材（支持部材）１２７が形成され、絶縁部材１２７を含むチップ１０３毎にダイシングされる。
図２１における絶縁部材１２７の下面には、図２２に示すように絶縁膜１２６が形成される。これにより、チップ１０３と絶縁部材１２７との段差が解消され、この後に形成される配線層の信頼性を向上させることができる。絶縁膜１２６としては、各種の樹脂材料を用いることができるが、特に耐熱性に優れたイミド系樹脂やフェノール系樹脂、シリコーン系樹脂、エポキシ系樹脂などが適する。
第１ｐ側配線層１１６の第１ｐ側パッド１１６ｂ上、およびチップ外領域の絶縁膜１２６上には、図２２に示すように、第２ｐ側配線層１２１が形成される。第１ｎ側配線層１１７の第１ｎ側パッド１１７ｂ上、およびチップ外領域の絶縁膜１２６上には、第２ｎ側配線層１２２が形成される。
第２ｎ側配線層１２２はチップ１０３に対して位置合わせされる。第１ｎ側パッド１１７ｂは、ｎ側電極１０８よりも広い面積で再配置されているため、チップ１０３に対して第２ｎ側配線層１２２の形成位置が多少ずれても第２ｎ側配線層１２２を確実に第１ｎ側パッド１１７ｂに重ね合わせて接続することができる。
第２ｐ側配線層１２１の表面および第２ｎ側配線層１２２の表面には絶縁膜１１９が形成され、その絶縁膜１１９には第１開口１１９ａと第２開口１１９ｂが形成される。
第１開口１１９ａには、第２ｐ側配線層１２１の第２ｐ側パッド１２１ａが露出する。第２開口１１９ｂには、第２ｎ側配線層１２２の第２ｎ側パッド１２２ａが露出する。
第２ｐ側パッド１２１ａ上には、図２３に示すようにｐ側外部接続電極１２３が形成される。第２ｎ側パッド１２２ａ上には、ｎ側外部接続電極１２４が形成される。さらに、ｐ側外部接続電極１２３とｎ側外部接続電極１２４との間、ｐ側外部接続電極１２３の周囲、およびｎ側外部接続電極１２４の周囲に、樹脂層１２５が形成される。
次に、透明層１３３上の絶縁部材１２７の上面、およびチップ外領域の絶縁部材１２７の上面を研削する。透明層１３３の上の絶縁部材１２７は除去され、図２４に示すように、透明層１３３の上面およびチップ外領域の絶縁部材１２７の上面は平坦化される。
蛍光体層１３０の上面が露出する高さまでは研削されず、蛍光体層１３０上に残された透明層１３３は蛍光体層１３０を保護する。
平坦化された透明層１３３の上面の上、および絶縁部材１２７の上面の上には、図１３に示すように、チップ１０３よりも平面サイズが大きな透明層（散乱層）１３４が形成される。
本実施形態によれば、上述した実施形態と同様に、転写時の位置精度に優れた半導体装置の製造装置および製造方法を提供することが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…プレート部、 １１…下部プレート、 １２…上部プレート、 １２ａ、…補強板、 １２ｂ…透明板、 １２ｈ…貫通孔、 ２０…フレーム部、 ２０ｎ，２０ｏ…切れ込み部、 ２１…第１フレーム、 ２２…第２フレーム、 ３０…テープ部、 ３１…転写元テープ、 ３１ａ…第１面、 ３２…転写先テープ、 ３２ｂ…第２面、 ４０…シールリング、 ４０ｓ…サポート部、 ４１ａ…縦孔、 ４１ｂ…横孔、 ４１ｃ…接続部、 ５１，５２…貫通孔、 ６０…空間、 ７０…半導体装置、 ７０ａ…第１部分、 ７０ｂ…２部分、 ７１，７２…群、 ８０…真空排気部、 １００…製造装置

Claims (17)

  1. 第１面を有する第１テープと、
    前記第１面の反対側で前記第１テープを支持する第１支持部と、
    前記第１テープの前記第１面に対向する第２面を有する第２テープと、
    前記第２面の反対側で前記第２テープを支持する第２支持部と、
    前記第１テープと前記第２テープとの間に設けられ、前記第１面および前記第２面側に通じる孔を有するリングと、
    を備える半導体装置の製造装置。
  2. 前記第１テープの外周部に設けられた第１フレームと、
    前記第２テープの外周部に設けられた第２フレームと、
    をさらに備えた請求項１記載の半導体装置の製造装置。
  3. 前記リングは、前記第１フレームと前記第１面との間、および前記第２フレームと前記第２面との間に配置される請求項２記載の半導体装置の製造装置。
  4. 前記リングの厚さは、前記第１フレームと、前記第２フレームと、を重ね合わせた厚さよりも厚い請求項２または３に記載の半導体装置の製造装置。
  5. 前記リングの前記孔は、
    前記リングの厚さ方向に延びる縦孔と、
    前記第１面および前記第２面側に通じる横孔と、
    前記リングの周方向に延び、前記縦孔と前記横孔とを接続する接続部と、
    を有する請求項１〜４のいずれか１つに記載の半導体装置の製造装置。
  6. 複数の前記横孔が、前記リングの周方向に沿って配置されている請求項５記載の半導体装置の製造装置。
  7. 前記複数の横孔は、前記リングの周方向に沿って等間隔で配置されている請求項６記載の半導体装置の製造装置。
  8. 前記第１フレームおよび前記第２フレームのそれぞれは、側面に切れ込み部を有する請求項２記載の半導体装置の製造装置。
  9. 前記リングは、前記リングの外周部に設けられ、前記リングの厚さよりも薄いサポート部を有する請求項１〜８のいずれか１つに記載の半導体装置の製造装置。
  10. 前記第２支持部は、
    貫通孔を有する補強板と、
    前記補強板と前記第２テープとの間に設けられた透明板と、
    を有する請求項１〜９のいずれか１つに記載の半導体装置の製造装置。
  11. 前記第１支持部および前記第２支持部は、ステンレス鋼を含む請求項１〜１０のいずれか１つに記載の半導体装置の製造装置。
  12. 前記リングは、シリコーンを含む請求項１〜１１のいずれか１つに記載の半導体装置の製造装置。
  13. 前記第１フレームおよび前記第２フレームは、ステンレス鋼を含む請求項２記載の半導体装置の製造方法。
  14. 前記リングの前記孔は、前記第１支持部および前記第１テープに形成された第１貫通孔、または前記第２支持部および前記第２テープに形成された第２貫通孔を介して、前記真空排気部と接続されている請求項１〜１３のいずれか１つに記載の半導体装置の製造装置。
  15. 第１面に半導体素子が貼り付けられた第１テープの前記半導体素子に対して、第２テープの第２面を対向させ、
    前記第１面と前記第２面との間の、前記半導体素子を含む空間の周囲をリングで囲み、
    前記空間内を排気して、前記半導体素子を前記第２テープの前記第２面に貼り付け、
    前記空間内に給気して、前記第１テープの前記第１面から前記半導体層を剥離する半導体装置の製造方法。
  16. 前記半導体素子は、前記第１面上で分離している複数の半導体チップを有し、
    前記複数の半導体チップから間引きされた第１群が、前記第１テープの前記第１面から剥離され、前記第２テープの前記第２面に転写される請求項１５記載の半導体装置の製造方法。
  17. 前記第１群は、前記第１面上で隣り合うそれぞれの前記半導体チップを含まない請求項１６記載の半導体装置の製造方法。
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US14/634,881 US10170352B2 (en) 2014-09-12 2015-03-01 Manufacturing apparatus of semiconductor device, and manufacturing method of semiconductor device
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7117472B1 (ja) * 2021-04-30 2022-08-12 信越エンジニアリング株式会社 転写装置及び転写方法
JP7304775B2 (ja) 2019-08-29 2023-07-07 株式会社ディスコ ウェーハの加工方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9633883B2 (en) 2015-03-20 2017-04-25 Rohinni, LLC Apparatus for transfer of semiconductor devices
US10141215B2 (en) 2016-11-03 2018-11-27 Rohinni, LLC Compliant needle for direct transfer of semiconductor devices
US10471545B2 (en) 2016-11-23 2019-11-12 Rohinni, LLC Top-side laser for direct transfer of semiconductor devices
US10504767B2 (en) 2016-11-23 2019-12-10 Rohinni, LLC Direct transfer apparatus for a pattern array of semiconductor device die
KR102313698B1 (ko) * 2017-09-01 2021-10-15 매그나칩 반도체 유한회사 유연성 있는 반도체 패키지 및 이의 제조 방법
CN107818931B (zh) * 2017-09-30 2021-10-19 厦门市三安光电科技有限公司 半导体微元件的转移方法及转移装置
US10410905B1 (en) 2018-05-12 2019-09-10 Rohinni, LLC Method and apparatus for direct transfer of multiple semiconductor devices
US11094571B2 (en) 2018-09-28 2021-08-17 Rohinni, LLC Apparatus to increase transferspeed of semiconductor devices with micro-adjustment
JP7044978B2 (ja) * 2019-09-19 2022-03-31 日亜化学工業株式会社 発光装置及び照明装置、並びに、それらの製造方法
WO2023163944A1 (en) * 2022-02-22 2023-08-31 Nanosys, Inc. Apparatus and method for transferring light-emitting diodes

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007109869A (ja) * 2005-10-13 2007-04-26 Lintec Corp 転着装置及び転着方法
US20080122119A1 (en) * 2006-08-31 2008-05-29 Avery Dennison Corporation Method and apparatus for creating rfid devices using masking techniques
JP2010177566A (ja) * 2009-01-30 2010-08-12 Disco Abrasive Syst Ltd ワーク支持用環状フレームおよびワーク移載方法
JP2011009422A (ja) * 2009-06-25 2011-01-13 Hitachi Setsubi Eng Co Ltd ダイシングテープ用の真空貼付機
JP2012256939A (ja) * 2012-09-14 2012-12-27 Nec Engineering Ltd テープ貼付装置及びテープ貼付方法
JP2013030717A (ja) * 2011-07-29 2013-02-07 Lintec Corp 転写装置および転写方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4986870A (en) * 1984-03-09 1991-01-22 R.W.Q., Inc. Apparatus for laminating multilayered printed circuit boards having both rigid and flexible portions
JP3483537B2 (ja) * 2000-03-06 2004-01-06 キヤノン株式会社 画像表示装置の製造方法
JP2005175384A (ja) * 2003-12-15 2005-06-30 Nitto Denko Corp 保護テープの貼付方法及び剥離方法
JP4559122B2 (ja) * 2004-05-25 2010-10-06 有限会社都波岐精工 テープ接着装置およびテープ接着方法
JP2007242662A (ja) 2006-03-06 2007-09-20 Japan Science & Technology Agency 微小チップの剥離方法及び剥離装置、微小チップの選択転写方法
JP2011233650A (ja) 2010-04-26 2011-11-17 Toshiba Corp 半導体発光装置
JP2011238815A (ja) 2010-05-12 2011-11-24 Shin Etsu Polymer Co Ltd 粘着シート及び半導体ウェーハの取り扱い方法
WO2014021198A1 (ja) * 2012-07-30 2014-02-06 芝浦メカトロニクス株式会社 基板貼合装置及び貼合方法
JP2014160736A (ja) 2013-02-19 2014-09-04 Toshiba Corp 半導体発光装置及び発光装置
WO2014132979A1 (ja) 2013-02-27 2014-09-04 日亜化学工業株式会社 発光装置、発光素子実装方法及び発光素子用実装装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007109869A (ja) * 2005-10-13 2007-04-26 Lintec Corp 転着装置及び転着方法
US20080122119A1 (en) * 2006-08-31 2008-05-29 Avery Dennison Corporation Method and apparatus for creating rfid devices using masking techniques
JP2010177566A (ja) * 2009-01-30 2010-08-12 Disco Abrasive Syst Ltd ワーク支持用環状フレームおよびワーク移載方法
JP2011009422A (ja) * 2009-06-25 2011-01-13 Hitachi Setsubi Eng Co Ltd ダイシングテープ用の真空貼付機
JP2013030717A (ja) * 2011-07-29 2013-02-07 Lintec Corp 転写装置および転写方法
JP2012256939A (ja) * 2012-09-14 2012-12-27 Nec Engineering Ltd テープ貼付装置及びテープ貼付方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7304775B2 (ja) 2019-08-29 2023-07-07 株式会社ディスコ ウェーハの加工方法
JP7117472B1 (ja) * 2021-04-30 2022-08-12 信越エンジニアリング株式会社 転写装置及び転写方法
WO2022230184A1 (ja) * 2021-04-30 2022-11-03 信越エンジニアリング株式会社 転写装置及び転写方法

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