JP2015191105A

JP2015191105A - 液晶表示装置

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Publication number: JP2015191105A
Application number: JP2014068285A
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Inventors: 関根　裕之; Hiroyuki Sekine; 裕之関根
Original assignee: NLT Technologeies Ltd
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Priority date: 2014-03-28
Filing date: 2014-03-28
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Abstract

【課題】光による周辺回路の動作不良を生じさせず、液晶パネルのサイズが小さく、低コスト化な液晶表示装置を提供する。
【解決手段】絶縁性基板上に画素マトリクスと周辺回路とが一体形成された液晶表示装置であって、前記画素マトリクスは、少なくとも画素容量と画素ＴＦＴとを含む複数の画素により構成され、前記周辺回路は、前記画素ＴＦＴのゲート線を駆動するものであり、前記周辺回路は、制御部と出力部とで構成され、前記出力部は、前記絶縁性基板の法線方向から見て、前記制御部よりも前記画素マトリクスに近い位置に配置され、前記画素ＴＦＴ及び前記周辺回路を構成するＴＦＴは、トップゲート構造であり、前記画素ＴＦＴには、バックチャネル側に遮光金属が配置され、前記周辺回路を構成するＴＦＴの内、少なくとも前記出力部を構成するＴＦＴには、バックチャネル側に遮光金属が配置されている。
【選択図】図５

Description

本発明は、液晶表示装置に関し、特に駆動回路一体型液晶表示装置の構造に関する。

プロジェクタ（ＰＪ）やヘッドアップディスプレイ（ＨＵＤ）等に用いられる液晶表示装置は、レンズやプリズム等の高価な光学部材の大きさを小さくする目的で、小さな表示サイズが求められる。また同時に、明るい画像を得るために極めて強い光が照射されることから、光による画質劣化への対応も求められる。これら要求を満たすために、これら用途で使用される液晶表示装置の多くは、多結晶シリコン薄膜トランジスタ（ｐｏｌｙ−ＳｉＴＦＴ（Thin Film Transistor））プロセスで製造されている。その理由として、ｐｏｌｙ−ＳｉＴＦＴの電界効果移動度はアモルファスシリコン薄膜トランジスタ（ａ−ＳｉＴＦＴ）に比べ、１００倍以上大きく、液晶表示装置の周辺回路をＴＦＴで構成することで小型化が可能となること、光感度がａ−ＳｉＴＦＴに比べ低く、光リーク電流にともなう画質劣化が生じにくいことなどが挙げられる。一般に画素ＴＦＴに光リーク電流が生じると、画素電圧が変動し、コントラストの低下やフリッカが発生する。

しかしながら、ｐｏｌｙ−ＳｉＴＦＴを用いても、ＰＪのように数百万ｌｘ以上の光が照射されると、ＴＦＴの光リーク電流が無視できなくなる。これは、ｐｏｌｙ−ＳｉＴＦＴがプレーナ型構造であり、ＴＦＴのチャネル部にガラス基板越しに直接光が照射されることも一因となっている。これに対し、ＴＦＴの光リーク電流を低減する手段として特許文献１に開示された方法などが提案されている。

図１２は、特許文献１に開示されたｐｏｌｙ−ＳｉＴＦＴの断面構造を示したものである。ＴＦＴ基板１０１上で、ｐｏｌｙ−Ｓｉ膜３４０の下部に、層間膜３３０を介して、高融点金属またはその酸化膜による遮光膜３２０が配置されている。この構造のＴＦＴを画素部に用いることで、ゲート電極３６０の下のＴＦＴチャネル部に、ＴＦＴ基板１０１側から光が直接照射されることが無く、ＴＦＴの光リーク電流を大幅に低減することが可能となる。この構造は主に画素部のＴＦＴに適用され、周辺回路部には適用されない。その理由は、ＴＦＴチャネル部の下に配置された導電性を有する遮光膜は、ＴＦＴの閾値電圧に変動を与えるからである。画素部のＴＦＴは、ソース−ドレイン間に印加される電圧が、ソース−ゲート間に印加される電圧よりも小さく、前述の閾値電圧変動が生じても正常に動作する。しかし、周辺回路部のＴＦＴでは、ソース−ドレイン間電圧とゲート−ソース間電圧は等しい場合が殆どである。そのため、閾値電圧の変動により回路特性も変動し、周辺回路の出力電圧の低下や、誤動作などを引き起こすのである。

そのため周辺回路部においては、パッケージ部材で遮光する方法が提案されている。図１３は特許文献２で開示されたＰＪ用液晶表示装置モジュールの断面図を示したものである。液晶モジュールは、黒色モールド樹脂あるいはセラミック等の光を透過しない材料で形成されたパッケージ部材１０６により、液晶パネルの周辺部を覆った構造となっている。パッケージ部材１０６には、画素マトリクス２００に光が照射できるような開口部１０７が設けられており、一方、周辺回路１０５をパッケージ部材１０６で覆われた位置に配置することで、光による影響を受けないような構造となっている。

上述の方法によりＴＦＴの光リーク電流による不具合は改善されるが、液晶表示装置のコストが高くなるという別の問題が生じる。その理由について以下に説明する。先述の方法では、液晶表示装置の画素部はパッケージ部材で覆われず、周辺回路はパッケージ部材で覆われる必要がある。そのため、液晶パネルの画素部と周辺回路部との距離が小さいと、極めて高精度で液晶パネルとパッケージ部材を組み立てなければならない。しかしながら、液晶パネルの外形寸法は切断公差を含んでおり、パッケージ部材の寸法も公差を含んでいる。さらに液晶パネルとパッケージ部材との重ね合わせにも公差が生じる。これら公差の値は各々０．２〜０．５ｍｍ程度であるが、画素部が必ずパッケージ部材で覆われず、周辺回路が必ずパッケージ部材で覆われるためには、図１３における画素マトリクス２００の端部からパッケージ部材１０６の開口部１０７端部まで距離Ｍ２、及び、パッケージ部材１０６の開口部１０７端部から周辺回路１０５端部までの距離Ｍ１は、前述の公差の合計以上必要となり、通常１ｍｍ程度となる。従って、画素マトリクス２００の端部から周辺回路１０５の端部までの距離は２ｍｍ程度となり、図１３で示すように画素マトリクス２００の両辺に周辺回路１０５を配置する場合には、４ｍｍもの無効なエリアを設けなければならないことになる。液晶パネルの外形が大きくなるとマザー基板上に配置できる面付け数が減少する。その為、特にＨＵＤのように表示エリアの対角寸法が２インチ程度とＰＪ用液晶表示装置より大きい場合、この面付け数の減少は極めて大きく、コストが高くなるのである。

この課題を解決する方法として、特許文献３で開示された方法がある。この方法は、画素部のＴＦＴと周辺回路のＴＦＴの両方に遮光膜を配置し、画素部のＴＦＴの遮光膜にはアース電位が供給され、周辺回路のＴＦＴの遮光膜にはゲート電位が供給されるというものである。この方法によれば、周辺回路を遮光性のパッケージ部材で必ず覆う必要が無く、パネルサイズを小さくできる。

さらに液晶表示装置の低コスト化の手段として、例えば、特許文献４で開示されているように、画素部のＴＦＴと周辺回路のＴＦＴを単一の導電型のｐｏｌｙ−ＳｉＴＦＴで形成する方法がある。図１４は、特許文献４で開示されているｐ型のｐｏｌｙ−ＳｉＴＦＴで構成されたゲートドライバの回路図を示している。

特開平２−１５６７号公報特開平６−２０２１６０号公報特開２００８−１６５０２９号公報特開２００６−３５１１６５号公報

しかしながら、特許文献３で開示されたＴＦＴの遮光方法を、特許文献４で開示された単一導電型のｐｏｌｙ−ＳｉＴＦＴで周辺回路を構成する方法に組み合わせると、周辺回路を形成する為に必要となる面積が大幅に増え、結果としてパネルサイズを小型化できないことが、発明者の検討により判明した。その理由について以下に説明する。

特許文献３で開示された方法では、周辺回路を構成する個々のＴＦＴの下部に配置される遮光膜は、各々ＴＦＴのゲート電極と同電位が供給される必要がある。図１４で示した回路の例では、走査回路を構成する１ブロックの中にＴＦＴが８個用いられており、ＴＦＴＴｒ１とＴｒ２のゲート電極電位が共通であり、ＴＦＴＴｒ３とＴｒ４およびＴＦＴＴｒ７とＴｒ８のゲート電極電位が共通であることを考慮しても、少なくとも遮光膜は電気的に独立した５個の島状の形状となる。図１５はゲート電極３６０と遮光膜３２０との電気的な接続をとるコンタクトホール３２５を含んだＴＦＴ単体のレイアウト図を示したものであり、図１６は図１５中の線分Ｆ−Ｆ’の断面図を示したものである。ここに示した例では、遮光膜３２０は、層間膜３３０、ゲート絶縁膜３５０を貫通したコンタクトホール３２５を介して、ゲート電極３６０と電気的に接続される。つまり、このコンタクトを前述の５個の島状の形状の遮光膜全てに設けなければならない。よって、回路を構成する面積が大幅に増加するのである。ゲートドライバは１ブロック分を画素ピッチと同じ幅の中に配置しなければならないため、画素ピッチの小さい液晶表示装置では回路面積の増加分がより顕著に大きくなる。

また、単一の導電型のＴＦＴで回路を構成する場合、出力電圧の振幅が電源電圧と等しくなるようにブートストラップ法が用いられる。図１４で示した回路においては、ＴＦＴＴｒ７のゲート電位がブートストラップ法により（ｐ型ＴＦＴを用いた場合は）降圧され、出力ＯＵＴの振幅が電源ＶＤＤ−ＶＳＳ間電圧と等しくなるように動作する。もう少し詳しく述べるならば、ブートストラップ法では、まず、Ｔｒ７のゲートに接続されたノードＮの電位を、Ｔｒ７が導通状態となる電位にする。その後ノードＮをフローティング状態にし、クロックＣＬ１がローレベルに遷移することで、ノードＮの電位がＴｒ７のソース−ゲート間の容量結合により、ソース電位（ＯＵＴ）の電位変動と共に降圧するのである。ここで、特許文献３で開示された方法をここに適用すると、Ｔｒ７の下部にＴｒ７のソース、ドレイン領域と平面的にオーバーラップする遮光膜が配置されており、それがゲート電極に電気的に接続されていることから、ノードＮの寄生容量が極めて大きくなってしまう。何故ならばＴｒ６、Ｔｒ７がこの回路の出力部となっており、負荷である画素領域のゲート線を所定の時間内に充放電する為に、Ｔｒ７のチャネル幅を極めて大きく設定しているからである。ノードＮの寄生容量が大きいと、ノードＮをＴｒ７が導通状態となる電位にするために要する時間が長くなる。従って、高速動作ができなくなるという問題も生じるのである。これら問題はｎ型ＴＦＴにより周辺回路を構成しても同様に発生する。

上記状況を鑑み、本発明の液晶表示装置は、ＴＦＴによる周辺回路を画素と同一基板上に一体形成し、光源として極めて強い光が照射される液晶表示装置において、光による周辺回路の動作不良を生じさせず、液晶パネルのサイズが小さく、低コストな液晶表示装置を実現可能とする、液晶表示装置の構造を提供するものである。

上記目的を達成するために、本発明の第１の観点に関わる液晶表示装置は、絶縁性基板上に、画素マトリクスと前記画素マトリクスを駆動する周辺回路とが一体形成された液晶表示装置であって、前記画素マトリクスは、少なくとも画素容量と画素ＴＦＴとを含む複数の画素により構成されており、前記周辺回路は、前記画素ＴＦＴのゲート線を駆動するものであり、前記周辺回路は、制御部と出力部とで構成されており、前記出力部は、前記絶縁性基板の法線方向から見て、前記制御部よりも前記画素マトリクスに近い位置に配置されており、前記画素ＴＦＴ及び前記周辺回路を構成するＴＦＴは、トップゲート構造であり、前記画素ＴＦＴには、バックチャネル側に遮光金属が配置されており、前記周辺回路を構成するＴＦＴの内、少なくとも前記出力部を構成するＴＦＴには、バックチャネル側に遮光金属が配置されていることを特徴とする。また、前記制御部を構成するＴＦＴには、バックチャネル側に遮光金属が配置されていないものを含むことを特徴とする。

上記目的を達成するために、本発明の第２の観点に関わる液晶表示装置は、前記周辺回路は、単一の導電型のＴＦＴで構成されており、前記出力部は、ブートストラップ法によりゲート電圧が昇圧または降圧されるＴＦＴを含み、前記ＴＦＴのバックチャネル側に配置される遮光金属は、前記出力部の出力端子と同電位であることを特徴とする。

上記目的を達成するために、本発明の第３の観点に関わる液晶表示装置は、前記周辺回路を構成するＴＦＴであって、前記ブートストラップ法によりゲート電圧が昇圧または降圧されるＴＦＴとは異なるＴＦＴのバックチャネル側に配置される遮光金属は、前記ＴＦＴのソース電極と同電位であることを特徴とする。

上記目的を達成するために、本発明の第４の観点に関わる液晶表示装置は、光を透過しない材料で形成されたパッケージ部材で覆われており、前記パッケージ部材は開口部を有しており、前記開口部の端面は、前記絶縁性基板の法線方向から見て、前記出力部と重なることを特徴とする。また、前記開口部の端面は、前記絶縁性基板の法線方向から見て、前記制御部の前記画素マトリクス側の端部と前記画素マトリクスの前記周辺回路側の端部の中央近傍に位置することを特徴とする。

本発明の液晶表示装置では、液晶表示装置に極めて強い光が照射されても、画質劣化やＴＦＴ基板上に一体形成されたゲートドライバの誤動作が生じない。

さらに、本発明の液晶表示装置では、小さい寸法の液晶パネルを用いて実現することが可能となり、低コスト化が可能である。

本発明の一実施の形態に係る液晶表示装置の構造を示した平面図である。本発明の一実施の形態に係る液晶表示装置の構造を示した断面図である。本発明の一実施の形態に係る液晶表示装置の構成を示したブロック図である。本発明の一実施の形態に係る液晶表示装置に適用可能なゲートドライバの構成を示したブロック図である。本発明の一実施の形態に係る液晶表示装置の構造を示した断面図である。本発明の一実施例に係る液晶表示装置に適用可能なゲートドライバの構成を示した回路図である。本発明の一実施例に係る液晶表示装置に適用可能なゲートドライバの一部のレイアウトを示した平面図である。本発明の一実施例に係る液晶表示装置の構造を示した断面図である。本発明の一実施例に係る液晶表示装置の構造を示した断面図である。本発明の一実施例に係る液晶表示装置の遮光膜のパターンを示した模式図である。本発明の一実施例に係る液晶表示装置に適用可能なゲートドライバの動作を示したタイミングチャートである。従来の液晶表示装置の構造を示した断面図である。従来の液晶表示装置の構造を示した断面図である。従来の液晶表示装置のゲートドライバの構成を示した回路図である。従来の液晶表示装置のゲートドライバの一部のレイアウトを示した平面図である。従来の液晶表示装置の構造を示した断面図である。

次に、本発明の一実施の形態について図面を参照して詳細に説明する。なお、各図面における各構成要素の大きさや縮尺は、図の視認性を確保するために適宜変更して記載している。また、各図面におけるハッチングは、各構成要素を区別するためのものであり、必ずしも切断面を意味するものではない。

図１は本発明を実施するための形態に関わる液晶表示装置の構造を示した平面図である。この液晶表示装置は、液晶パネル１００を、実質的に光を透過しない材料で形成されたパッケージ部材１０６で覆った構成を有している。パッケージ部材１０６には、液晶パネル１００の表示部が開口する開口部１０７を有しており、液晶パネル１００には、外部からの駆動信号を供給するフレキシブル基板１０８が接続されている。図２は図１中の線分Ｋ−Ｋ’の断面構造を示した断面図である。液晶パネル１００は、ガラス等の絶縁性基板上にＴＦＴが形成されたＴＦＴ基板１０１と、ガラス等の絶縁性基板上にカラーフィルタ（ＣＦ）が形成されたＣＦ基板１０２を重ねた構成を有している。液晶１０３は、ＴＦＴ基板１０１とＣＦ基板１０２を張り合わせるシール材１０４で囲まれた空間に封入されている。ＴＦＴ基板１０１上には、画素がマトリクス状に配置された画素マトリクス２００と画素マトリクス２００を駆動する周辺回路１０５がＴＦＴにより形成されている。画素マトリクス２００はパッケージ部材１０６の開口部１０７の位置に配置されており、パッケージ部材１０６により遮光されていない。

図２で示した例では、周辺回路１０５が画素マトリクス２００の２辺に配置された例を示しているが、１辺にのみ配置してもよい。また、シール材１０４の配置位置は周辺回路１０５と平面的に重なる位置でもよく、さらに画素マトリクス２００と周辺回路１０５の間でもよい。さらに液晶パネル自体に色を選択する機能が必要ない場合は、ＣＦ基板１０２にカラーフィルタを設ける必要が無いことは言うまでもない。

図３は液晶パネル１００の構成を示したブロック図である。液晶パネル１００は、少なくとも画素ＴＦＴ３００と画素容量５００とを含む画素がマトリクス状に配置された画素マトリクス２００と、画素ＴＦＴ３００のゲート端子に接続されたゲート線（Ｇ１〜Ｇ３）を駆動する周辺回路であるゲートドライバ６００、画素ＴＦＴ３００のドレイン端子に接続されたデータ線（Ｄ１〜Ｄ４）を駆動するデータドライバ８００で構成される。ゲートドライバ６００はＴＦＴで構成されており、データドライバ８００はＴＦＴまたは結晶ＳｉによるＩＣで構成される。画素ＴＦＴ３００と、少なくともゲートドライバ６００は単一の導電型のｐｏｌｙ−ＳｉＴＦＴで構成されており、ゲートドライバ６００として図４に示す構成の回路を用いることができる。

図４に示した回路は、２相のクロックＣＬＫ１、ＣＬＫ２と電源ＶＧＨ、ＶＧＬ、そして図示していないがスタート信号とで駆動される回路である。ゲートドライバ６００は、制御部６１０と出力部６２０とで構成されるブロック６３０が直列に接続された構成を有しており、クロックＣＬＫ１、ＣＬＫ２に同期してスタート信号を順次転送する。個々のブロック６３０の出力（ＯＵＴｎ−１〜ＯＵＴｎ＋２）は、各々画素マトリクス２００の異なるゲート線に接続される。そのため、ゲートドライバ６００のブロック６３０の数は、画素マトリクス２００のゲート線の数以上となる。この図では、４ブロック分の回路を示しており、例えば出力がＯＵＴｎ−１と記載されたブロックが初段のブロックの場合、スタート信号は図中のＯＵＴｎ−２で示した端子に供給される。出力部６２０は少なくとも２つのＴＦＴで構成される。この図ではｎ型のＴＦＴで構成した例を示しているが、もちろんｐ型のＴＦＴで構成してもよい。

図５は本発明の液晶表示装置のパッケージ部材１０６の開口部１０７端部Ｂ近傍の断面を示したものである。画素マトリクス２００の画素トランジスタ及びゲートドライバ６００の出力部６２０を構成するＴＦＴの下部（ＴＦＴ基板１０１側、以下、バックチャネル側と呼ぶ。）には、少なくともＴＦＴのチャネル部と平面的に（すなわち、ＴＦＴ基板１０１の法線方向から見て）重なる位置に遮光膜３２０が配置されており、制御部６１０を構成するＴＦＴには遮光膜３２０が配置されていないものを有している。出力部６２０を構成するＴＦＴの下部に配置された遮光膜３２０は、少なくともゲートドライバ６００のブロック６３０単位で電気的に独立しており、各々ブロック６３０の出力端子に電気的に接続されている。画素ＴＦＴの下部に設けた遮光膜３２０は、電気的にフローティングでも良いし、ゲート線と同電位にしてもよい。また、ゲートドライバ６００の出力部６２０は、画素マトリクス２００と制御部６１０の間に配置する。そして、パッケージ部材１０６の開口部端部Ｂは、制御部６１０の端部で画素マトリクス２００に近い方の端部Ａと、画素マトリクス２００の端部で出力部６２０に近い方の端部Ｃとの間に位置するように設定し、ＡとＢの距離Ｄａｂ及びＢとＣの距離Ｄｂｃの値を、液晶パネル１００の外形寸法精度とパッケージ部材１０６の寸法精度、液晶パネル１００をパッケージ部材１０６に組み込む際の位置精度の合計値に近い値にする。

本発明の構成では、液晶表示装置に極めて強い光が照射されても、画質劣化やＴＦＴで構成されたゲートドライバ回路の誤動作を生じさせない液晶表示装置を小さい寸法の液晶パネルを用いて実現することが可能となる。その理由について、以下に説明する。

各画素にＴＦＴを設けた液晶表示装置に極めて強い光が照射されると、画素ＴＦＴに光によるリーク電流が流れ、画素容量に保持した電圧が変動する。この電圧変動によりフリッカやクロストークが発生したり、コントラストが低下したりする。しかし本発明の構成では、画素ＴＦＴのバックチャネル側に遮光膜を配置しているため、光がチャネル部に直接照射されることが無い。従って、光によるリーク電流を大幅に低減することが可能となり、画質の劣化を防ぐことができる。

また、ゲートドライバを構成するＴＦＴに極めて強い光が照射されると、回路を構成するＴＦＴに光リーク電流が流れ、回路内の電位が変動して誤動作する場合がある。しかし本発明の液晶表示装置では、ゲートドライバの制御部６１０がパッケージ部材１０６で遮光され、出力部６２０が遮光膜３２０で遮光されていることから、ゲートドライバを構成するＴＦＴに光が直接照射されることが無い。従って、光リーク電流に伴う誤動作が発生しない。

さらに、遮光膜３２０と出力部６２０を構成するＴＦＴのｐｏｌｙ−Ｓｉ膜との間の層間膜３３０を薄くすると、遮光膜３２０の影響でＴＦＴの閾値電圧が変動する。例えば、ｎ型のＴＦＴの場合、遮光膜３２０の電位がＴＦＴのソース電極の電位に比べて大きくなると、ＴＦＴの閾値電圧が小さくなる方向へ変化し、その逆の場合は閾値電圧は大きくなる方向へ変化する。単一の導電型のＴＦＴだけで構成されたゲートドライバでは、ＴＦＴのドレイン電極およびソース電極の電位が電源電圧の範囲以上に変動する場合がある。従って、もし遮光膜３２０がフローティングの場合、遮光膜３２０の電位がドレイン電極との容量結合により大きく変動し、ＴＦＴの閾値電圧も大きく変動することで誤動作する場合がある。しかし本発明の構成では、制御部６１０には光が直接照射されることが無いためＴＦＴには必ずしも遮光膜３２０を配置する必要が無く、閾値変動が生じない。また出力部６２０を構成するＴＦＴでは、遮光膜３２０に出力端子と同じ電圧が印加されるため、閾値電圧の変動量が制御可能である。

図４で示した回路では、ＴＦＴとしてｎ型を用いているため、出力部６２０を構成するＴＦＴの一方は、液晶表示装置が１画面分の映像信号を書き込む期間である１フレーム期間に１回ハイレベルとなるパルスを出力し、もう一方のＴＦＴはパルスを出力する期間以外、ローレベルの電位を出力するという動作を行う。本発明の構成では、遮光膜３２０の電位を出力端子と同じ電位としているので、ハイレベルのパルスを出力する期間では、出力電圧が高くなるに従い遮光膜電位も高くなり、ＴＦＴの閾値電圧が小さくなることから、立ち上がり時間を短くすることができる。出力がローレベルとなる期間では、遮光膜の電位が低くＴＦＴの閾値電圧は高くなるが、ローレベルを出力するために必要なゲート−ソース間電圧は大きくないので、閾値電圧が高くなっても十分駆動可能である。また、事前に遮光膜電位による閾値電圧の変動量を評価しておくことで、閾値電圧が変動した場合でも十分ローレベルの電圧を出力できる値に電源電圧を設定することにより対応可能となる。さらに、遮光膜はＴＦＴのチャネル部や、ソース、ドレイン電極との間に寄生容量を持つことになるが、出力部６２０を構成するＴＦＴのチャネル幅はゲート線を駆動できるだけの大きなサイズに設定されており、遮光膜の寄生容量を短時間で充放電可能である。従って、回路の最高動作周波数を制限することもない。

ゲートドライバをパッケージ部材で遮光する場合、液晶パネルのサイズが大きくなり、結果として液晶表示装置のコストが高くなる。液晶パネルのサイズを大きくしなければならない理由は、液晶パネルの外形、パッケージ部材の寸法、液晶パネルをパッケージ部材に組み込む際の位置精度などに公差が生じても、ゲートドライバがパッケージ部材で必ず覆われ、画素マトリクスがパッケージ部材で必ず覆われないようにする必要があるためである。その為には、パッケージ部材の開口部端部と、ゲートドライバの端部との距離及び、パッケージ部材の開口部端部と画素マトリクス端部との距離が、先述の公差の合計値に近い値に設定しなければならない。通常それら公差の合計は１ｍｍ程度となり、画素マトリクスとゲートドライバの間に２ｍｍ程度の不要な領域を設ける必要がある。その分、液晶パネルの大きさが大きくなり、１枚のマザー基板に配置できる液晶パネルの数が減少する。よってコストが高くなるのである。しかしながら、本発明の液晶表示装置では、ゲートドライバを構成する出力部を構成するＴＦＴに遮光膜を配置し、出力部を制御部と画素マトリクスの中間に配置している。

また、ゲートドライバを構成する回路部の面積の中で、出力部を構成するＴＦＴを配置する為の面積が最も大きくなる。それは、ある決められた時間内に負荷となるゲート線を充放電する必要があり、出力部を構成するＴＦＴのチャネル幅は、他に比べ極めて大きくなるのである。一例を示すならば、ＶＧＡ（６４０×４８０）の画素を有する液晶表示装置をフレーム周波数（１フレーム期間の逆数）６０Ｈｚで駆動する場合、制御部のＴＦＴのチャネル幅が５μｍであった場合、出力部のＴＦＴのチャネル部は５００μｍとなる場合がある。もちろんＴＦＴのチャネル幅は、ＴＦＴの特性、ゲート線の寄生容量を決めるデバイス構造などにより変わるが、出力部のＴＦＴのチャネル幅が他に比べ格段に大きくなることには変わりない。本発明の液晶表示装置では、少なくとも出力部のＴＦＴに遮光膜を配置する為、出力部がパッケージ部材で覆われる必要が無い。この出力部を画素マトリクスと制御部との間に配置できるので、少なくとも出力部の回路を配置する分だけ、液晶パネルのサイズを小さくすることが可能となる。出力部のＴＦＴのサイズは、画素数が多くなるほど大きくする必要があり、ゲートドライバのブロックは画素ピッチの幅の中に配置する必要があるため、画素ピッチが小さいほど回路を配置する為の長さが長くなる。よって、高精細の液晶表示装置ほどこの効果が大きい。

本発明の液晶表示装置の一実施例について説明する。図６は本発明の実施形態で説明したｎ型のＴＦＴだけで構成したゲートドライバの１ブロック分の回路図である。この回路は２相のクロックＣＬＫ１、ＣＬＫ２と入力信号ＩＮ、２つの電源ＶＧＨ、ＶＧＬで駆動される。ここではＶＧＨが高電圧側の電源であり、ＶＧＬが低電圧側の電源であるとしている。また、入力信号ＩＮは、このブロックが縦列に接続された複数のブロックの初段である場合はスタート信号であり、それ以外のブロックでは前段のブロックの出力となる。制御部６１０及び出力部６２０に接続されたクロックの関係は、ブロック毎に変わり、図６のブロックの前後に接続するブロックでは、制御部にＣＬＫ２が接続され、出力部にＣＬＫ１が接続される。また、クロックＣＬＫ１、ＣＬＫ２及びスタート信号の振幅範囲はＶＧＨ、ＶＧＬ間の電圧となる。

ゲートドライバの１ブロックは、制御部６１０と出力部６２０で構成されており、出力部６２０は２つのＴＦＴＴｒ１、Ｔｒ２で構成され、制御部６１０は３つのＴＦＴＴｒ３、Ｔｒ４、Ｔｒ５で構成されている。出力部６２０を構成するＴＦＴＴｒ１のゲート電圧は、ブートストラップ法により昇圧されＶＧＨ以上の電圧となる構成となっている。容量Ｃｂは、その昇圧の為の容量であるが、ＴＦＴＴｒ１でのソース−ゲート間の寄生容量が十分大きい場合は、必ずしも設ける必要は無い。

本発明の実施形態の説明の中で述べたように、出力部６２０を構成するＴＦＴＴｒ１、Ｔｒ２の下部には遮光膜が配置されており、出力部６２０は平面的に制御部６１０と画素マトリクスの間に配置されている。図７は、出力部６２０のレイアウトを示したものであり、図８及び図９は、図７中の線分Ｄ−Ｄ’、Ｅ−Ｅ’の断面を示したものである。

次に図８を用いて出力部６２０の断面構造を説明する。ガラス等の絶縁性で光を透過する材料でできたＴＦＴ基板１０１の上に、遮光膜３２０を成膜、パターニングして形成する。遮光膜３２０には融点の高い、Ｗ、Ｃｒ、Ｔｉ及びこれらを含有する合金を用いることができる。遮光膜３２０の上にｐｏｌｙ−Ｓｉ膜の下地となる層間膜３３０を成膜する。層間膜にはＳｉＯ_２やＳｉＮｘ、それらの積層膜などを用いることができる。層間膜３３０の上には、ｐｏｌｙ−Ｓｉ膜３４０が成膜、形成される。ｐｏｌｙ−Ｓｉ膜は、ａ−Ｓｉ膜を成膜し、その後、エキシマレーザー等によりアニールすることで形成することができる。ｐｏｌｙ−Ｓｉ膜３４０の上にはゲート絶縁膜３５０が成膜される。ゲート絶縁膜にはＳｉＯ_２、ＳｉＮｘ及びそれら積層膜を用いることができる。ゲート絶縁膜３５０の上にはゲート金属を成膜、パターニングしてゲート電極３６０が形成される。ゲート金属には、Ｃｒ、Ａｌ等を用いることができる。ｐｏｌｙ-Ｓｉ膜３４０の形成から、ゲート電極３６０の形成の間に、ＴＦＴのソース、ドレイン領域に不純物を注入する工程や、ソース、ドレイン領域とチャネル形成領域の間にＬＤＤ（Lightly Doped Drain）を形成する為の低濃度不純物注入工程、閾値制御の為のチャネルドーズ等の工程、活性化の為の工程等を行う場合もある。ゲート金属の上には層間膜３７０が成膜される。層間膜３７０にはＳｉＯ_２、ＳｉＮｘ及びそれら積層膜を用いることができる。層間膜３７０の上には配線金属３８０が成膜、パターニングして形成される。配線金属３８０にはＡｌ及びそれを含む合金などを用いることができる。画素マトリクス領域においては、図１２と同じ構造の画素ＴＦＴが形成される。図示していないが、配線金属３８０の上には前述とは異なる層間膜、ＩＴＯ（Indium Tin Oxide）等の透明電極による画素電極などが形成される。配線金属３８０より上部の構造は、液晶のモードにより適宜変えることができる。また、各ＴＦＴでは配線金属３８０は、ＴＦＴのソース、ドレイン領域とコンタクトホールを介して電気的に接続され、配線領域では必要に応じて配線金属３８０とゲート電極３６０もコンタクトホールを介して電気的に接続される。遮光膜３２０の大きさは少なくとも、ＴＦＴのチャネルが形成されるゲート電極３６０とｐｏｌｙ−Ｓｉ膜３４０が平面的に重なる領域及び、ＬＤＤ構造を有する場合はＬＤＤ領域とも平面的に重ねる必要があり、さらにＴＦＴに斜めから照射される光に対応する為に、少なくともｐｏｌｙ−Ｓｉ膜と同程度以上の大きさにするのが望ましい。制御部６１０を構成するＴＦＴでは、ＴＦＴの下部に遮光膜３２０を必ずしも設ける必要が無い。つまり、図８において遮光膜３２０を削除した構造を用いることができる。

出力部６２０を構成する２つのＴＦＴの下部に設けられた遮光膜３２０は、ゲートドライバのブロック毎に出力端子と同電位となる電圧を供給する。しかし、より誤動作を抑制するには、ＴＦＴＴｒ１（ブートストラップ法によりゲート電圧が昇圧または降圧されるＴＦＴ）の下部の遮光膜３２０には出力端子と同電位となる電圧を供給し、ＴＦＴＴｒ２（ブートストラップ法によりゲート電圧が昇圧または降圧されるＴＦＴとは異なるＴＦＴ）の下部の遮光膜３２０には電源ＶＧＬ（ソース電極）と同電位となる電圧を供給するのが望ましい。上記のように遮光膜３２０に電位を供給するための構造を、図９を用いて説明する。図９は、図７の線分Ｅ−Ｅ’で示した部分の断面図であり、ＴＦＴＴｒ１の遮光膜３２０と出力端子を形成する配線金属３８０との電気的接続を示している。ＴＦＴＴｒ１のＴＦＴ下部から延伸した遮光膜３２０と出力端子を形成する配線金属３８０が平面的に重なる領域に、下地となる層間膜３３０、ゲート絶縁膜３５０、層間膜３７０を貫通したコンタクトホール３２５が形成され、このコンタクトホール３２５を介して遮光膜３２０と配線金属３８０が電気的に接続されている。ＴＦＴＴｒ２では同様にコンタクトホールを介して、ＴＦＴＴｒ２から延伸した遮光膜３２０が、電源ＶＧＬと同電位となる配線金属３８０と電気的に接続されている。

尚、画素マトリクス２００においては、画素ＴＦＴ３００の下部に設けられた遮光膜３２０は、何れの配線とも電気的に接続していないフローティング構造であってもよく、ゲート線と同電位となるように電気的に接続してもよい。しかし画素数の多い液晶表示装置の場合は、ゲート線の寄生容量を小さくするために、画素ＴＦＴ３００の下部に設けられた遮光膜３２０はフローティングとなる方が良い。

上記説明した構造における液晶表示装置のＴＦＴ基板１０１に配置される遮光膜３２０のパターンを模式的に示したものを図１０に示す。遮光膜３２０は、画素マトリクス２００において、個々の画素ＴＦＴ３００の配置位置に対して孤立パターンが配置され、ゲートドライバ６００を構成する出力部６２０の領域においても、それを構成するＴＦＴの配置位置に対応して孤立パターンとして配置される。しかし、制御部６１０の領域では、必ずしも遮光膜３２０を配置する必要が無いため、ここで示した例では遮光膜３２０は配置されていない。尚、図示していないが、画素マトリクス２００と出力部６２０の間に、ＴＦＴによる保護素子を配置する場合は、そのＴＦＴの位置に対応して遮光膜３２０を配置した方が良い。さらに、画素マトリクス２００周辺で、データ線にＴＦＴによる保護素子を配置する場合も、そのＴＦＴの位置に対応して遮光膜３２０を配置した方が良い。保護素子以外にも、検査回路等ＴＦＴを用いたその他の回路を、開口部１０７を通して光が照射される位置に配置する場合も、遮光膜３２０を配置した方が良い。

次にタイミングチャートを用いて、ゲートドライバの動作について説明する。図１１は、図６で示した本発明の液晶表示装置に適用可能なゲートドライバの１ブロック分の動作を示したタイミングチャートである。このブロックは縦列に接続された複数のブロックのｎ番目のブロックとしているので、図６中でＩＮと記載された入力信号は、ｎ−１番目のブロックの出力信号となる。期間Ｔ１〜Ｔ４は各々、液晶表示装置に１行分の映像信号を書き込む１水平期間を示している。ここで言う１行分とは、図３において任意の１本のゲート線に接続された画素行のことである。また、クロックＣＬＫ１及びＣＬＫ２のハイレベルは電源ＶＧＨと同じ電位であり、ローレベルは電源ＶＧＬと同じ電位であるとする。

期間Ｔ１では、入力信号ＩＮがローレベルであることから、ＴＦＴＴｒ１のゲート電極に接続されたノードＣ１の電位は、ローレベルである。また、ＴＦＴＴｒ２のゲート電極に接続されたノードＣ２の電位はハイレベルを保持している。期間Ｔ２では、入力信号がハイレベルとなる期間があり、ＣＬＫ１もハイレベルとなる期間がある為、ＴＦＴＴｒ３が導通状態となり、ノードＣ１の電位がＶ１まで上昇する。ここでＶ１の電位はＶＧＨからＴＦＴＴｒ３の閾値電圧だけ小さい値である。ノードＣ１がハイレベル、ノードＣ２がハイレベルであることから、ＴＦＴＴｒ１、Ｔｒ２共に導通状態であるが、ＣＬＫ２がローレベルであることから、出力ＯＵＴｎはローレベルである。Ｔ２の期間で、ＣＬＫ１がハイレベルの期間では、ノードＣ１にゲート電極が接続されたＴＦＴＴｒ５も導通状態となるが、ＣＬＫ１がハイレベルの間は、ノードＣ２はハイレベルのままである。しかし、ＣＬＫ１がローレベルに変化するとＴＦＴＴｒ４は非導通状態となり、ＴＦＴＴｒ５が導通状態のままであることから、ノードＣ２の電位はＣＬＫ１の電位と共にローレベルへ変化する。これに伴い、ＴＦＴＴｒ２も導通状態から非導通状態へと変わる。しかし、ＣＬＫ２がローレベルなので、ＴＦＴＴｒ１を通して、出力ＯＵＴｎはローレベルを維持する。期間Ｔ３ではＣＬＫ１がローレベルであるためＴＦＴＴｒ４が非導通状態であり、ＴＦＴＴｒ５が導通状態でもＣＬＫ１がローレベルであるからノードＣ２はローレベルを維持し、ＴＦＴＴｒ２は非導通状態のままである。また、クロックＣＬＫ１がローレベルであることからＴＦＴＴｒ３が非導通状態であり、ノードＣ１はフローティング状態となる。ＣＬＫ２がハイレベルに変化するに従い、ＴＦＴＴｒ１のゲート−ソース間の寄生容量および容量Ｃｂによる容量結合で、出力ＯＵＴｎの電位上昇とともにノードＣ１の電位はＶ２まで上昇する。Ｖ２の電位はＶ１の電位にクロックＣＬＫ２の電圧振幅であるＶＧＨ−ＶＧＬを加算した値となり、ＴＦＴＴｒ１の閾値電圧とＶＧＨを足した値よりも高くすることができる。従って、出力ＯＵＴｎの電位Ｖ４は最終的にＶＧＨの電位まで上昇する。その後クロックＣＬＫ１がローレベルへ変化すると、出力ＯＵＴｎの電位もローレベルへ変化し、前述の容量結合によりノードＣ１の電位も下がっていく。ただし、ノードＣ１の電位はＴＦＴＴｒ１を非導通状態とするまでは下がらないため、出力ＯＵＴｎはＣＬＫ１のローレベル電位であるＶＧＬの電位まで到達する。期間Ｔ４では、クロックＣＬＫ１がハイレベルとなり、ＴＦＴＴｒ３、Ｔｒ４が導通状態となり、ノードＣ１の電位が入力ＩＮの電位であるＶＧＬの電位になり、ノードＣ２の電位がＴＦＴＴｒ４によりハイレベルに充電される。この時のノードＣ２の電位Ｖ３は、ＶＧＨの電位からＴＦＴＴｒ４の閾値電圧分だけ小さい値となり、ＴＦＴＴｒ２が導通状態となる。結果として、出力ＯＵＴｎはＶＧＬの電位を維持する。

このような動作が複数の縦列に接続されたブロック内で順次行われることにより、ゲートドライバはクロックに同期したパルスを順次出力していくという動作を行えるのである。

以上説明したように、実施例で示した本発明の液晶表示装置では、極めて強い光が照射されても画質劣化を生じさせない液晶表示装置を小さい寸法の液晶パネルを用いて実現することが可能となる。

さらに実施形態で示した液晶表示装置よりも、さらにゲートドライバ回路の誤動作の発生を防ぐことが可能となる。

実施例で示した本発明の液晶表示装置が、実施形態と同様の効果を有する理由は、実施形態のなかで示した理由と同じである。実施形態で示した液晶表示装置よりも、さらにゲートドライバ回路の誤動作を防ぐことができる理由について、以下に説明する。

単一の導電型のＴＦＴだけでゲートドライバ回路を構成した場合、ゲートドライバの出力部６２０がハイレベルを出力する際に、そのレベルが十分高くならず、次の段へ出力を転送できないという誤動作が生じることがある。この誤動作はＴＦＴＴｒ１が導通状態となる際に、何らかの理由でＴＦＴＴｒ２も導通状態となることで生じる。実施形態で示した液晶表示装置では、ＴＦＴＴｒ１とＴｒ２の下部に配置する遮光膜に出力端子と同じ電位を供給していた。つまり、このブロックがハイレベルを出力する際、遮光膜の電位もハイレベルになる。ｎ型のＴＦＴのバックチャネル側に配置された導体の電位が高くなると、閾値電圧は低くなる方向に変化する。ここで、製造上のばらつきにより、ＴＦＴＴｒ２の閾値電圧が小さかった場合、遮光膜電位の影響により、ゲート電圧がローレベルであっても、ソース−ドレイン間に電流が流れてしまうことがある。すると、出力の電位はＶＧＨとＶＧＬの電位の間で分圧され、ＶＧＨよりも小さくなる。このようにＴＦＴＴｒ２の閾値電圧が小さいブロックが複数連続した場合、ブロック間で出力が転送される度にその電圧が徐々に減少し、最終的には転送できなくなる。

実施例で示した本発明の液晶表示装置では、出力部を構成するＴＦＴＴｒ１とＴｒ２の下部に配置する遮光膜にそれぞれ異なる電位を供給している。ドレイン端子がクロックに接続されたＴＦＴＴｒ１の下部に配置された遮光膜には、出力部の出力端子と同じ電位を供給し、ソース端子が電源ＶＧＬに接続されたＴＦＴＴｒ２の下部に配置された遮光膜には、電源ＶＧＬの電位が供給されている。従って、出力端子の電圧がハイレベルに変化しても、ＴＦＴＴｒ１の閾値電圧だけが小さくなる方向に変化するだけであるので、出力端子の電位が低下することがない。よって、誤動作のモードの１つが発生しなくなり、より誤動作が生じにくくなるのである。

これまでに示した例では、画素ＴＦＴおよびゲートドライバをｎ型のＴＦＴのみで構成する例を示したが、ｐ型のＴＦＴのみで構成してもよい。ｐ型のＴＦＴで構成した場合、ゲートドライバの出力部を構成するＴＦＴでドレイン端子にクロックが接続されたＴＦＴの下部に配置された遮光膜には、出力部の出力端子の電位を供給し、ソース端子に電源ＶＧＨが接続されたＴＦＴの下部に配置された遮光膜には、電源ＶＧＨの電位を供給すればよい。制御部を構成するＴＦＴの接続関係は、電源ＶＧＨとＶＧＬの関係が逆になるように構成し、制御クロックとしては、ハイレベルとローレベルの関係が逆になるようにすればよい。

さらに、ｎ型、ｐ型何れのＴＦＴで構成した場合においても、制御部の回路構成は図４、図６に示した構成以外のものを用いることも可能である。例えば、ゲートドライバの走査方向が切り替えられる機能を追加した構成や、３相以上のクロックで制御される構成でも良い。また、出力部においても、ソース端子が電源に接続されたＴＦＴが２つ以上ある構成でも良い。その場合は、ソース端子が電源に接続された全てのＴＦＴにおいて、その下部に配置された遮光膜に電源電位を供給し、ドレイン端子がクロックに接続されたＴＦＴの下部に配置された遮光膜には出力端子の電圧を供給する。

すなわち、本発明のポイントは、出力部が、少なくともドレイン端子にクロックが接続され、ゲート端子の電位がブートストラップ効果により電源電圧範囲よりも昇圧または降圧されるＴＦＴと、ソース端子が電源に接続されたＴＦＴとで、各々の下部に配置される遮光膜の電位を変えることであり、特にブートストラップ効果でゲート端子の電位が昇圧または降圧されるＴＦＴの下部の遮光膜には、出力端子の電位を供給することである。さらに、出力部を構成するＴＦＴの下部にのみ遮光膜を配置し、制御部を構成するＴＦＴの下部には遮光膜を設ける必要が無いように、パッケージ部材で覆う位置を設定することである。

なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨を逸脱しない限りにおいて、液晶表示装置の構成は適宜変更可能である。

本発明の液晶表示装置は、液晶プロジェクタ、ヘッドアップディスプレイ等の、液晶表示装置に極めて強い光を照射する表示装置に適用することができる。

１００液晶パネル
１０１ＴＦＴ基板
１０２ＣＦ基板
１０３液晶
１０４シール材
１０５周辺回路
１０６パッケージ部材
１０７開口部
１０８フレキシブル基板
２００画素マトリクス
３００画素ＴＦＴ
３２０遮光膜
３２５コンタクトホール
３３０層間膜
３４０ｐｏｌｙ−Ｓｉ膜
３５０ゲート絶縁膜
３６０ゲート電極
３７０層間膜
３８０配線金属
５００画素容量
６００ゲートドライバ
６１０制御部
６２０出力部
６３０ブロック
８００データドライバ

Claims

絶縁性基板上に、画素マトリクスと前記画素マトリクスを駆動する周辺回路とが一体形成された液晶表示装置であって、
前記画素マトリクスは、少なくとも画素容量と画素ＴＦＴとを含む複数の画素により構成されており、
前記周辺回路は、前記画素ＴＦＴのゲート線を駆動するものであり、
前記周辺回路は、制御部と出力部とで構成されており、
前記出力部は、前記絶縁性基板の法線方向から見て、前記制御部よりも前記画素マトリクスに近い位置に配置されており、
前記画素ＴＦＴ及び前記周辺回路を構成するＴＦＴは、トップゲート構造であり、
前記画素ＴＦＴには、バックチャネル側に遮光金属が配置されており、
前記周辺回路を構成するＴＦＴの内、少なくとも前記出力部を構成するＴＦＴには、バックチャネル側に遮光金属が配置されている、
ことを特徴とする液晶表示装置。
前記制御部を構成するＴＦＴには、バックチャネル側に遮光金属が配置されていないものを含む、
ことを特徴とする請求項１に記載の液晶表示装置。
前記周辺回路は、単一の導電型のＴＦＴで構成されており、
前記出力部は、ブートストラップ法によりゲート電圧が昇圧または降圧されるＴＦＴを含み、
前記ＴＦＴのバックチャネル側に配置される遮光金属は、前記出力部の出力端子と同電位である、
ことを特徴とする請求項１または請求項２に記載の液晶表示装置。
前記周辺回路を構成するＴＦＴであって、前記ブートストラップ法によりゲート電圧が昇圧または降圧されるＴＦＴとは異なるＴＦＴのバックチャネル側に配置される遮光金属は、前記ＴＦＴのソース電極と同電位である、
ことを特徴とする請求項３に記載の液晶表示装置。
前記遮光金属は、前記絶縁性基板の法線方向から見て、前記ＴＦＴを構成する半導体層を覆うように形成されている、
ことを特徴とする請求項１乃至４の何れか一に記載の液晶表示装置。
前記液晶表示装置は、光を透過しない材料で形成されたパッケージ部材で覆われており、
前記パッケージ部材は、開口部を有しており、
前記開口部の端面は、前記絶縁性基板の法線方向から見て、前記出力部と重なる、
ことを特徴とする請求項１乃至５の何れか一に記載の液晶表示装置。
前記開口部の端面は、前記絶縁性基板の法線方向から見て、前記制御部の前記画素マトリクス側の端部と前記画素マトリクスの前記周辺回路側の端部との中央近傍に位置する、
ことを特徴とする請求項６に記載の液晶表示装置。