JP2006098457A - 液晶装置、及び電子機器 - Google Patents

Abstract

【課題】 入力信号のタイミング制御が可能な制御回路を額縁領域に備えた液晶装置を提供する。
【解決手段】 本発明の液晶装置１００は、半導体膜を含む回路層１１５をガラス基板１０Ａ上に形成してなる素子基板１０を具備し、前記回路層１１５に、画素スイッチング素子を含む表示領域１１と、該表示領域１１に対して電気的に接続された複数の外部接続端子を含む外部接続領域２１０とが区画形成されており、前記外部接続領域２１０に、一の前記外部接続端子を介した信号入力を受けて、他の一以上の前記外部接続端子を介した信号入力のスイッチング動作を行う信号遅延回路が設けられている。
【選択図】 図１

Description

本発明は、液晶装置及び電子機器に関するものである。

電子機器の表示手段やプロジェクタの光変調手段として用いられる液晶装置は、マトリクス状に配列形成された画素を有する液晶パネルに、前記画素を駆動するための走査線駆動回路及びデータ線駆動回路を備えている。前記両駆動回路は、画素形成領域で互いに交差する向きに延在する走査線及びデータ線を介してそれぞれ前記画素に接続されており、上位のＬＣＤ（液晶ディスプレイ）コントローラから入力されるタイミング信号に基づき協働して液晶パネルを表示駆動する。

上記構成を具備した液晶表示装置では、その起動に際して、外部電源から供給される制御電圧をＬＣＤコントローラ、走査線駆動回路、及びデータ線駆動回路にそれぞれ入力して起動シーケンスを行うようになっているが、電源投入直後は各回路が不安定な状態であるため、誤動作や破損を防止できるよう回路の安定化時間等を考慮して各回路への制御電圧投入タイミングや各種制御信号の供給タイミングが規定されている。例えば特許文献１に記載の液晶表示装置では、その制御回路及び駆動回路に、電源投入から所定の制御信号が入力されるまでの期間に液晶パネルを非表示状態に保持する機能が備えられている。
特開平７−３３３５７７号公報

ところで、近年では、画素スイッチング素子として、低温ポリシリコンの半導体層を備えたＴＦＴ（薄膜トランジスタ）を用いた液晶表示装置が開発されており、アモルファスシリコンの半導体層に比べ大幅に大きな電荷移動度を得られることから、従来外部回路として実装されていた制御回路の機能をも、上記低温ポリシリコンの半導体層を利用して液晶パネル上に実装することが検討されている。このような制御回路を実装した液晶表示装置では、内蔵回路での制御処理を増やして外部回路を簡素化することがコストダウンを図る上で有利であり、例えば特許文献１に記載のようなタイミング制御機能を実装することも考えられる。しかしながら、上記特許文献１にて開示されている構成のように数十ｍｓに及ぶシーケンスの遅延が可能な回路は、液晶パネルの額縁領域に形成する回路としては規模が大きく、作製が困難である。

本発明は、上記従来技術の問題点に鑑み成されたものであって、入力信号のタイミング制御が可能な制御回路を額縁領域に備えた液晶装置を提供することを目的としている。

本発明は、上記課題を解決するために、半導体膜を含む回路層を絶縁基板上に形成してなる素子基板を具備し、前記回路層に、画素スイッチング素子を含む表示領域と、該表示領域に対して電気的に接続された複数の外部接続端子を含む外部接続領域とが区画形成されており、前記外部接続領域に、一の前記外部接続端子を介した信号入力を受けて他の一以上の前記外部接続端子を介した信号入力のスイッチング動作を行う信号遅延回路が設けられており、前記信号遅延回路が、前記半導体層と同層に形成された半導体膜を有する薄膜トランジスタとキャパシタとを含むことを特徴とする液晶装置を提供する。
本発明者は、上記の如く、入力信号のタイミング制御が可能な信号遅延回路を、画素スイッチング素子の半導体層と同層に形成された半導体膜を用いてなる薄膜トランジスタ及びキャパシタによって形成し、外部接続領域（すなわち額縁領域）に設けた構成を採用することで、入力信号のタイミング制御が可能な制御回路を備えた液晶装置を実現した。この構成によれば、信号遅延回路を外部接続領域に形成することで前記キャパシタの平面積を確保し、もって信号遅延回路の遅延時間を確保することができる。また、画素スイッチング素子を構成する半導体層と同層に設けられた半導体膜を用いているので、画素スイッチング素子の形成工程で同時に形成可能であり、製造工程上の不都合を生じることが内という利点がある。さらに、このようにして信号遅延回路をパネルに実装することで、外部回路の簡素化を実現でき、液晶装置の低コスト化を図れる。

本発明の液晶装置では、前記信号遅延回路が、前記外部接続端子を介した信号入力を受けて制御信号を出力する制御回路部を具備しており、前記信号遅延回路と接続された外部接続端子以外の外部接続端子に、前記制御信号の入力を受けて、自身と接続された前記外部接続端子の信号入力のスイッチング動作を行うスイッチング回路部が設けられていることが好ましい。
この構成によれば、信号遅延回路に設けられた前記制御回路部により制御信号を出力することで、他の外部接続端子に接続されたスイッチング回路部をスイッチング動作させ、信号入力のタイミング制御を行うことができる。

本発明の液晶装置では、複数の前記制御回路部と、該制御回路部のそれぞれに対応する複数の前記スイッチング回路部とを備えていることが好ましい。
この構成によれば、制御回路部と接続された外部接続端子への信号入力によって、スイッチング回路部と接続された複数の外部接続端子の信号入力の制御を行うことができる。

本発明の液晶装置では、前記複数の外部接続端子に、外部電源と接続された複数の電源入力端子が含まれており、前記複数の電源入力端子のうち、一の前記電源入力端子が前記制御回路部と接続され、他の前記電源入力端子が前記スイッチング回路と接続されている構成とすることができる。
この構成によれば、複数の電源入力を信号遅延回路によってタイミング制御しつつ順次パネル内に入力できるようになるので、一斉に電源が投入されることによる外部電源での電圧降下や突入電流の発生を防止することができ、回路の破損や寿命の短縮を防止することができる。

本発明の液晶装置では、前記複数の外部接続端子に外部電源と接続された電源入力端子が含まれており、前記電源入力端子が前記制御回路部と接続され、他の一以上の前記外部接続端子が前記スイッチング回路部と接続されている構成とすることができる。
すなわち、一の外部接続端子を介した電源入力の後に、他の外部接続端子を介した信号入力が行われる構成とすることもできる。この場合、電源入力の前にパネル内に不定の信号が入力されるのを防止することができるので、駆動回路や表示領域を構成する画素スイッチング素子、液晶の保護にも有効である。

本発明の液晶装置では、前記制御回路部と接続された前記外部接続端子が、当該液晶装置の表示モード切替信号の入力端子であってもよい。
この構成によれば、液晶装置の表示モード変更というＬＣＤコントローラに実装されていた機能を素子基板に実装することができ、外部回路の簡素化による低コスト化を図ることができる。

前記表示モード切替信号の入力と連動して、前記スイッチング回路部と接続された外部接続端子を介したブランク信号の供給／停止動作が可能である構成とすることもできる。
この構成によれば、表示モード変更信号の入力によって実質的に表示を停止することができ、いわゆるスタンバイモードに移行することができるようになる。

また、前記動作モード切替信号の入力に連動して、前記表示領域に入力するタイミング信号のクロックを変更可能に構成することもできる。例えば、動作モード切替信号が入力された際に、通常のタイミング信号よりも低周波数の信号を供給する構成とすれば、画面の書換周期を長くすることができ、液晶パネルの消費電力を低減することができる。

本発明の液晶装置では、前記制御回路部が、薄膜トランジスタとキャパシタとを備えており、前記薄膜トランジスタのゲート及びドレインが、前記外部接続端子に導電接続される一方、ソースが前記キャパシタと前記スイッチング回路部に接続されている構成とすることが好ましい。
この構成によれば、前記キャパシタのチャージ時間に応じてソースからの出力を遅延させることが可能な信号遅延回路を容易に構成することができる。

また本発明の液晶装置では、前記薄膜トランジスタと前記キャパシタとを備えた制御回路部が複数設けられ、前記制御信号の出力タイミングが、前記キャパシタの容量に応じて異ならされていることが好ましい。
この構成によれば、複数のスイッチング回路部に対して所定の遅延間隔で制御信号を出力可能な信号遅延回路を具備した液晶装置とすることができる。

本発明の液晶装置では、前記キャパシタが、前記外部接続端子のパッドと平面的に重なって配置されていることが好ましい。本発明の液晶装置では、前記複数のキャパシタが、前記外部接続端子のパッドと平面的に重なる位置に、平面的に配列されている構成とすることもできる。
この構成によれば、外部接続端子のパッドの平面積を有効に活用してキャパシタを形成でき、信号遅延回路により可能な遅延時間の幅を広げることができる。

本発明の液晶装置では、前記薄膜トランジスタと前記キャパシタとの間に保護回路が設けられていることが好ましい。この構成によれば、外部接続端子のパッドを介して入力されるサージ電圧から前記薄膜トランジスタやキャパシタを有効に保護することができる。

本発明の液晶装置では、前記スイッチング回路部が、薄膜トランジスタを備えており、前記薄膜トランジスタのゲートが、前記制御信号を入力可能に前記制御回路部と接続されていることが好ましい。すなわち、スイッチング回路部を制御信号によって開閉自在の薄膜トランジスタによって構成することができる。

本発明の液晶装置では、前記スイッチング回路部が、並列接続された複数の前記薄膜トランジスタを備え、該複数の薄膜トランジスタが、前記外部実装端子のパッドの長手方向に沿って配列されていることが好ましい。このような構成とすることで、外部接続端子から入力される信号の電流値を大きく確保することができる。

本発明の液晶装置では、前記半導体膜が、高温ポリシリコン膜又は低温ポリシリコン膜であることが好ましい。

本発明の液晶装置では、前記キャパシタを構成する少なくとも一方の電極が、前記回路層に形成された半導体膜からなる構成とすることもできる。この構成によれば、キャパシタの一方の電極と、制御回路部を構成する半導体膜とを一体に形成することができ、両者が電気的に接続された構成を容易に得ることができる。

本発明の液晶装置では、前記保護回路が、前記回路層に形成された半導体膜からなる抵抗素子を含む構成とすることができる。この構成によれば、保護回路を構成する抵抗素子を容易に形成することができ、製造工数の増加を伴うことなく保護回路を実装することが可能である。

本発明の電子機器は、先に記載の本発明の液晶装置を備えたことを特徴とする。この構成によれば、入力信号のタイミング制御が可能な遅延回路をパネルに実装した液晶装置を表示部に備えたことで、機器の小型化、薄型化に有利であって、また安価に提供可能な電子機器を実現できる。

以下、本発明の実施の形態を図面を参照しつつ詳細に説明するが、以下に説明する実施の形態は、本発明の技術範囲を何ら限定するものではない。

＜全体構成＞
図１（ａ）は、本実施形態に係る液晶装置１００の平面構成図であり、図１（ｂ）は、（ａ）図のＡ−Ａ’線に沿う断面構成図である。
液晶装置１００は、液晶を挟持して対向配置された素子基板１０と対向基板２０とを、平面視矩形状のシール材５２を介して貼り合わせてなる液晶パネル１１０を主体として構成されている。液晶パネル１１０のシール材５２に囲まれる領域には、図示略の画素が平面視マトリクス状に配列形成された表示領域１１が形成されており、シール材５２の外側の素子基板１０上には、パッド２１１が配列されてなる外部接続領域２１０が設けられている。そして、配列されたパッド２１１…を介して、外部回路との接続部を成すフレキシブル基板２２０が液晶パネル１１０に接続されている。より詳細には、図１（ｂ）に示すように、素子基板１０はガラス基板（絶縁基板）１０Ａ上に回路層１１５を形成してなる構成を備えており、パッド２１１は、対向基板２０より張り出した素子基板１０の回路層１１５上に形成され、フレキシブル基板２２０に接続されている。

図２は、本実施形態に係る液晶装置１００の電気的構成を示す図である。
液晶装置１００は、液晶パネル１１０、データ線駆動回路２０１、走査線駆動回路２０２、ＬＣＤコントローラ２０３、電源回路２０４を含んで構成されている。
液晶パネル１１０には、図示Ｙ方向に複数配列形成されてＸ方向に延びるｎ本（１本のみ図示）の走査線Ｇ１〜Ｇｎと、Ｘ方向に複数配列形成されてＹ方向に延びるｍ本（１本のみ図示）のデータ線Ｓ１〜Ｓｍとが設けられている。また図示のように、走査線Ｇｎとデータ線Ｓｍとの交差点に対応してＴＦＴ（薄膜トランジスタ）３０が設けられている。

ＴＦＴ３０のゲートは、走査線Ｇｎと電気的に接続されており、ＴＦＴ３０のソースは、データ線Ｓｍと電気的に接続されている。ＴＦＴ３０のドレインは、液晶５０への電圧印加手段である画素電極２４と電気的に接続されている。画素電極２４とそれに対向して設けられた対向電極２８との間に液晶５０が挟持されており、これら電極２４，２８間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８には、電源回路２０４により生成された共通電位Ｖｃｏｍが供給されるようになっている。

ＬＣＤコントローラ２０３は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略記する。）等のホストにより設定された内容に従い、データ線駆動回路２０１、走査線駆動回路２０２及び電源回路２０４を制御する。より具体的には、ＬＣＤコントローラ２０３は、データ線駆動回路２０１及び走査線駆動回路２０２に対して、例えば動作モードの設定、駆動するデータ線又は走査線の指定、或いは内部で生成した垂直同期信号や水平同期信号の供給を行うことができ、電源回路２０４に対しては対向電極電位Ｖｃｏｍの極性反転タイミングの供給を行うことができるようになっている。

電源回路２０４は、液晶材や液晶駆動方法によって、それぞれ耐圧が異なる各種回路に供給する電位を生成する。電源回路２０４は、外部から供給されるシステム電源電位に基づいて、液晶パネル１１０の液晶駆動に必要な電位や、対向電極電位Ｖｃｏｍを生成する。液晶パネル１１０の液晶駆動に必要な電位は、データ線駆動回路２０１、走査線駆動回路２０２及び液晶パネル１１０に供給される。また、対向電極電位Ｖｃｏｍは、液晶パネル１１０のＴＦＴの画素電極に対向して設けられた対向電極に供給される。

データ線駆動回路２０１は、一水平走査単位の階調データ（画像信号）に基づいて、液晶パネル１１０のデータ線Ｓ１〜Ｓｍを駆動する。データ線駆動回路２０１は、１又は複数本単位で各データ線を駆動するか否かを指定するためのレジスタを有しており、このレジスタはＬＣＤコントローラ２０３によって設定可能に構成されている。

より具体的には、データ線駆動回路２０１は、例えばシフトレジスタ、ラインラッチ、ＤＡコンバータ、ライン駆動回路等を含んで構成される。シフトレジスタには、画像信号の階調データＤＡＴＡがシリアルに入力される。具体的には、ＬＣＤコントローラ２０３から供給されるＸＣＬＫに同期してシフトするスタートパルスＸＳＰに基づき一水平走査期間に対応する階調データが取り込まれる。シフトレジスタに取り込まれた階調データは、ＬＣＤコントローラ２０３から入力されるラッチパルスＬＰに基づきラインラッチにラッチされる。ラッチされた階調データに基づきＤＡコンバータにて各電極毎の駆動電圧が生成され、ライン駆動回路を介してデータ線Ｓ１〜Ｓｍに供給される。

走査線駆動回路２０２は、一垂直走査期間内に、水平同期信号に同期して、液晶パネル１１０の走査線Ｇ１〜Ｇｎを順次走査駆動する。走査線駆動回路２０２も、データ線駆動回路２０１と同様、１又は複数本単位で各走査線を駆動するか否かを指定するためのレジスタを有しており、このレジスタもＬＣＤコントローラ２０３により設定することができる。

より具体的には、走査線駆動回路２０２は、例えばシフトレジスタ、レベルシフタ、ライン駆動回路等を含んで構成される。シフトレジスタは、各走査線Ｇ１〜Ｇｎに対応して設けられたフリップフロップを備えており、ＬＣＤコントローラ２０３から入力されるクロック信号ＹＣＬＫに同期したスタートパルスＹＳＰをフリップフロップに保持するとともに、隣接するフリップフロップにシフトする。レベルシフタは、シフトレジスタに保持されたスタートパルスを液晶パネル１１０の液晶材料に応じた電圧にシフトして駆動電圧を生成する。そして、ＬＣＤコントローラ２０３からの制御信号の入力を受けて動作するライン駆動回路により前記駆動電圧が走査線Ｇ１〜Ｇｎに供給される。

上記構成を具備した本実施形態の液晶装置１００では、ＬＣＤコントローラ２０３の制御の下、外部から供給される画像データに基づいて、データ線駆動回路２０１、走査線駆動回路２０２及び電源回路２０４が協調して液晶パネル１１０を表示駆動するようになっている。

なお、図２に示す電気的構成では、液晶パネル１１０、駆動回路２０１，２０２、ＬＣＤコントローラ２０３、及び電源回路２０４の実装形態について省略しているが、本実施形態の液晶装置１００では、液晶パネル１１０にデータ線駆動回路２０１及び走査線駆動回路２０２が実装されており、ＬＣＤコントローラ２０３及び電源回路２０４は液晶パネル１１０の外部に設けられ、フレキシブル基板２２０を介して接続されている。すなわち、図１に示した液晶パネル１１０の外部接続領域２１０に設けられたパッド２１１を介して、電源回路２０４から複数種の電源電圧が入力され、ＬＣＤコントローラ２０３からは、駆動回路２０１，２０２に必要なタイミング信号や階調データ（画像信号）が入力されるようになっている。

＜外部実装端子＞
図３は、図１に示した外部接続領域２１０に設けられた４つの外部接続端子２４０，２５０，２６０，２７０の回路構成図である。図４は、図３に示した外部接続端子の平面構成図である。図５は、図４のＢ−Ｂ’線に沿う断面構成図である。

図３に示す外部接続端子２４０，２５０，２６０，２７０は、それぞれパッド２１１を備えており、このパッド２１１の下層側（ガラス基板１０Ａ側）に、図示したような電気回路を備えている。本実施形態の場合、外部接続端子２４０はＧＮＤ（接地電位）の入力端子であり、外部接続端子２５０（入力１）は、外部接続端子２４０と対を成す電源入力端子である。外部接続端子２６０（入力２），２７０（入力３）は、外部接続端子２５０と異なる電圧範囲を有する電源入力である。

図３に示す回路構成において、制御回路部２５５と制御回路部２５６とを具備した信号遅延回路２５７が設けられている。制御回路部２５５は、キャパシタ２５１と、それに接続された相補型ＴＦＴ（ＣＭＯＳ−ＴＦＴ）２５３とを備えており、制御回路部２５６は、キャパシタ２５２と、それに接続された相補型ＴＦＴ（ＣＭＯＳ−ＴＦＴ）２５４とを備えている。

制御回路部２５５のキャパシタ２５１は、その一方の電極を隣接する外部接続端子２４０のパッド２１１（ＧＮＤ）に接続され、他方の電極をＣＭＯＳ−ＴＦＴ２５３のソースに接続されている。ＣＭＯＳ−ＴＦＴ２５３は、ＰチャネルＴＦＴ２５３ｐとＮチャネルＴＦＴ２５３ｎとを並列に接続したものであり、ＴＦＴ２５３ｐ、２５３ｎのソースと前記キャパシタ２５１とが電気的に接続され、ＴＦＴ２５３ｐ、２５３ｎのゲート及びドレインが、外部接続端子２５０のパッド２１１（入力１）から液晶パネル内部の回路（図示略）に延びる経路中に電気的に接続されている。

制御回路部２５６のキャパシタ２５２は、その一方の電極を外部接続端子２４０のパッド２１１（ＧＮＤ）に接続され、他方の電極をＣＭＯＳ−ＴＦＴ２５４のソースに接続されている。ＣＭＯＳ−ＴＦＴ２５４は、ＰチャネルＴＦＴ２５４ｐとＮチャネルＴＦＴ２５４ｎとを並列に接続したものであり、ＴＦＴ２５４ｐ、２５４ｎのソースと前記キャパシタ２５２とが電気的に接続され、ＴＦＴ２５４ｐ、２５４ｎのゲート及びドレインが、外部接続端子２５０のパッド２１１（入力１）から液晶パネル内部の回路（図示略）に延びる経路中に電気的に接続されている。

次に、外部接続端子２６０には、複数（図示では４個）のＴＦＴ２６１が並列に接続されたスイッチング回路２６７が設けられている。各ＴＦ２６１のソースは、外部接続端子２６０のパッド２１１（入力２）を介した入力に接続されており、ドレインは液晶パネル内部の回路（図示略）に接続されている。ＴＦＴ２６１…のゲートが、前記外部接続端子２５０の制御回路部２５６から延びる配線と電気的に接続されている。係る構成のもと、スイッチング回路２６７は、制御回路部２５６から供給される制御信号によって、（入力２）から供給される電気信号のスイッチングできるようになっている。

外部接続端子２７０は、上記外部接続端子２７０と同様、複数（図示では４個）のＴＦＴ２７１が並列に接続されたスイッチング回路２７７を備えている。各ＴＦ２７１のソースは、外部接続端子２７０のパッド２１１（入力３）を介した入力に接続されており、ドレインは液晶パネル内部の回路（図示略）に接続されている。ＴＦＴ２７１…のゲートが、前記外部接続端子２５０の制御回路部２５５から延びる配線と電気的に接続されている。係る構成のもと、スイッチング回路２７７は、制御回路部２５５から供給される制御信号に基づいて、（入力３）から供給される電気信号のスイッチングできるようになっている。

以上の構成を備えた外部接続端子２４０，２５０，２６０，２７０において、（入力１）から外部接続端子２５０に電気信号が供給されると、上記信号遅延回路２５７は、各制御回路部２５５，２５６のＣＭＯＳ−ＴＦＴ２５３，２５４からそれぞれスイッチング回路２７７，２６７に対して制御信号を出力する。このとき、上記制御信号は、制御回路２５５，２５６に設けられたキャパシタ２５１，２５２の容量に応じたチャージ時間の経過後に出力されるので、キャパシタ２５１，２５２の容量を互いに異ならせておくことで、スイッチング回路２７７，２６７の動作タイミングがずらされ、（入力１）の後に順次（入力２）、（入力３）が液晶パネル内部へ入力されるようになる。

ところで、図２に示したデータ線駆動回路２０１、走査線駆動回路２０２には、液晶パネル１１０の表示駆動に際して種々の電源電圧やパルス状クロック信号が入力される。例えば、データ線駆動回路２０１には、ＸＳＰ（スタートパルス）、ＸＣＬＫ（クロック信号）、ＶＤＤｘ（データ線駆動回路のロジック電圧）、ＤＡＴＡ（階調データ）等の信号が入力され、走査線駆動回路２０２には、ＹＳＰ（スタートパルス）、ＹＣＬＫ（クロック信号）、ＶＨＹ（ゲート電圧のハイレベル）、ＶＭＹ（ゲート電圧の中間レベル（非選択電圧））、ＶＤＤｙ（走査線駆動回路のロジック電圧）、ＶＬＹ（ゲート電圧のローレベル）等の信号が入力される。

上記各信号は、それぞれ異なる電圧を有しており、例えばゲート電圧のハイレベルＶＨＹは９Ｖ〜１５Ｖ程度であるのに対し、中間レベルＶＭＹは６Ｖ〜９Ｖ程度、ローレベルＶＬＹは−１Ｖ〜−７Ｖ程度、ロジック電圧ＶＤＤは３〜５Ｖ程度である。また、スタートパルスＸＳＰ，ＹＳＰは、ローレベルが０Ｖ、ハイレベルがＶＤＤと同等（３〜５Ｖ）のパルス状信号であり、クロック信号ＸＣＬＫ，ＹＣＬＫは、ローレベルが０Ｖ、ハイレベルがＶＤＤのデューティ５０％のパルス状信号である。

本実施形態の液晶装置１００では、液晶パネル１１０にデータ線駆動回路２０１、及び走査線駆動回路２０２が実装され、ＬＣＤコントローラ２０３及び電源回路２０４がフレキシブル基板２２０を介して接続された構成であるから、上記各信号は、図１に示した外部接続領域２１０のパッド２１１を介して液晶パネル１１０に入力される。そして、パッド２１１を具備した各外部接続端子には、上記信号遅延回路２５７、スイッチング回路２６７，２７７が設けられているから、各外部接続端子にてＬＣＤコントローラ２０３、電源回路２０４からの信号入力の伝送制御を行いつつ各駆動回路２０１，２０２への信号入力を行うことができるようになっている。

上記外部接続端子による伝送制御の第１の形態としては、信号遅延回路を具備した外部接続端子２５０（入力１）をゲート電圧のハイレベルＶＨＹの電源入力端子とし、外部接続端子２６０（入力２）をゲート電圧の中間レベルＶＭＹの電源入力端子とし、外部接続端子２７０（入力３）をロジック電圧ＶＤＤの電源入力端子とした構成が採用できる。この場合、ゲート電圧のハイレベルＶＨＹが入力されると、外部接続端子２５０の信号遅延回路２５７から所定のタイミングで制御信号がスイッチング回路２６７，２７７に出力され、数μ秒遅れてゲート電圧の中間レベルＶＭＹがパネル内に入力され、さらに数μ秒遅れてロジック電圧ＶＤＤがパネル内に入力される。このような構成とすることで、電源回路２０４から供給される各電圧が同時に液晶パネル１１０内に入力されることによって生じる電源回路の瞬間的な電圧降下や突入電流を効果的に防止することができ、内部回路を誤動作や損傷から効果的に保護することができる。

また上記伝送制御の第２の形態としては、信号遅延回路を具備した外部接続端子２５０（入力１）をゲート電圧のハイレベルＶＨＹの電源入力端子とし、外部接続端子２６０（入力２）をスタートパルスＹＳＰの信号入力端子とし、外部接続端子２７０（入力３）をクロック信号ＹＣＬＫの信号入力端子とした形態が採用できる。この場合、ゲート電圧のハイレベルＶＨＹが入力されると、外部接続端子２５０の信号遅延回路２５７から所定のタイミングで制御信号がスイッチング回路２６７，２７７に出力され、数μ秒遅れてスタートパルスＹＳＰがパネル内に入力され、さらに数μ秒遅れてクロック信号ＹＣＬＫがパネル内に入力される。このような構成とすることで、電源の供給前にパネル内のトランジスタに不定な電圧が印加されるのを防止することができ、素子の破損や寿命の短縮を防止することができる。

また上記伝送制御の第３の形態としては、信号遅延回路を具備した外部接続端子２５０（入力１）をイネーブル信号（スタンバイ信号）ＥＮの入力端子とし、外部接続端子２６０（入力２）を階調データＤＡＴＡの信号入力端子とし、外部接続端子２７０（入力３）をブランク信号ＢＬＡＮＫ−ＤＡＴＡの信号入力端子とすることができる。ただし、前記ブランク信号ＢＬＡＮＫ−ＤＡＴＡが入力される外部接続端子２７０は、上記第１、第２の形態とは異なり負論理の回路として構成する。

係る構成では、外部接続端子２５０に入力されるイネーブル信号ＥＮがアクティブである場合に、外部端子２６０を介して階調データＤＡＴＡがパネル内に入力され、イネーブル信号ＥＮがアクティブでない場合には、ブランク信号ＢＬＡＮＫ−ＤＡＴＡがパネル内に入力される。このブランク信号ＢＬＡＮＫ−ＤＡＴＡは、白又は黒に対応するブランクの階調データであり、このブランク信号の入力により液晶パネル１１０は全面白表示又は全面黒表示となって実質的に画像表示が停止される。

すなわち、上記第３の形態において、上記イネーブル信号ＥＮは、液晶パネル１１０の表示モードを変更する表示モード切替信号であり、この構成例では、通常の表示駆動状態における階調データＤＡＴＡの入力と、ブランク信号ＢＬＡＮＫ−ＤＡＴＡの入力とを切り替えるものとなっているが、上記外部接続端子２６０（入力２）、２７０（入力３）に対する入力信号の種類を変更することで、種々の表示モード変更に対応可能である。例えば外部接続端子２６０をスタートパルスＹＳＰの入力端子とし、外部接続端子２７０を上記スタートパルスＹＳＰよりも長周期のスタートパルスＹＳＰ２の入力端子としておけば、先のイネーブル信号ＥＮが非アクティブ状態に移行した場合に、液晶パネル１１０に対して長周期のスタートパルスＹＳＰ２が入力されるようにすることができる。これにより、表示の書換周期を長くすることができ、液晶パネル１１０を低消費電力モードに移行させることができる。

このように本実施形態の液晶装置１００は、液晶パネル１１０の外部接続領域２１０に設けた外部接続端子に信号遅延回路等を設けた構成とし、もってパッド２１１を介して入力される電気信号のパネル内への伝送制御を外部接続端子において行うことができるものとなっている。したがって、従来はＬＣＤコントローラ２０３や電源回路２０４に設けられた遅延回路により行っていた信号入力の伝送制御を液晶パネル１１０において行うことができるので、外部回路であるＬＣＤコントローラ２０３や電源回路２０４の大幅な簡素化を達成することができ、製造コストの低減を図ることができる。

なお、上記伝送制御の第１〜第３の形態は、本発明に係る液晶装置１００に備えられた外部接続端子の構成を例示したものであり、本発明の技術範囲を限定するものではない。したがって外部接続端子２５０，２６０，２７０と入力信号との組み合わせは、液晶装置１００の表示方式や駆動回路の実装形態等に応じて適宜変更することが可能である。また、上記実施の形態では、外部接続端子２５０の入力に対して２つの外部接続端子２６０，２７０からの信号入力を遅らせる構成について説明したが、１つ又は３つ以上の外部接続端子からの信号入力を遅らせる構成としてもよいのは勿論である。

＜外部実装端子の具体的構成例＞
以下、図４及び図５を参照して、図３に示した外部接続端子２４０，２５０，２６０，２７０の具体的構成の一例について説明する。図４は、本構成例の平面構成図であり、図５は、図４のＢ−Ｂ’線に沿う断面構成図である。

図４に示すように、外部接続端子２４０，２５０，２６０，２７０は、それぞれパッド２１１と電気的に接続される接続電極２１４〜２１７を有している。外部接続端子２４０を構成する平面視略矩形状の接続電極２１４は、その外部接続端子２５０側の辺端から延出された４つの矩形状の接続部２１４ａ〜２１４ｄを備えている。

外部接続端子２５０は、先の接続電極２１５と、接続電極２５１と平面的に重なる位置に設けられた２つのキャパシタ２５１，２５２と、接続電極２１５の外部接続端子２６０側の辺端に沿う位置に設けられたＣＭＯＳ−ＴＦＴ２５３，２５４とを備えている。先に記載のように、キャパシタ２５１とＣＭＯＳ−ＴＦＴ２５３とが図３に示した制御回路部２５５を構成し、キャパシタ２５２とＣＭＯＳ−ＴＦＴ２５４とが制御回路部２５６を構成しており、これらの制御回路部２５５，２５６が信号遅延回路２５７を構成している。

キャパシタ２５１は、互いにほぼ平面的に重なって設けられた平面視略矩形状の第１電極２５１ｅと第２電極２５１ｓとを備えており、第１電極２５１ｅの図示右側（外部接続端子２４０側）の辺端から延出された接続部２４１ｅ、２４１ｅの先端部に、前記接続電極２１４から延出された接続部２１４ａ、２１４ｂがそれぞれ重なって配され、係る重畳位置にてコンタクトホールを介して互いに電気的に接続されている。また第２電極２５１ｓは、実際には、隣接するＣＭＯＳ−ＴＦＴ２５３の半導体層２５３ｓと一体に形成された半導体膜であり、電気的には、ＣＭＯＳ−ＴＦＴ２５３のソースと接続されている。

ＣＭＯＳ−ＴＦＴ２５３は、平面視略Ｔ形の半導体層２５３ｓと、２つのゲート電極２５３ｇ１、２５３ｇ２と、ソース電極２５３ｅとを備えている。半導体層２５３ｓの分岐部と平面的に重なって平面視矩形状のソース電極２５３ｅが設けられるとともに、半導体層２５３ｓとコンタクトホールを介して電気的に接続されている。半導体層２５３ｓのうち、ソース電極２５３ｅの配設位置から図示上方向に延びる部位に、ＰチャネルＴＦＴ２５３ｐが形成されており、図示下方向に延びる部位にＮチャネルＴＦＴ２５３ｎが形成されている。

ＰチャネルＴＦＴ２５３ｐは、半導体層２５３ｓと一部平面的に重なって配された平面視略Ｌ形のゲート電極２５３ｇ１を有している。半導体層２５３ｓの図示上端部には接続電極２１５から延出された接続部２１５ａが平面的に重なって配されており、この接続部２１５ａの先端部には、前記ゲート電極２５３ｇ１の図示上端部が平面的に重なって配されている。そして、接続部２１５ａに対してゲート電極２５３ｇ１及び半導体層２５３ｓが、それぞれコンタクトホールを介して電気的に接続されている。

ＮチャネルＴＦＴ２５３ｎは、半導体層２５３ｓと一部平面的に重なって配された平面視略Ｌ形のゲート電極２５３ｇ２を有している。半導体層２５３ｓの図示下端部には接続電極２１５から延出された接続部２１５ｂが平面的に重なって配されており、この接続部２１５ｂの先端部には、前記ゲート電極２５３ｇ２の図示下端部が平面的に重なって配されている。そして、接続部２１５ｂに対してゲート電極２５３ｇ２及び半導体層２５３ｓが、それぞれコンタクトホールを介して電気的に接続されている。

キャパシタ２５２は、前記キャパシタ２５１と図示上下方向（接続電極の長手方向）に並んで配置されており、互いにほぼ平面的に重なって設けられた平面視略矩形状の第１電極２５２ｅと第２電極２５２ｓとを備えている。第１電極２５２ｅは、図示右側に延出された接続部２４２ｅ、２４２ｅにおいて、前記接続電極２１４の接続部２１４ｃ、２１４ｄとコンタクトホールを介して電気的に接続されている。第２電極２５２ｓは、ＣＭＯＳ−ＴＦＴ２５４の半導体層２５４ｓと一体に形成された半導体膜である。

ＣＭＯＳ−ＴＦＴ２５４は、先のＣＭＯＳ−ＴＦＴ２５３と概略同様の構成を具備しており、ソース電極２５４ｅを共有するＰチャネルＴＦＴ２５４ｐとＮチャネルＴＦＴ２５４ｎとを備えた相補型のＴＦＴである。そして、ＰチャネルＴＦＴ２５４ｐのゲート電極２５４ｇ１、及びＮチャネルＴＦＴ２５４ｎのゲート電極２５４ｇ２が、接続電極２１５から延出された接続部２１５ｃ、２１５ｄと電気的に接続されている。また接続部２１５ｃ、２１５ｄと半導体層２５４ｓの図示上下の端部とがコンタクトホールを介して電気的に接続されている。

ＣＭＯＳ−ＴＦＴ２５３のソース電極２５３ｅには、コンタクトホールを介して接続配線２７４が電気的に接続されており、接続配線２７４は外部接続端子２６０を図示上側（液晶パネル内部側）で迂回して外部接続端子２７０の接続電極２１７左辺端に回り込み、同辺端に沿って延びている。また、ＣＭＯＳ−ＴＦＴ２５４のソース電極２５４ｅには、コンタクトホールを介して接続配線２６４が電気的に接続されており、接続配線２６４は、接続電極２１６の図示上側から図示左側へ回り込み、接続電極２１６の図示左辺端に沿って延びている。

外部接続端子２６０は、平面視矩形状の接続電極２１６と、その左辺端に沿って並設された複数（図示では７個）のＴＦＴ２６１と、ＴＦＴ２６１…を挟んで接続電極２１６と反対側に配された信号配線２６５とを備えて構成されている。ＴＦＴ２６１は、図３に示したスイッチング回路２６７を構成するものである。各ＴＦＴ２６１は、平面視矩形状の半導体層２６２を備えており、前記ＣＭＯＳ−ＴＦＴ２５４から延びた接続配線２６４が、これらの半導体層２６２に跨って延在し、半導体層２６２と平面的に重なる領域で各ＴＦＴ２６１のゲート電極を構成している。また係るゲート電極を挟んだ接続電極２１６側の半導体層２６２には、ＴＦＴ２６１のソース領域２６２ｓが形成され、反対側（信号配線２６５側）には、ドレイン領域２６２ｄが形成されている。半導体層２６２のソース領域２６２ｓと、接続電極２１６とがコンタクトホールＣを介して電気的に接続され、同ドレイン領域２６２ｄと液晶パネル内部へ延びる信号配線２６５とが、コンタクトホールＣを介して電気的に接続されている。

外部接続端子２７０は、外部接続端子２６０と概略同様の構成を備えており、接続電極２１７の図示左辺端に沿って並設されたＴＦＴ２７１…と、これらのＴＦＴ２７１…を介して接続電極２１７に接続された信号配線２７５とを有している。上記ＴＦＴ２７１は、図３に示したスイッチング回路２７７を構成するものである。図５に示すように、ＴＦＴ２７１のソース領域２７２ｓと接続電極２１７とがコンタクトホールＣを介して電気的に接続されており、ドレイン領域２７２ｄと信号配線２７５とがコンタクトホールＣを介して電気的に接続されている。

次に、図５に示す断面構造をみると、ガラス基板１０Ａ上に回路層１１５が形成されており、係る回路層１１５にＰチャネルＴＦＴ２５３ｐ、キャパシタ２５１等が形成され、回路層１１５の表面にはパッド２１１が形成されている。
ガラス基板１０Ａ上に、酸化シリコン等からなる下地絶縁膜１２を介して、例えばポリシリコンからなる第２電極２５１ｓ及び半導体層２５３ｓが形成されている。これらの第２電極２５１ｓと半導体層２５３ｓとを覆って酸化シリコン等からなるゲート絶縁膜１３が形成されており、ゲート絶縁膜１３上に、半導体層２５３ｓと厚さ方向で対向するゲート電極２５３ｇ１が形成されている。また、ゲート絶縁膜１３上に第２電極２５２ｓと厚さ方向で対向する第１電極２５１ｅが形成され、間に挟持されたゲート絶縁膜１３とともにキャパシタ２５１を構成している。

ゲート電極２５３ｇ１、第１電極２５１ｅを覆って第１層間絶縁膜１４が形成されている。第１層間絶縁膜１４とゲート絶縁膜１３とを貫通して半導体層２５３ｓに達するコンタクトホール１４ａ、１４ｂが形成されており、これらのコンタクトホール１４ａ、１４ｂ内に一部を埋設された接続部２１５ａ、ソース電極２５３ｅ、及び接続電極２１５が第１層間絶縁膜１４上に形成されている。

接続部２１５ａは、コンタクトホール１４ａを介して半導体層２５３ｓのドレイン領域２５３ｂに電気的に接続されており、ソース電極２５３ｅは、コンタクトホール１４ｂを介して半導体層２５３ｓのソース領域２５３ｃに電気的に接続されている。半導体層２５３ｓのうち、ドレイン領域２５３ｂとソース領域２５３ｃに挟まれた領域には、ゲート電極２５３ｇ１と厚さ方向で対向するチャネル領域２５３ａが形成されている。

接続部２１５ａ、ソース電極２５３ｅ、及び接続電極２１５を覆う第１層間絶縁膜１４上には第２層間絶縁膜１５が形成されており、この第１層間絶縁膜１５を貫通して接続電極２１５に達するコンタクトホール１５ａが設けられ、係るコンタクトホール１５ａ内にＩＴＯ（インジウム錫酸化物）等の透光性導電材料からなるパッド２１１が形成され、接続電極２１５と電気的に接続されている。

上記構成を具備した外部接続端子２４０，２５０，２６０，２７０によれば、図３に示した回路構成をパッド２１１の下層側の回路層１１５に形成することができ、液晶パネル１１０に高密度に機能素子を実装した液晶装置を得ることができる。
また、図５に示したように、信号遅延回路２５７やスイッチング回路２６７，２７７を構成するＴＦＴ２５３，２６１，２７１等は、ポリシリコンからなる半導体膜を主体としてなる半導体素子であり、液晶パネル１１０の表示領域１１に設けられるＴＦＴ３０とともに素子基板１０に形成可能なものである。したがって、従来の液晶パネル１１０の製造工程を大きく変更することなく形成が可能であり、製造上の不都合を生じないという利点を得ることができる。
なお、図４及び図５を参照して外部接続端子２４０，２５０，２６０，２７０の詳細構成について説明したが、図示した構成は一例であり、係る構成例は本発明の技術範囲を限定するものではない。

（他の形態）
図６は、図３に示した外部接続端子２４０，２５０，２６０，２７０の他の構成を示す回路構成図であり、同図に示す外部接続端子２４０，２５０，２６０，２７０は、抵抗素子２９１，２９２を備えている点で先の実施形態とは異なっている。この構成によれば、外部接続端子のパッド２１１を介して外部より入力されるサージ電圧からＣＭＯＳ−ＴＦＴ２５３，２５４や、ＴＦＴ２６１，２７１を保護することができる。また、このような抵抗素子２９１，２９２は、図４に示した接続配線２６４，２７４と、接続電極２１４（ＧＮＤ）との間に、例えばドレイン領域２５３ｂ若しくはソース領域２５３ｃと同等の低抵抗の半導体膜、又は真性若しくは低濃度の不純物を含む高抵抗の半導体膜を蛇行パターンにて形成して介挿することで実装することができ、工数の増加を伴うことなく設けることができる。

（電子機器）
図７は、本発明に係る電子機器の一例を示す斜視図である。この図に示す携帯電話１３００は、本発明の液晶装置を小サイズの表示部１３０１として備え、複数の操作ボタン１３０２、受話口１３０３、及び送話口１３０４を備えて構成されている。この電子機器は、外部接続領域に機能素子が実装された本発明の液晶装置により、小型化、薄型化等の実現が容易なものとなっており、また安価に提供可能なものとなっている。

上記各実施の形態の液晶装置は、上記携帯電話に限らず、プロジェクタ、電子ブック、パーソナルコンピュータ、ディジタルスチルカメラ、液晶テレビ、ビューファインダ型あるいはモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等々の画像表示手段として好適に用いることができる。

実施形態に係る液晶装置の平面構成図（ａ）、断面構成図（ｂ） 同、電気的構成を示す図。 同、外部実装端子の回路構成図。 同、外部実装端子の構成例における平面構成図。 図４のＢ−Ｂ’線に沿う断面構成図。 外部実装端子の他の形態における回路構成図。 電子機器の一例を示す斜視構成図。

符号の説明

１００ 液晶装置、１１０ 液晶パネル、１１５ 回路層、２１０ 外部接続領域、２１１ パッド、２４０，２５０，２６０，２７０ 外部接続端子、２０１ データ線駆動回路、２０２ 走査線駆動回路、２０３ ＬＣＤコントローラ、２０４ 電源回路、２１４〜２１７ 接続電極、２５１，２５２ キャパシタ、２５３，２５４ ＣＭＯＳ−ＴＦＴ、２５５，２５６ 制御回路部、２５７ 信号遅延回路、２６１，２７１ ＴＦＴ、２６７，２７７ スイッチング回路、２９１，２９２ 抵抗素子（保護回路）

Claims (18)

1. 半導体膜を含む回路層を絶縁基板上に形成してなる素子基板を具備し、
   前記回路層に、画素スイッチング素子を含む表示領域と、該表示領域に対して電気的に接続された複数の外部接続端子を含む外部接続領域とが区画形成されており、
   前記外部接続領域に、一の前記外部接続端子を介した信号入力を受けて他の一以上の前記外部接続端子を介した信号入力のスイッチング動作を行う信号遅延回路が設けられており、
   前記信号遅延回路が、前記半導体層と同層に設けられた半導体膜を有する薄膜トランジスタとキャパシタとを含むことを特徴とする液晶装置。
2. 前記信号遅延回路が、前記外部接続端子を介した信号入力を受けて制御信号を出力する制御回路部を具備しており、
   前記信号遅延回路と接続された外部接続端子以外の外部接続端子に、前記制御信号の入力を受けて自身と接続された前記外部接続端子の信号入力のスイッチング動作を行うスイッチング回路部が設けられていることを特徴とする請求項１に記載の液晶装置。
3. 複数の前記制御回路部と、該制御回路部のそれぞれに対応する複数の前記スイッチング回路部とを備えていることを特徴とする請求項２に記載の液晶装置。
4. 前記複数の外部接続端子に、外部電源と接続された複数の電源入力端子が含まれており、
   前記複数の電源入力端子のうち、一の前記電源入力端子が前記制御回路部と接続され、他の前記電源入力端子が前記スイッチング回路部と接続されていることを特徴とする請求項２又は３に記載の液晶装置。
5. 前記複数の外部接続端子に外部電源と接続された電源入力端子が含まれており、
   前記電源入力端子が前記制御回路部と接続され、他の一以上の前記外部接続端子が前記スイッチング回路部と接続されていることを特徴とする請求項２又は３に記載の液晶装置。
6. 前記制御回路部と接続された前記外部接続端子が、当該液晶装置の表示モード切替信号の入力端子であることを特徴とする請求項２又は３に記載の液晶装置。
7. 前記表示モード切替信号の入力と連動して、前記スイッチング回路部と接続された外部接続端子を介したブランク信号の供給／停止動作が可能であることを特徴とする請求項６に記載の液晶装置。
8. 前記制御回路部が、前記薄膜トランジスタとキャパシタとを備えており、
   前記薄膜トランジスタのゲート及びドレインが、前記外部接続端子に導電接続される一方、ソースが前記キャパシタと前記スイッチング回路部に接続されていることを特徴とする請求項２から７のいずれか１項に記載の液晶装置。
9. 前記制御回路部が、前記薄膜トランジスタと前記キャパシタとを備えた制御回路部が複数設けられ、前記制御信号の出力タイミングが、前記キャパシタの容量に応じて異ならされていることを特徴とする請求項８に記載の液晶装置。
10. 前記キャパシタが、前記外部接続端子のパッドと平面的に重なって配置されていることを特徴とする請求項８又は９に記載の液晶装置。
11. 前記複数のキャパシタが、前記外部接続端子のパッドと平面的に重なる位置に、平面的に配列されていることを特徴とする請求項９に記載の液晶装置。
12. 前記薄膜トランジスタと前記キャパシタとの間に保護回路が設けられていることを特徴とする請求項９から１１のいずれか１項に記載の液晶装置。
13. 前記スイッチング回路部が、薄膜トランジスタを備えており、
    前記薄膜トランジスタのゲートが、前記制御信号を入力可能に前記制御回路部と接続されていることを特徴とする請求項２から１２のいずれか１項に記載の液晶装置。
14. 前記スイッチング回路部が、並列接続された複数の前記薄膜トランジスタを備え、該複数の薄膜トランジスタが、前記外部実装端子のパッドの長手方向に沿って配列されていることを特徴とする請求項１３に記載の液晶装置。
15. 前記半導体膜が、高温ポリシリコン膜又は低温ポリシリコン膜であることを特徴とする請求項１から１４のいずれか１項に記載の液晶装置。
16. 前記キャパシタを構成する少なくとも一方の電極が、前記回路層に形成された半導体膜からなることを特徴とする請求項９から１５のいずれか１項に記載の液晶装置。
17. 前記保護回路が、前記回路層に形成された半導体膜からなる抵抗素子を含むことを特徴とする請求項１２から１６のいずれか１項に記載の液晶装置。
18. 請求項１から１７のいずれか１項に記載の液晶装置を備えたことを特徴とする電子機器。

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