JP2006098457A - 液晶装置、及び電子機器 - Google Patents

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Abstract

【課題】 入力信号のタイミング制御が可能な制御回路を額縁領域に備えた液晶装置を提供する。
【解決手段】 本発明の液晶装置100は、半導体膜を含む回路層115をガラス基板10A上に形成してなる素子基板10を具備し、前記回路層115に、画素スイッチング素子を含む表示領域11と、該表示領域11に対して電気的に接続された複数の外部接続端子を含む外部接続領域210とが区画形成されており、前記外部接続領域210に、一の前記外部接続端子を介した信号入力を受けて、他の一以上の前記外部接続端子を介した信号入力のスイッチング動作を行う信号遅延回路が設けられている。
【選択図】 図1

Description

本発明は、液晶装置及び電子機器に関するものである。
電子機器の表示手段やプロジェクタの光変調手段として用いられる液晶装置は、マトリクス状に配列形成された画素を有する液晶パネルに、前記画素を駆動するための走査線駆動回路及びデータ線駆動回路を備えている。前記両駆動回路は、画素形成領域で互いに交差する向きに延在する走査線及びデータ線を介してそれぞれ前記画素に接続されており、上位のLCD(液晶ディスプレイ)コントローラから入力されるタイミング信号に基づき協働して液晶パネルを表示駆動する。
上記構成を具備した液晶表示装置では、その起動に際して、外部電源から供給される制御電圧をLCDコントローラ、走査線駆動回路、及びデータ線駆動回路にそれぞれ入力して起動シーケンスを行うようになっているが、電源投入直後は各回路が不安定な状態であるため、誤動作や破損を防止できるよう回路の安定化時間等を考慮して各回路への制御電圧投入タイミングや各種制御信号の供給タイミングが規定されている。例えば特許文献1に記載の液晶表示装置では、その制御回路及び駆動回路に、電源投入から所定の制御信号が入力されるまでの期間に液晶パネルを非表示状態に保持する機能が備えられている。
特開平7−333577号公報
ところで、近年では、画素スイッチング素子として、低温ポリシリコンの半導体層を備えたTFT(薄膜トランジスタ)を用いた液晶表示装置が開発されており、アモルファスシリコンの半導体層に比べ大幅に大きな電荷移動度を得られることから、従来外部回路として実装されていた制御回路の機能をも、上記低温ポリシリコンの半導体層を利用して液晶パネル上に実装することが検討されている。このような制御回路を実装した液晶表示装置では、内蔵回路での制御処理を増やして外部回路を簡素化することがコストダウンを図る上で有利であり、例えば特許文献1に記載のようなタイミング制御機能を実装することも考えられる。しかしながら、上記特許文献1にて開示されている構成のように数十msに及ぶシーケンスの遅延が可能な回路は、液晶パネルの額縁領域に形成する回路としては規模が大きく、作製が困難である。
本発明は、上記従来技術の問題点に鑑み成されたものであって、入力信号のタイミング制御が可能な制御回路を額縁領域に備えた液晶装置を提供することを目的としている。
本発明は、上記課題を解決するために、半導体膜を含む回路層を絶縁基板上に形成してなる素子基板を具備し、前記回路層に、画素スイッチング素子を含む表示領域と、該表示領域に対して電気的に接続された複数の外部接続端子を含む外部接続領域とが区画形成されており、前記外部接続領域に、一の前記外部接続端子を介した信号入力を受けて他の一以上の前記外部接続端子を介した信号入力のスイッチング動作を行う信号遅延回路が設けられており、前記信号遅延回路が、前記半導体層と同層に形成された半導体膜を有する薄膜トランジスタとキャパシタとを含むことを特徴とする液晶装置を提供する。
本発明者は、上記の如く、入力信号のタイミング制御が可能な信号遅延回路を、画素スイッチング素子の半導体層と同層に形成された半導体膜を用いてなる薄膜トランジスタ及びキャパシタによって形成し、外部接続領域(すなわち額縁領域)に設けた構成を採用することで、入力信号のタイミング制御が可能な制御回路を備えた液晶装置を実現した。この構成によれば、信号遅延回路を外部接続領域に形成することで前記キャパシタの平面積を確保し、もって信号遅延回路の遅延時間を確保することができる。また、画素スイッチング素子を構成する半導体層と同層に設けられた半導体膜を用いているので、画素スイッチング素子の形成工程で同時に形成可能であり、製造工程上の不都合を生じることが内という利点がある。さらに、このようにして信号遅延回路をパネルに実装することで、外部回路の簡素化を実現でき、液晶装置の低コスト化を図れる。
本発明の液晶装置では、前記信号遅延回路が、前記外部接続端子を介した信号入力を受けて制御信号を出力する制御回路部を具備しており、前記信号遅延回路と接続された外部接続端子以外の外部接続端子に、前記制御信号の入力を受けて、自身と接続された前記外部接続端子の信号入力のスイッチング動作を行うスイッチング回路部が設けられていることが好ましい。
この構成によれば、信号遅延回路に設けられた前記制御回路部により制御信号を出力することで、他の外部接続端子に接続されたスイッチング回路部をスイッチング動作させ、信号入力のタイミング制御を行うことができる。
本発明の液晶装置では、複数の前記制御回路部と、該制御回路部のそれぞれに対応する複数の前記スイッチング回路部とを備えていることが好ましい。
この構成によれば、制御回路部と接続された外部接続端子への信号入力によって、スイッチング回路部と接続された複数の外部接続端子の信号入力の制御を行うことができる。
本発明の液晶装置では、前記複数の外部接続端子に、外部電源と接続された複数の電源入力端子が含まれており、前記複数の電源入力端子のうち、一の前記電源入力端子が前記制御回路部と接続され、他の前記電源入力端子が前記スイッチング回路と接続されている構成とすることができる。
この構成によれば、複数の電源入力を信号遅延回路によってタイミング制御しつつ順次パネル内に入力できるようになるので、一斉に電源が投入されることによる外部電源での電圧降下や突入電流の発生を防止することができ、回路の破損や寿命の短縮を防止することができる。
本発明の液晶装置では、前記複数の外部接続端子に外部電源と接続された電源入力端子が含まれており、前記電源入力端子が前記制御回路部と接続され、他の一以上の前記外部接続端子が前記スイッチング回路部と接続されている構成とすることができる。
すなわち、一の外部接続端子を介した電源入力の後に、他の外部接続端子を介した信号入力が行われる構成とすることもできる。この場合、電源入力の前にパネル内に不定の信号が入力されるのを防止することができるので、駆動回路や表示領域を構成する画素スイッチング素子、液晶の保護にも有効である。
本発明の液晶装置では、前記制御回路部と接続された前記外部接続端子が、当該液晶装置の表示モード切替信号の入力端子であってもよい。
この構成によれば、液晶装置の表示モード変更というLCDコントローラに実装されていた機能を素子基板に実装することができ、外部回路の簡素化による低コスト化を図ることができる。
前記表示モード切替信号の入力と連動して、前記スイッチング回路部と接続された外部接続端子を介したブランク信号の供給/停止動作が可能である構成とすることもできる。
この構成によれば、表示モード変更信号の入力によって実質的に表示を停止することができ、いわゆるスタンバイモードに移行することができるようになる。
また、前記動作モード切替信号の入力に連動して、前記表示領域に入力するタイミング信号のクロックを変更可能に構成することもできる。例えば、動作モード切替信号が入力された際に、通常のタイミング信号よりも低周波数の信号を供給する構成とすれば、画面の書換周期を長くすることができ、液晶パネルの消費電力を低減することができる。
本発明の液晶装置では、前記制御回路部が、薄膜トランジスタとキャパシタとを備えており、前記薄膜トランジスタのゲート及びドレインが、前記外部接続端子に導電接続される一方、ソースが前記キャパシタと前記スイッチング回路部に接続されている構成とすることが好ましい。
この構成によれば、前記キャパシタのチャージ時間に応じてソースからの出力を遅延させることが可能な信号遅延回路を容易に構成することができる。
また本発明の液晶装置では、前記薄膜トランジスタと前記キャパシタとを備えた制御回路部が複数設けられ、前記制御信号の出力タイミングが、前記キャパシタの容量に応じて異ならされていることが好ましい。
この構成によれば、複数のスイッチング回路部に対して所定の遅延間隔で制御信号を出力可能な信号遅延回路を具備した液晶装置とすることができる。
本発明の液晶装置では、前記キャパシタが、前記外部接続端子のパッドと平面的に重なって配置されていることが好ましい。本発明の液晶装置では、前記複数のキャパシタが、前記外部接続端子のパッドと平面的に重なる位置に、平面的に配列されている構成とすることもできる。
この構成によれば、外部接続端子のパッドの平面積を有効に活用してキャパシタを形成でき、信号遅延回路により可能な遅延時間の幅を広げることができる。
本発明の液晶装置では、前記薄膜トランジスタと前記キャパシタとの間に保護回路が設けられていることが好ましい。この構成によれば、外部接続端子のパッドを介して入力されるサージ電圧から前記薄膜トランジスタやキャパシタを有効に保護することができる。
本発明の液晶装置では、前記スイッチング回路部が、薄膜トランジスタを備えており、前記薄膜トランジスタのゲートが、前記制御信号を入力可能に前記制御回路部と接続されていることが好ましい。すなわち、スイッチング回路部を制御信号によって開閉自在の薄膜トランジスタによって構成することができる。
本発明の液晶装置では、前記スイッチング回路部が、並列接続された複数の前記薄膜トランジスタを備え、該複数の薄膜トランジスタが、前記外部実装端子のパッドの長手方向に沿って配列されていることが好ましい。このような構成とすることで、外部接続端子から入力される信号の電流値を大きく確保することができる。
本発明の液晶装置では、前記半導体膜が、高温ポリシリコン膜又は低温ポリシリコン膜であることが好ましい。
本発明の液晶装置では、前記キャパシタを構成する少なくとも一方の電極が、前記回路層に形成された半導体膜からなる構成とすることもできる。この構成によれば、キャパシタの一方の電極と、制御回路部を構成する半導体膜とを一体に形成することができ、両者が電気的に接続された構成を容易に得ることができる。
本発明の液晶装置では、前記保護回路が、前記回路層に形成された半導体膜からなる抵抗素子を含む構成とすることができる。この構成によれば、保護回路を構成する抵抗素子を容易に形成することができ、製造工数の増加を伴うことなく保護回路を実装することが可能である。
本発明の電子機器は、先に記載の本発明の液晶装置を備えたことを特徴とする。この構成によれば、入力信号のタイミング制御が可能な遅延回路をパネルに実装した液晶装置を表示部に備えたことで、機器の小型化、薄型化に有利であって、また安価に提供可能な電子機器を実現できる。
以下、本発明の実施の形態を図面を参照しつつ詳細に説明するが、以下に説明する実施の形態は、本発明の技術範囲を何ら限定するものではない。
<全体構成>
図1(a)は、本実施形態に係る液晶装置100の平面構成図であり、図1(b)は、(a)図のA−A’線に沿う断面構成図である。
液晶装置100は、液晶を挟持して対向配置された素子基板10と対向基板20とを、平面視矩形状のシール材52を介して貼り合わせてなる液晶パネル110を主体として構成されている。液晶パネル110のシール材52に囲まれる領域には、図示略の画素が平面視マトリクス状に配列形成された表示領域11が形成されており、シール材52の外側の素子基板10上には、パッド211が配列されてなる外部接続領域210が設けられている。そして、配列されたパッド211…を介して、外部回路との接続部を成すフレキシブル基板220が液晶パネル110に接続されている。より詳細には、図1(b)に示すように、素子基板10はガラス基板(絶縁基板)10A上に回路層115を形成してなる構成を備えており、パッド211は、対向基板20より張り出した素子基板10の回路層115上に形成され、フレキシブル基板220に接続されている。
図2は、本実施形態に係る液晶装置100の電気的構成を示す図である。
液晶装置100は、液晶パネル110、データ線駆動回路201、走査線駆動回路202、LCDコントローラ203、電源回路204を含んで構成されている。
液晶パネル110には、図示Y方向に複数配列形成されてX方向に延びるn本(1本のみ図示)の走査線G1〜Gnと、X方向に複数配列形成されてY方向に延びるm本(1本のみ図示)のデータ線S1〜Smとが設けられている。また図示のように、走査線Gnとデータ線Smとの交差点に対応してTFT(薄膜トランジスタ)30が設けられている。
TFT30のゲートは、走査線Gnと電気的に接続されており、TFT30のソースは、データ線Smと電気的に接続されている。TFT30のドレインは、液晶50への電圧印加手段である画素電極24と電気的に接続されている。画素電極24とそれに対向して設けられた対向電極28との間に液晶50が挟持されており、これら電極24,28間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極28には、電源回路204により生成された共通電位Vcomが供給されるようになっている。
LCDコントローラ203は、図示しない中央処理装置(Central Processing Unit:以下、CPUと略記する。)等のホストにより設定された内容に従い、データ線駆動回路201、走査線駆動回路202及び電源回路204を制御する。より具体的には、LCDコントローラ203は、データ線駆動回路201及び走査線駆動回路202に対して、例えば動作モードの設定、駆動するデータ線又は走査線の指定、或いは内部で生成した垂直同期信号や水平同期信号の供給を行うことができ、電源回路204に対しては対向電極電位Vcomの極性反転タイミングの供給を行うことができるようになっている。
電源回路204は、液晶材や液晶駆動方法によって、それぞれ耐圧が異なる各種回路に供給する電位を生成する。電源回路204は、外部から供給されるシステム電源電位に基づいて、液晶パネル110の液晶駆動に必要な電位や、対向電極電位Vcomを生成する。液晶パネル110の液晶駆動に必要な電位は、データ線駆動回路201、走査線駆動回路202及び液晶パネル110に供給される。また、対向電極電位Vcomは、液晶パネル110のTFTの画素電極に対向して設けられた対向電極に供給される。
データ線駆動回路201は、一水平走査単位の階調データ(画像信号)に基づいて、液晶パネル110のデータ線S1〜Smを駆動する。データ線駆動回路201は、1又は複数本単位で各データ線を駆動するか否かを指定するためのレジスタを有しており、このレジスタはLCDコントローラ203によって設定可能に構成されている。
より具体的には、データ線駆動回路201は、例えばシフトレジスタ、ラインラッチ、DAコンバータ、ライン駆動回路等を含んで構成される。シフトレジスタには、画像信号の階調データDATAがシリアルに入力される。具体的には、LCDコントローラ203から供給されるXCLKに同期してシフトするスタートパルスXSPに基づき一水平走査期間に対応する階調データが取り込まれる。シフトレジスタに取り込まれた階調データは、LCDコントローラ203から入力されるラッチパルスLPに基づきラインラッチにラッチされる。ラッチされた階調データに基づきDAコンバータにて各電極毎の駆動電圧が生成され、ライン駆動回路を介してデータ線S1〜Smに供給される。
走査線駆動回路202は、一垂直走査期間内に、水平同期信号に同期して、液晶パネル110の走査線G1〜Gnを順次走査駆動する。走査線駆動回路202も、データ線駆動回路201と同様、1又は複数本単位で各走査線を駆動するか否かを指定するためのレジスタを有しており、このレジスタもLCDコントローラ203により設定することができる。
より具体的には、走査線駆動回路202は、例えばシフトレジスタ、レベルシフタ、ライン駆動回路等を含んで構成される。シフトレジスタは、各走査線G1〜Gnに対応して設けられたフリップフロップを備えており、LCDコントローラ203から入力されるクロック信号YCLKに同期したスタートパルスYSPをフリップフロップに保持するとともに、隣接するフリップフロップにシフトする。レベルシフタは、シフトレジスタに保持されたスタートパルスを液晶パネル110の液晶材料に応じた電圧にシフトして駆動電圧を生成する。そして、LCDコントローラ203からの制御信号の入力を受けて動作するライン駆動回路により前記駆動電圧が走査線G1〜Gnに供給される。
上記構成を具備した本実施形態の液晶装置100では、LCDコントローラ203の制御の下、外部から供給される画像データに基づいて、データ線駆動回路201、走査線駆動回路202及び電源回路204が協調して液晶パネル110を表示駆動するようになっている。
なお、図2に示す電気的構成では、液晶パネル110、駆動回路201,202、LCDコントローラ203、及び電源回路204の実装形態について省略しているが、本実施形態の液晶装置100では、液晶パネル110にデータ線駆動回路201及び走査線駆動回路202が実装されており、LCDコントローラ203及び電源回路204は液晶パネル110の外部に設けられ、フレキシブル基板220を介して接続されている。すなわち、図1に示した液晶パネル110の外部接続領域210に設けられたパッド211を介して、電源回路204から複数種の電源電圧が入力され、LCDコントローラ203からは、駆動回路201,202に必要なタイミング信号や階調データ(画像信号)が入力されるようになっている。
<外部実装端子>
図3は、図1に示した外部接続領域210に設けられた4つの外部接続端子240,250,260,270の回路構成図である。図4は、図3に示した外部接続端子の平面構成図である。図5は、図4のB−B’線に沿う断面構成図である。
図3に示す外部接続端子240,250,260,270は、それぞれパッド211を備えており、このパッド211の下層側(ガラス基板10A側)に、図示したような電気回路を備えている。本実施形態の場合、外部接続端子240はGND(接地電位)の入力端子であり、外部接続端子250(入力1)は、外部接続端子240と対を成す電源入力端子である。外部接続端子260(入力2),270(入力3)は、外部接続端子250と異なる電圧範囲を有する電源入力である。
図3に示す回路構成において、制御回路部255と制御回路部256とを具備した信号遅延回路257が設けられている。制御回路部255は、キャパシタ251と、それに接続された相補型TFT(CMOS−TFT)253とを備えており、制御回路部256は、キャパシタ252と、それに接続された相補型TFT(CMOS−TFT)254とを備えている。
制御回路部255のキャパシタ251は、その一方の電極を隣接する外部接続端子240のパッド211(GND)に接続され、他方の電極をCMOS−TFT253のソースに接続されている。CMOS−TFT253は、PチャネルTFT253pとNチャネルTFT253nとを並列に接続したものであり、TFT253p、253nのソースと前記キャパシタ251とが電気的に接続され、TFT253p、253nのゲート及びドレインが、外部接続端子250のパッド211(入力1)から液晶パネル内部の回路(図示略)に延びる経路中に電気的に接続されている。
制御回路部256のキャパシタ252は、その一方の電極を外部接続端子240のパッド211(GND)に接続され、他方の電極をCMOS−TFT254のソースに接続されている。CMOS−TFT254は、PチャネルTFT254pとNチャネルTFT254nとを並列に接続したものであり、TFT254p、254nのソースと前記キャパシタ252とが電気的に接続され、TFT254p、254nのゲート及びドレインが、外部接続端子250のパッド211(入力1)から液晶パネル内部の回路(図示略)に延びる経路中に電気的に接続されている。
次に、外部接続端子260には、複数(図示では4個)のTFT261が並列に接続されたスイッチング回路267が設けられている。各TF261のソースは、外部接続端子260のパッド211(入力2)を介した入力に接続されており、ドレインは液晶パネル内部の回路(図示略)に接続されている。TFT261…のゲートが、前記外部接続端子250の制御回路部256から延びる配線と電気的に接続されている。係る構成のもと、スイッチング回路267は、制御回路部256から供給される制御信号によって、(入力2)から供給される電気信号のスイッチングできるようになっている。
外部接続端子270は、上記外部接続端子270と同様、複数(図示では4個)のTFT271が並列に接続されたスイッチング回路277を備えている。各TF271のソースは、外部接続端子270のパッド211(入力3)を介した入力に接続されており、ドレインは液晶パネル内部の回路(図示略)に接続されている。TFT271…のゲートが、前記外部接続端子250の制御回路部255から延びる配線と電気的に接続されている。係る構成のもと、スイッチング回路277は、制御回路部255から供給される制御信号に基づいて、(入力3)から供給される電気信号のスイッチングできるようになっている。
以上の構成を備えた外部接続端子240,250,260,270において、(入力1)から外部接続端子250に電気信号が供給されると、上記信号遅延回路257は、各制御回路部255,256のCMOS−TFT253,254からそれぞれスイッチング回路277,267に対して制御信号を出力する。このとき、上記制御信号は、制御回路255,256に設けられたキャパシタ251,252の容量に応じたチャージ時間の経過後に出力されるので、キャパシタ251,252の容量を互いに異ならせておくことで、スイッチング回路277,267の動作タイミングがずらされ、(入力1)の後に順次(入力2)、(入力3)が液晶パネル内部へ入力されるようになる。
ところで、図2に示したデータ線駆動回路201、走査線駆動回路202には、液晶パネル110の表示駆動に際して種々の電源電圧やパルス状クロック信号が入力される。例えば、データ線駆動回路201には、XSP(スタートパルス)、XCLK(クロック信号)、VDDx(データ線駆動回路のロジック電圧)、DATA(階調データ)等の信号が入力され、走査線駆動回路202には、YSP(スタートパルス)、YCLK(クロック信号)、VHY(ゲート電圧のハイレベル)、VMY(ゲート電圧の中間レベル(非選択電圧))、VDDy(走査線駆動回路のロジック電圧)、VLY(ゲート電圧のローレベル)等の信号が入力される。
上記各信号は、それぞれ異なる電圧を有しており、例えばゲート電圧のハイレベルVHYは9V〜15V程度であるのに対し、中間レベルVMYは6V〜9V程度、ローレベルVLYは−1V〜−7V程度、ロジック電圧VDDは3〜5V程度である。また、スタートパルスXSP,YSPは、ローレベルが0V、ハイレベルがVDDと同等(3〜5V)のパルス状信号であり、クロック信号XCLK,YCLKは、ローレベルが0V、ハイレベルがVDDのデューティ50%のパルス状信号である。
本実施形態の液晶装置100では、液晶パネル110にデータ線駆動回路201、及び走査線駆動回路202が実装され、LCDコントローラ203及び電源回路204がフレキシブル基板220を介して接続された構成であるから、上記各信号は、図1に示した外部接続領域210のパッド211を介して液晶パネル110に入力される。そして、パッド211を具備した各外部接続端子には、上記信号遅延回路257、スイッチング回路267,277が設けられているから、各外部接続端子にてLCDコントローラ203、電源回路204からの信号入力の伝送制御を行いつつ各駆動回路201,202への信号入力を行うことができるようになっている。
上記外部接続端子による伝送制御の第1の形態としては、信号遅延回路を具備した外部接続端子250(入力1)をゲート電圧のハイレベルVHYの電源入力端子とし、外部接続端子260(入力2)をゲート電圧の中間レベルVMYの電源入力端子とし、外部接続端子270(入力3)をロジック電圧VDDの電源入力端子とした構成が採用できる。この場合、ゲート電圧のハイレベルVHYが入力されると、外部接続端子250の信号遅延回路257から所定のタイミングで制御信号がスイッチング回路267,277に出力され、数μ秒遅れてゲート電圧の中間レベルVMYがパネル内に入力され、さらに数μ秒遅れてロジック電圧VDDがパネル内に入力される。このような構成とすることで、電源回路204から供給される各電圧が同時に液晶パネル110内に入力されることによって生じる電源回路の瞬間的な電圧降下や突入電流を効果的に防止することができ、内部回路を誤動作や損傷から効果的に保護することができる。
また上記伝送制御の第2の形態としては、信号遅延回路を具備した外部接続端子250(入力1)をゲート電圧のハイレベルVHYの電源入力端子とし、外部接続端子260(入力2)をスタートパルスYSPの信号入力端子とし、外部接続端子270(入力3)をクロック信号YCLKの信号入力端子とした形態が採用できる。この場合、ゲート電圧のハイレベルVHYが入力されると、外部接続端子250の信号遅延回路257から所定のタイミングで制御信号がスイッチング回路267,277に出力され、数μ秒遅れてスタートパルスYSPがパネル内に入力され、さらに数μ秒遅れてクロック信号YCLKがパネル内に入力される。このような構成とすることで、電源の供給前にパネル内のトランジスタに不定な電圧が印加されるのを防止することができ、素子の破損や寿命の短縮を防止することができる。
また上記伝送制御の第3の形態としては、信号遅延回路を具備した外部接続端子250(入力1)をイネーブル信号(スタンバイ信号)ENの入力端子とし、外部接続端子260(入力2)を階調データDATAの信号入力端子とし、外部接続端子270(入力3)をブランク信号BLANK−DATAの信号入力端子とすることができる。ただし、前記ブランク信号BLANK−DATAが入力される外部接続端子270は、上記第1、第2の形態とは異なり負論理の回路として構成する。
係る構成では、外部接続端子250に入力されるイネーブル信号ENがアクティブである場合に、外部端子260を介して階調データDATAがパネル内に入力され、イネーブル信号ENがアクティブでない場合には、ブランク信号BLANK−DATAがパネル内に入力される。このブランク信号BLANK−DATAは、白又は黒に対応するブランクの階調データであり、このブランク信号の入力により液晶パネル110は全面白表示又は全面黒表示となって実質的に画像表示が停止される。
すなわち、上記第3の形態において、上記イネーブル信号ENは、液晶パネル110の表示モードを変更する表示モード切替信号であり、この構成例では、通常の表示駆動状態における階調データDATAの入力と、ブランク信号BLANK−DATAの入力とを切り替えるものとなっているが、上記外部接続端子260(入力2)、270(入力3)に対する入力信号の種類を変更することで、種々の表示モード変更に対応可能である。例えば外部接続端子260をスタートパルスYSPの入力端子とし、外部接続端子270を上記スタートパルスYSPよりも長周期のスタートパルスYSP2の入力端子としておけば、先のイネーブル信号ENが非アクティブ状態に移行した場合に、液晶パネル110に対して長周期のスタートパルスYSP2が入力されるようにすることができる。これにより、表示の書換周期を長くすることができ、液晶パネル110を低消費電力モードに移行させることができる。
このように本実施形態の液晶装置100は、液晶パネル110の外部接続領域210に設けた外部接続端子に信号遅延回路等を設けた構成とし、もってパッド211を介して入力される電気信号のパネル内への伝送制御を外部接続端子において行うことができるものとなっている。したがって、従来はLCDコントローラ203や電源回路204に設けられた遅延回路により行っていた信号入力の伝送制御を液晶パネル110において行うことができるので、外部回路であるLCDコントローラ203や電源回路204の大幅な簡素化を達成することができ、製造コストの低減を図ることができる。
なお、上記伝送制御の第1〜第3の形態は、本発明に係る液晶装置100に備えられた外部接続端子の構成を例示したものであり、本発明の技術範囲を限定するものではない。したがって外部接続端子250,260,270と入力信号との組み合わせは、液晶装置100の表示方式や駆動回路の実装形態等に応じて適宜変更することが可能である。また、上記実施の形態では、外部接続端子250の入力に対して2つの外部接続端子260,270からの信号入力を遅らせる構成について説明したが、1つ又は3つ以上の外部接続端子からの信号入力を遅らせる構成としてもよいのは勿論である。
<外部実装端子の具体的構成例>
以下、図4及び図5を参照して、図3に示した外部接続端子240,250,260,270の具体的構成の一例について説明する。図4は、本構成例の平面構成図であり、図5は、図4のB−B’線に沿う断面構成図である。
図4に示すように、外部接続端子240,250,260,270は、それぞれパッド211と電気的に接続される接続電極214〜217を有している。外部接続端子240を構成する平面視略矩形状の接続電極214は、その外部接続端子250側の辺端から延出された4つの矩形状の接続部214a〜214dを備えている。
外部接続端子250は、先の接続電極215と、接続電極251と平面的に重なる位置に設けられた2つのキャパシタ251,252と、接続電極215の外部接続端子260側の辺端に沿う位置に設けられたCMOS−TFT253,254とを備えている。先に記載のように、キャパシタ251とCMOS−TFT253とが図3に示した制御回路部255を構成し、キャパシタ252とCMOS−TFT254とが制御回路部256を構成しており、これらの制御回路部255,256が信号遅延回路257を構成している。
キャパシタ251は、互いにほぼ平面的に重なって設けられた平面視略矩形状の第1電極251eと第2電極251sとを備えており、第1電極251eの図示右側(外部接続端子240側)の辺端から延出された接続部241e、241eの先端部に、前記接続電極214から延出された接続部214a、214bがそれぞれ重なって配され、係る重畳位置にてコンタクトホールを介して互いに電気的に接続されている。また第2電極251sは、実際には、隣接するCMOS−TFT253の半導体層253sと一体に形成された半導体膜であり、電気的には、CMOS−TFT253のソースと接続されている。
CMOS−TFT253は、平面視略T形の半導体層253sと、2つのゲート電極253g1、253g2と、ソース電極253eとを備えている。半導体層253sの分岐部と平面的に重なって平面視矩形状のソース電極253eが設けられるとともに、半導体層253sとコンタクトホールを介して電気的に接続されている。半導体層253sのうち、ソース電極253eの配設位置から図示上方向に延びる部位に、PチャネルTFT253pが形成されており、図示下方向に延びる部位にNチャネルTFT253nが形成されている。
PチャネルTFT253pは、半導体層253sと一部平面的に重なって配された平面視略L形のゲート電極253g1を有している。半導体層253sの図示上端部には接続電極215から延出された接続部215aが平面的に重なって配されており、この接続部215aの先端部には、前記ゲート電極253g1の図示上端部が平面的に重なって配されている。そして、接続部215aに対してゲート電極253g1及び半導体層253sが、それぞれコンタクトホールを介して電気的に接続されている。
NチャネルTFT253nは、半導体層253sと一部平面的に重なって配された平面視略L形のゲート電極253g2を有している。半導体層253sの図示下端部には接続電極215から延出された接続部215bが平面的に重なって配されており、この接続部215bの先端部には、前記ゲート電極253g2の図示下端部が平面的に重なって配されている。そして、接続部215bに対してゲート電極253g2及び半導体層253sが、それぞれコンタクトホールを介して電気的に接続されている。
キャパシタ252は、前記キャパシタ251と図示上下方向(接続電極の長手方向)に並んで配置されており、互いにほぼ平面的に重なって設けられた平面視略矩形状の第1電極252eと第2電極252sとを備えている。第1電極252eは、図示右側に延出された接続部242e、242eにおいて、前記接続電極214の接続部214c、214dとコンタクトホールを介して電気的に接続されている。第2電極252sは、CMOS−TFT254の半導体層254sと一体に形成された半導体膜である。
CMOS−TFT254は、先のCMOS−TFT253と概略同様の構成を具備しており、ソース電極254eを共有するPチャネルTFT254pとNチャネルTFT254nとを備えた相補型のTFTである。そして、PチャネルTFT254pのゲート電極254g1、及びNチャネルTFT254nのゲート電極254g2が、接続電極215から延出された接続部215c、215dと電気的に接続されている。また接続部215c、215dと半導体層254sの図示上下の端部とがコンタクトホールを介して電気的に接続されている。
CMOS−TFT253のソース電極253eには、コンタクトホールを介して接続配線274が電気的に接続されており、接続配線274は外部接続端子260を図示上側(液晶パネル内部側)で迂回して外部接続端子270の接続電極217左辺端に回り込み、同辺端に沿って延びている。また、CMOS−TFT254のソース電極254eには、コンタクトホールを介して接続配線264が電気的に接続されており、接続配線264は、接続電極216の図示上側から図示左側へ回り込み、接続電極216の図示左辺端に沿って延びている。
外部接続端子260は、平面視矩形状の接続電極216と、その左辺端に沿って並設された複数(図示では7個)のTFT261と、TFT261…を挟んで接続電極216と反対側に配された信号配線265とを備えて構成されている。TFT261は、図3に示したスイッチング回路267を構成するものである。各TFT261は、平面視矩形状の半導体層262を備えており、前記CMOS−TFT254から延びた接続配線264が、これらの半導体層262に跨って延在し、半導体層262と平面的に重なる領域で各TFT261のゲート電極を構成している。また係るゲート電極を挟んだ接続電極216側の半導体層262には、TFT261のソース領域262sが形成され、反対側(信号配線265側)には、ドレイン領域262dが形成されている。半導体層262のソース領域262sと、接続電極216とがコンタクトホールCを介して電気的に接続され、同ドレイン領域262dと液晶パネル内部へ延びる信号配線265とが、コンタクトホールCを介して電気的に接続されている。
外部接続端子270は、外部接続端子260と概略同様の構成を備えており、接続電極217の図示左辺端に沿って並設されたTFT271…と、これらのTFT271…を介して接続電極217に接続された信号配線275とを有している。上記TFT271は、図3に示したスイッチング回路277を構成するものである。図5に示すように、TFT271のソース領域272sと接続電極217とがコンタクトホールCを介して電気的に接続されており、ドレイン領域272dと信号配線275とがコンタクトホールCを介して電気的に接続されている。
次に、図5に示す断面構造をみると、ガラス基板10A上に回路層115が形成されており、係る回路層115にPチャネルTFT253p、キャパシタ251等が形成され、回路層115の表面にはパッド211が形成されている。
ガラス基板10A上に、酸化シリコン等からなる下地絶縁膜12を介して、例えばポリシリコンからなる第2電極251s及び半導体層253sが形成されている。これらの第2電極251sと半導体層253sとを覆って酸化シリコン等からなるゲート絶縁膜13が形成されており、ゲート絶縁膜13上に、半導体層253sと厚さ方向で対向するゲート電極253g1が形成されている。また、ゲート絶縁膜13上に第2電極252sと厚さ方向で対向する第1電極251eが形成され、間に挟持されたゲート絶縁膜13とともにキャパシタ251を構成している。
ゲート電極253g1、第1電極251eを覆って第1層間絶縁膜14が形成されている。第1層間絶縁膜14とゲート絶縁膜13とを貫通して半導体層253sに達するコンタクトホール14a、14bが形成されており、これらのコンタクトホール14a、14b内に一部を埋設された接続部215a、ソース電極253e、及び接続電極215が第1層間絶縁膜14上に形成されている。
接続部215aは、コンタクトホール14aを介して半導体層253sのドレイン領域253bに電気的に接続されており、ソース電極253eは、コンタクトホール14bを介して半導体層253sのソース領域253cに電気的に接続されている。半導体層253sのうち、ドレイン領域253bとソース領域253cに挟まれた領域には、ゲート電極253g1と厚さ方向で対向するチャネル領域253aが形成されている。
接続部215a、ソース電極253e、及び接続電極215を覆う第1層間絶縁膜14上には第2層間絶縁膜15が形成されており、この第1層間絶縁膜15を貫通して接続電極215に達するコンタクトホール15aが設けられ、係るコンタクトホール15a内にITO(インジウム錫酸化物)等の透光性導電材料からなるパッド211が形成され、接続電極215と電気的に接続されている。
上記構成を具備した外部接続端子240,250,260,270によれば、図3に示した回路構成をパッド211の下層側の回路層115に形成することができ、液晶パネル110に高密度に機能素子を実装した液晶装置を得ることができる。
また、図5に示したように、信号遅延回路257やスイッチング回路267,277を構成するTFT253,261,271等は、ポリシリコンからなる半導体膜を主体としてなる半導体素子であり、液晶パネル110の表示領域11に設けられるTFT30とともに素子基板10に形成可能なものである。したがって、従来の液晶パネル110の製造工程を大きく変更することなく形成が可能であり、製造上の不都合を生じないという利点を得ることができる。
なお、図4及び図5を参照して外部接続端子240,250,260,270の詳細構成について説明したが、図示した構成は一例であり、係る構成例は本発明の技術範囲を限定するものではない。
(他の形態)
図6は、図3に示した外部接続端子240,250,260,270の他の構成を示す回路構成図であり、同図に示す外部接続端子240,250,260,270は、抵抗素子291,292を備えている点で先の実施形態とは異なっている。この構成によれば、外部接続端子のパッド211を介して外部より入力されるサージ電圧からCMOS−TFT253,254や、TFT261,271を保護することができる。また、このような抵抗素子291,292は、図4に示した接続配線264,274と、接続電極214(GND)との間に、例えばドレイン領域253b若しくはソース領域253cと同等の低抵抗の半導体膜、又は真性若しくは低濃度の不純物を含む高抵抗の半導体膜を蛇行パターンにて形成して介挿することで実装することができ、工数の増加を伴うことなく設けることができる。
(電子機器)
図7は、本発明に係る電子機器の一例を示す斜視図である。この図に示す携帯電話1300は、本発明の液晶装置を小サイズの表示部1301として備え、複数の操作ボタン1302、受話口1303、及び送話口1304を備えて構成されている。この電子機器は、外部接続領域に機能素子が実装された本発明の液晶装置により、小型化、薄型化等の実現が容易なものとなっており、また安価に提供可能なものとなっている。
上記各実施の形態の液晶装置は、上記携帯電話に限らず、プロジェクタ、電子ブック、パーソナルコンピュータ、ディジタルスチルカメラ、液晶テレビ、ビューファインダ型あるいはモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた機器等々の画像表示手段として好適に用いることができる。
実施形態に係る液晶装置の平面構成図(a)、断面構成図(b) 同、電気的構成を示す図。 同、外部実装端子の回路構成図。 同、外部実装端子の構成例における平面構成図。 図4のB−B’線に沿う断面構成図。 外部実装端子の他の形態における回路構成図。 電子機器の一例を示す斜視構成図。
符号の説明
100 液晶装置、110 液晶パネル、115 回路層、210 外部接続領域、211 パッド、240,250,260,270 外部接続端子、201 データ線駆動回路、202 走査線駆動回路、203 LCDコントローラ、204 電源回路、214〜217 接続電極、251,252 キャパシタ、253,254 CMOS−TFT、255,256 制御回路部、257 信号遅延回路、261,271 TFT、267,277 スイッチング回路、291,292 抵抗素子(保護回路)

Claims (18)

  1. 半導体膜を含む回路層を絶縁基板上に形成してなる素子基板を具備し、
    前記回路層に、画素スイッチング素子を含む表示領域と、該表示領域に対して電気的に接続された複数の外部接続端子を含む外部接続領域とが区画形成されており、
    前記外部接続領域に、一の前記外部接続端子を介した信号入力を受けて他の一以上の前記外部接続端子を介した信号入力のスイッチング動作を行う信号遅延回路が設けられており、
    前記信号遅延回路が、前記半導体層と同層に設けられた半導体膜を有する薄膜トランジスタとキャパシタとを含むことを特徴とする液晶装置。
  2. 前記信号遅延回路が、前記外部接続端子を介した信号入力を受けて制御信号を出力する制御回路部を具備しており、
    前記信号遅延回路と接続された外部接続端子以外の外部接続端子に、前記制御信号の入力を受けて自身と接続された前記外部接続端子の信号入力のスイッチング動作を行うスイッチング回路部が設けられていることを特徴とする請求項1に記載の液晶装置。
  3. 複数の前記制御回路部と、該制御回路部のそれぞれに対応する複数の前記スイッチング回路部とを備えていることを特徴とする請求項2に記載の液晶装置。
  4. 前記複数の外部接続端子に、外部電源と接続された複数の電源入力端子が含まれており、
    前記複数の電源入力端子のうち、一の前記電源入力端子が前記制御回路部と接続され、他の前記電源入力端子が前記スイッチング回路部と接続されていることを特徴とする請求項2又は3に記載の液晶装置。
  5. 前記複数の外部接続端子に外部電源と接続された電源入力端子が含まれており、
    前記電源入力端子が前記制御回路部と接続され、他の一以上の前記外部接続端子が前記スイッチング回路部と接続されていることを特徴とする請求項2又は3に記載の液晶装置。
  6. 前記制御回路部と接続された前記外部接続端子が、当該液晶装置の表示モード切替信号の入力端子であることを特徴とする請求項2又は3に記載の液晶装置。
  7. 前記表示モード切替信号の入力と連動して、前記スイッチング回路部と接続された外部接続端子を介したブランク信号の供給/停止動作が可能であることを特徴とする請求項6に記載の液晶装置。
  8. 前記制御回路部が、前記薄膜トランジスタとキャパシタとを備えており、
    前記薄膜トランジスタのゲート及びドレインが、前記外部接続端子に導電接続される一方、ソースが前記キャパシタと前記スイッチング回路部に接続されていることを特徴とする請求項2から7のいずれか1項に記載の液晶装置。
  9. 前記制御回路部が、前記薄膜トランジスタと前記キャパシタとを備えた制御回路部が複数設けられ、前記制御信号の出力タイミングが、前記キャパシタの容量に応じて異ならされていることを特徴とする請求項8に記載の液晶装置。
  10. 前記キャパシタが、前記外部接続端子のパッドと平面的に重なって配置されていることを特徴とする請求項8又は9に記載の液晶装置。
  11. 前記複数のキャパシタが、前記外部接続端子のパッドと平面的に重なる位置に、平面的に配列されていることを特徴とする請求項9に記載の液晶装置。
  12. 前記薄膜トランジスタと前記キャパシタとの間に保護回路が設けられていることを特徴とする請求項9から11のいずれか1項に記載の液晶装置。
  13. 前記スイッチング回路部が、薄膜トランジスタを備えており、
    前記薄膜トランジスタのゲートが、前記制御信号を入力可能に前記制御回路部と接続されていることを特徴とする請求項2から12のいずれか1項に記載の液晶装置。
  14. 前記スイッチング回路部が、並列接続された複数の前記薄膜トランジスタを備え、該複数の薄膜トランジスタが、前記外部実装端子のパッドの長手方向に沿って配列されていることを特徴とする請求項13に記載の液晶装置。
  15. 前記半導体膜が、高温ポリシリコン膜又は低温ポリシリコン膜であることを特徴とする請求項1から14のいずれか1項に記載の液晶装置。
  16. 前記キャパシタを構成する少なくとも一方の電極が、前記回路層に形成された半導体膜からなることを特徴とする請求項9から15のいずれか1項に記載の液晶装置。
  17. 前記保護回路が、前記回路層に形成された半導体膜からなる抵抗素子を含むことを特徴とする請求項12から16のいずれか1項に記載の液晶装置。
  18. 請求項1から17のいずれか1項に記載の液晶装置を備えたことを特徴とする電子機器。
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JP2014126640A (ja) * 2012-12-26 2014-07-07 Nippon Seiki Co Ltd 車両用光源制御装置、及び車両用画像投影装置

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