KR101730995B1 - 표시장치 - Google Patents

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Abstract

표시장치는 제1 기판, 제2 기판, 제1 및 제2 기판 사이에 개재된 액정층, 제1 스페이서, 및 제2 스페이서를 포함한다. 제1 기판은 영상을 표시하는 표시영역 및 구동회로가 구비되는 주변영역을 포함한다. 제1 스페이서는 제1 및 제2 기판 사이의 간격을 유지하고 주변영역에 구비된다. 제2 스페이서는 표시영역에 구비된다. 구동회로는 제1 신호 라인, 제1 신호 라인과 절연된 제2 신호 라인, 제1 보호막, 및 브리지 전극을 포함한다. 제1 보호막은 제1 및 제2 신호 라인의 일부를 노출시키는 제1 콘택홀이 형성된다. 주변영역은 제1 콘택홀이 구비된 콘택 영역 및 콘택 영역 외의 비콘택 영역을 포함하며, 제1 스페이서는 비콘택 영역에 대응하여 구비된다.

Description

표시장치 {DISPLAY APPARATUS}
본 발명은 표시장치에 관한 것으로, 더욱 상세하게는 오작동의 발생을 감소시킬 수 있는 표시장치에 관한 것이다.
일반적으로 표시장치는 표시패널, 게이트 드라이버, 및 데이터 드라이버를 포함한다.
상기 표시패널은 제1 기판, 상기 제1 기판과 마주하는 제2 기판, 및 상기 제1 및 제2 기판 사이에 개재된 액정층을 포함한다. 상기 제1 기판은 게이트 라인, 데이터 라인, 스위칭 소자, 및 화소 전극을 포함하고, 상기 제2 기판은 블랙 매트릭스 및 공통 전극을 포함한다. 상기 게이트 드라이버는 상기 게이트 라인에 게이트 신호를 출력하고, 상기 데이터 드라이버는 상기 데이터 라인에 데이터 신호를 출력한다.
상기 게이트 드라이버 및 상기 데이터 드라이버는 칩 형태로 표시패널에 실장되는 기술이 있었으나, 표시장치의 전체 크기를 감소시키면서 생산성을 증가시키기 위해 상기 게이트 드라이버를 상기 표시패널에 내장하는 구조가 개발되었다.
상기 게이트 드라이버가 상기 제1 기판에 내장되는 구조에서는 상기 게이트 드라이버와 상기 공통 전극과의 사이에 기생 커패시턴스가 발생한다. 이러한 기생 커패시턴스는 상기 게이트 드라이버의 오작동을 유발한다.
따라서, 본 발명의 목적은 오작동의 발생을 감소시킬 수 있는 표시장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 표시장치는 제1 기판, 상기 제1 기판과 마주하는 제2 기판, 상기 제1 및 제2 기판 사이에 개재된 액정층, 제1 스페이서, 및 제2 스페이서를 포함한다.
상기 제1 기판은 복수의 화소가 구비되어 영상을 표시하는 표시영역 및 상기 화소들을 구동하는 구동회로가 구비되는 주변영역을 포함한다. 상기 제1 스페이서는 상기 제1 및 제2 기판 사이의 간격을 유지하고 상기 주변영역에 대응하여 구비된다. 상기 제2 스페이서는 상기 제1 및 제2 기판 사이의 간격을 유지하고 상기 표시영역에 대응하여 구비된다.
상기 구동회로는 제1 신호 라인, 상기 제1 신호 라인과 절연되게 구비된 제2 신호 라인, 제1 보호막, 및 브리지 전극을 포함한다. 상기 제1 보호막은 상기 제1 및 제2 신호 라인 상에 구비되어 상기 제1 및 제2 신호 라인 각각의 일부를 노출시키는 제1 콘택홀이 형성된다. 상기 브리지 전극은 상기 제1 보호막 상에 구비되고 상기 제1 콘택홀을 통해 상기 제1 및 제2 신호 라인을 연결한다.
상기 주변영역은 상기 제1 콘택홀이 구비된 콘택 영역 및 상기 콘택 영역 외의 비콘택 영역을 포함하며, 상기 제1 스페이서는 상기 비콘택 영역에 대응하여 구비된다.
상기 제2 기판은 제2 베이스 기판 및 상기 제2 베이스 기판 상에 구비된 블랙 매트릭스를 포함할 수 있다. 상기 블랙 매트릭스는 상기 콘택 영역에 대응하는 제1 영역 및 상기 비콘택 영역에 대응하는 제2 영역을 포함하고, 상기 제1 영역의 블랙 매트릭스는 상기 제2 영역의 블랙 매트릭스보다 얇은 두께를 가질 수 있다.
이와 같은 표시장치에 따르면, 컬럼 스페이서를 비콘택 영역에만 형성하여 콘택 영역의 부식을 방지하고 블랙 매트릭스의 두께를 조절하여 기생 커패시턴스를 감소시켜 표시장치의 오작동을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 나타내는 도면이다.
도 2는 도 1에 도시된 게이트 드라이버의 일 실시예에 따른 블록도이다.
도 3은 도 2의 스테이지의 일 실시예에 따른 회로도이다.
도 4는 도 1의 'AA' 영역의 일 실시예에 따른 평면도이다.
도 5는 도 1의 I-I' 선을 따라 자른 일 실시예에 따른 단면도이다.
도 6은 도 1의 I-I' 선을 따라 자른 다른 실시예에 따른 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 나타내는 도면이다.
도 1을 참조하면, 표시장치(100)는 제1 기판(101), 상기 제1 기판(101)과 마주하는 제2 기판(201), 및 상기 제1 및 제2 기판(101, 201) 사이에 개재된 액정층(미도시)을 포함한다.
상기 제1 기판(101)은 제1 베이스 기판(미도시) 및 복수의 화소(PX)를 포함한다. 상기 제1 기판(101)은 영상이 표시되는 표시 영역(DA)과 영상이 표시되지 않는 주변 영역(PA)으로 구분되는데, 상기 화소들(PX)은 상기 표시 영역(DA)에 구비되어 영상을 구현한다.
상기 화소들(PX)은 복수의 게이트 라인(GL1~GLn), 복수의 데이터 라인(DL1~DLm), 박막 트랜지스터(TR), 및 화소전극(PE)을 포함한다. 여기서, n과 m은 1 이상의 자연수이다.
상기 화소들은 동일한 구성 및 기능을 가지므로, 설명의 편의를 위해 도 1에는 하나의 화소를 예로써 도시하였다.
상기 게이트 라인들(GL1~GLn), 상기 데이터 라인들(DL1~DLm), 상기 박막 트랜지스터(TR), 및 상기 화소 전극(PE)은 박막 공정을 통해 상기 표시 영역(DA)에 대응하여 상기 제1 베이스 기판 상에 매트릭스 형태로 형성된다. 상기 게이트 라인들(GL1~GLn)은 상기 데이터 라인들(DL1~DLm)과 절연되게 교차하여 구비된다.
상기 박막 트랜지스터(TR)는 대응하는 게이트 라인에 연결된 게이트 전극, 대응하는 데이터 라인에 연결된 소스 전극, 및 상기 화소 전극(PE)에 연결된 드레인 전극을 포함한다. 상기 화소 전극(PE)은 상기 액정층을 사이에 두고 상기 제2 기판(201)에 형성된 상기 공통 전극(CE)과 마주하여 액정 커패시터(Clc)를 형성한다.
또한, 상기 제1 기판(101)에는 상기 게이트 라인들(GL1~GLn)에 게이트 신호를 순차적으로 제공하기 위한 게이트 드라이버(110)가 구비된다. 상기 게이트 드라이버(110)는 상기 박막 공정을 통해 상기 표시 영역(DA) 좌측의 주변 영역에 대응하여 상기 제1 베이스 기판 상에 형성된다.
도 1에서, 상기 게이트 드라이버(110)는 상기 표시 영역(DA) 좌측의 주변 영역에 형성되는 것으로 도시하였으나, 실시형태에 따라 상기 게이트 드라이버(110)는 상기 표시 영역(DA) 우측의 주변 영역에 형성될 수 있다. 또한, 상기 게이트 드라이버(110)는 상기 표시 영역(DA) 양측에 구비될 수도 있다.
또한, 상기 표시 영역(DA) 상측의 주변 영역에 대응하여 상기 제1 베이스 기판 상에는 데이터 드라이버(120)가 내장된 칩이 실장된다. 상기 칩은 상기 데이터 라인들(DL1~DLm)과 전기적으로 연결되어 데이터 신호를 제공한다. 다만, 실시형태에 따라, 상기 데이터 드라이버(120)는 상기 제1 및 제2 기판(101, 201)의 외부에 구비될 수 있다.
도시되지 않았지만, 상기 제1 및 제2 기판(101, 201) 외부에 구비된 타이밍 컨트롤러는 상기 데이터 드라이버(120)의 인터페이스에 맞도록 외부에서 입력된 영상신호의 데이터 포맷을 변환하고, 변환된 영상신호를 상기 데이터 드라이버(120)로 출력한다. 또한, 상기 타이밍 컨트롤러는 데이터 제어신호를 상기 데이터 드라이버(120)로 출력하고, 게이트 제어신호를 상기 게이트 드라이버(110)로 출력한다.
상기 게이트 드라이버(110)는 상기 게이트 제어신호에 응답해서 상기 게이트 라인들(GL1~GLn)에 순차적으로 게이트 신호들을 인가하여 상기 게이트 라인들(GL1~GLn)을 순차적으로 스캐닝한다.
상기 데이터 드라이버(120)는 감마전압 발생부(미도시)로부터 제공된 감마 전압들을 이용하여 다수의 계조 전압들을 생성한다. 상기 데이터 드라이버(120)는 상기 타이밍 컨트롤러로부터 제공되는 상기 데이터 제어신호에 응답해서 상기 생성된 계조 전압들 중 상기 영상신호에 대응하는 계조 전압들을 선택하고, 선택된 계조 전압들을 데이터 신호로써 상기 데이터 라인들(DL1~DLm)에 각각 인가한다.
도 2는 도 1에 도시된 게이트 드라이버의 일 실시예에 따른 블록도이다.
도 2를 참조하면, 상기 게이트 드라이버(110)는 회로부(CP) 및 상기 회로부(CP)에 인접하여 구비된 배선부(LP)를 포함한다.
상기 회로부(CP)는 서로 종속적으로 연결된 제1 내지 제n+1 스테이지(SRC1~SRCn+1)를 포함하고, 상기 제1 내지 제n+1 스테이지(SRC1~SRCn+1)는 각각 제1 내지 제n 게이트 신호(OUT1~OUTn)를 순차적으로 출력한다.
상기 제1 내지 제n+1 스테이지(SRC1~SRCn+1) 각각은 제1 클럭단자(CK1), 제2 클럭단자(CK2), 제1 입력단자(IN1), 제2 입력단자(IN2), 오프전압단자(V1), 리셋단자(RE), 캐리단자(CR), 및 출력단자(OUT)를 포함한다.
상기 제1 내지 제n+1 스테이지(SRC1~SRCn+1) 중 홀수번째 스테이지(SRC1, SRC3,..., SRCn+1)의 상기 제1 클럭단자(CK1)에는 제1 클럭 신호(CKV)가 제공되고, 상기 제1 내지 제n+1 스테이지(SRC1~SRCn+1) 짝수번째 스테이지(SRC2,..., SRCn)의 상기 제1 클럭단자(CK1)에는 상기 제1 클럭 신호(CKV)와 다른 위상을 갖는 제2 클럭 신호(CKVB)가 제공된다. 한편, 상기 홀수번째 스테이지(SRC1, SRC3,..., SRCn+1)의 상기 제2 클럭단자(CK2)에는 상기 제2 클럭(CKVB)이 제공되고, 상기 짝수번째 스테이지(SRC2,..., SRCn)의 상기 제2 클럭단자(CK2)에는 상기 제1 클럭 신호(CKV)가 제공된다.
상기 제1 내지 제n+1 스테이지(SRC1~SRCn+1) 각각의 제1 입력단자(IN1)에는 개시신호(STV) 또는 이전 스테이지의 게이트 신호가 입력된다. 구체적으로, 상기 제1 스테이지(SRC1)의 상기 제1 입력단자(IN1)에는 상기 회로부(CP)의 동작이 개시하는 상기 개시신호(STV)가 제공된다. 상기 제2 내지 제n+1 스테이지(SRC2~SRCn+1) 각각의 제1 입력단자(IN1)에는 이전 스테이지의 게이트 신호가 입력된다.
한편, 상기 제1 내지 제n+1 스테이지(SRC1~SRCn+1) 각각의 제2 입력단자(IN2)에는 다음 스테이지의 캐리신호가 입력된다. 상기 제n+1 스테이지(SRCn+1)는 상기 n번째 스테이지(SRCn)의 제2 입력단자(IN2)에 캐리신호를 제공하기 위하여 더미로 마련된 스테이지이다. 상기 제n+1 스테이지(SRCn+1) 아래에는 스테이지가 존재하지 않으므로 상기 제n+1 스테이지(SRCn+1)의 제2 입력단자(IN2)에는 다음 스테이지의 캐리신호 대신에 상기 개시신호(STV)가 제공된다.
상기 제1 내지 제n 스테이지(SRC1~SRCn+1)의 상기 오프전압단자(V1)에는 오프전압(VSS)이 제공되고, 상기 제1 내지 제n+1 스테이지(SRC1~SRCn+1)의 리셋단자(RE)에는 상기 n+1번째 스테이지(SRCn+1)로부터 출력된 제n+1 게이트 신호가 제공된다.
상기 홀수번째 스테이지(SRC1, SRC3,..., SRCn+1)의 캐리단자(CR) 및 출력단자(OUT)에서는 상기 제1 클럭 신호(CKV)가 출력되고, 상기 짝수번째 스테이지(SRC2,...SRCn)의 캐리단자(CR) 및 출력단자(OUT)에서는 상기 제2 클럭(CKVB)이 출력된다. 상기 제2 내지 제n+1 스테이지(SRC2~SRCn+1)의 캐리단자(CR)로부터 출력된 캐리신호는 이전 스테이지의 제2 입력단자(IN2)로 제공된다. 또한, 상기 제1 내지 제n 스테이지(SRC1~SRCn)의 출력단자(OUT)로부터 각각 출력된 제1 내지 제n 게이트 신호(OUT1 ~ OUTn)는 다음 스테이지의 제1 입력단자(IN1)로 제공된다.
한편, 상기 배선부(LP)는 상기 제1 내지 제5 신호 라인(SL1, SL2, SL3, SL4, SL5)을 포함한다.
상기 제1 신호 라인(SL1)은 외부로부터 상기 오프전압(VSS)을 입력받는다. 상기 제2 신호 라인(SL2)은 외부로부터 상기 제1 클럭 신호(CKV)를 입력받고, 상기 제3 신호 라인(SL3)은 외부로부터 상기 제2 클럭(CKVB)을 입력받는다. 상기 제4 신호 라인(SL4)은 외부로부터 제공된 상기 개시신호(STV)를 상기 제1 스테이지(SRC1)의 제1 입력단자(IN1) 및 상기 제n+1 스테이지(SRCn+1)의 제2 입력단자(IN2)로 제공한다. 상기 제5 신호 라인(SL5)은 상기 제n+1 스테이지로(SRCn+1)부터 출력된 제n+1 게이트 신호를 상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)의 리셋단자(RE)로 제공한다.
상기 제5 신호 라인(SL5), 제4 신호 라인(SL4), 제3 신호 라인(SL3), 제2 신호 라인(SL2), 및 제1 신호 라인(SL1)은 순차적으로 상기 회로부(CP)에 인접하여 배치될 수 있다. 따라서, 상기 제1 신호 라인(SL1)은 다른 라인들(SL2~SL5)보다 상기 제1 베이스 기판(101)의 외곽에 배치될 수 있다.
상기 배선부(LP)는 제1 연결 라인, 제2 연결 라인, 및 제3 연결 라인(CL1, CL2, CL3)을 더 포함한다.
상기 제1 연결 라인(CL1)은 상기 제1 신호 라인(SL1)을 상기 회로부(CP)의 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)의 오프전압단자(V1)에 연결시킨다. 상기 제2 연결 라인(CL2)은 상기 제2 신호 라인(SL2)을 상기 회로부(CP)의 상기 홀수번째 스테이지(SRC1, SRC3,..., SRCn+1)의 제1 클럭단자(CK1) 및 상기 짝수번째 스테이지(SRC2,..., SRCn)의 제2 클럭단자(CK2)에 연결시킨다. 상기 제3 연결 라인(CL3)은 상기 제3 신호 라인(SL3)을 상기 회로부(CP)의 상기 짝수번째 스테이지(SRC2,..., SRCn)의 제1 클럭단자(CK1) 및 상기 홀수번째 스테이지(SRC1, SRC3,..., SRCn+1)의 제2 클럭단자(CK2)에 연결시킨다.
도 3은 도 2의 스테이지의 일 실시예에 따른 회로도이다.
상기 스테이지(SRC)는 풀업 구동부(411), 풀다운 구동부(412), 캐리부(413), 리플 제어부(414), 및 프레임 리셋부(415)를 포함한다.
상기 풀업 구동부(411)는 제1 트랜지스터(TR1) 및 제4 트랜지스터(TR4)를 포함한다.
상기 제1 트랜지스터(TR1)의 소스 전극은 대응하는 게이트 라인(GL)에 전기적으로 연결되고, 상기 제1 트랜지스터(TR1)의 게이트 전극 상기 제4 트랜지스터(TR4)의 소스 전극과 전기적으로 연결된다. 상기 제1 클럭단자(CK1)에 입력된 신호는 상기 제1 트랜지스터(TR1)의 드레인 전극에 인가된다.
상기 제4 트랜지스터(TR4)의 드레인 전극과 게이트 전극은 전기적으로 서로 연결되어 상기 제4 트랜지스터(TR4)는 다이오드 기능을 수행한다. 상기 제4 트랜지스터(TR4)의 드레인 전극과 게이트 전극에는 개시신호(STV) 또는 이전 스테이지의 캐리신호가 인가된다.
상기 풀다운 구동부(412)는 제2 트랜지스터(TR2), 제9 트랜지스터(TR9), 및 제14 트랜지스터(TR14)를 포함한다.
상기 제2 트랜지스터(TR2)의 게이트 전극에는 다음 스테이지의 게이트 신호가 인가되고, 상기 제2 트랜지스터(TR2)의 소스 전극에는 상기 오프전압(VSS)이 인가된다. 상기 제2 트랜지스터(TR2)의 드레인 전극은 상기 게이트 라인(GL)에 전기적으로 연결된다.
상기 제9 트랜지스터(TR9)의 게이트 전극에는 다음 스테이지의 게이트 신호가 인가되고, 상기 제9 트랜지스터(TR9)의 소스 전극에는 상기 오프전압(VSS)이 인가된다. 상기 제9 트랜지스터(TR9)의 드레인 전극은 상기 제1 트랜지스터(TR1)의 게이트 전극에 전기적으로 연결된다.
상기 제14 트랜지스터(TR14)의 소스 전극에는 상기 오프전압(VSS)이 인가되고, 상기 제14 트랜지스터(TR14)의 드레인 전극은 상기 게이트 라인(GL)과 전기적으로 연결된다. 상기 제1 및 제2 트랜지스터(TR1, TR2)는 상기 게이트 라인(GL)의 일단에 연결되고, 상기 제14 트랜지스터(TR14)는 상기 게이트 라인(GL)의 타단에 연결된다. 상기 제14 트랜지스터(TR14)의 게이트 전극에는 다음 스테이지의 게이트 신호가 인가된다.
상기 캐리부(413)는 제15 트랜지스터(TR15)를 포함한다. 상기 제15 트랜지스터(TR15)의 게이트 전극과 드레인 전극은 각각 상기 제1 트랜지스터(TR1)의 게이트 전극 및 드레인 전극에 연결된다.
상기 제15 트랜지스터(TR15)의 소스 전극에서 출력되는 캐리신호는 상기 제1 트랜지스터(TR1)의 소스 전극에서 출력되는 게이트 신호와 동일하다. 상기 제15 트랜지스터(TR15)의 소스 전극은 다음 스테이지의 제4 트랜지스터의 게이트 전극 및 드레인 전극에 전기적으로 연결되어 상기 캐리신호는 다음 스테이지의 제4 트랜지스터의 게이트 전극 및 드레인 전극에 인가된다.
상기 리플 제어부(414)는 제3 트랜지스터(TR3), 제5 트랜지스터(TR5), 제7 트랜지스터(TR7), 제8 트랜지스터(TR8), 제10 트랜지스터(TR10), 제11 트랜지스터(TR11), 제12 트랜지스터(TR12), 및 제13 트랜지스터(TR13)를 포함한다.
상기 제3 트랜지스터(TR3)의 소스 전극과 드레인 전극은 각각 상기 제2 트랜지스터(TR2)의 드레인 전극과 소스 전극에 전기적으로 연결된다. 상기 제3 트랜지스터(TR3)의 게이트 전극은 상기 제8 트랜지스터(TR8)의 드레인 전극과 전기적으로 연결된다.
상기 제5 트랜지스터(TR5)의 게이트 전극에는 제2 클럭단자(CK2)에 입력된 신호가 인가되고, 상기 제5 트랜지스터(TR5)의 소스 전극에는 상기 오프전압(VSS)이 인가된다. 상기 제5 트랜지스터(TR5)의 드레인 전극은 상기 제15 트랜지스터(TR15)의 소스 전극과 전기적으로 연결된다.
상기 제7 트랜지스터(TR7)의 게이트 전극과 드레인 전극에는 상기 제1 클럭단자(CK1)로 입력되는 신호가 인가되고, 상기 제7 트랜지스터(TR7)의 소스 전극은 상기 제8 트랜지스터(TR8)의 드레인 전극과 전기적으로 연결된다.
상기 제8 트랜지스터(TR8)의 드레인 전극은 상기 제7 트랜지스터(TR7)의 소스 전극 및 상기 제3 트랜지스터(TR3)의 게이트 전극과 전기적으로 연결된다. 또한, 상기 제8 트랜지스터(TR8)의 소스 전극에는 상기 오프전압(VSS)이 인가되고, 상기 제8 트랜지스터(TR8)의 게이트 전극은 상기 제13 트랜지스터(TR13)의 게이트 전극, 상기 제15 트랜지스터(TR15)의 소스 전극, 및 상기 제5 트랜지스터(TR5)의 드레인 전극과 전기적으로 연결된다.
상기 제10 트랜지스터(TR10)의 게이트 전극에는 상기 제1 클럭단자(CK1)로 입력된 신호가 인가되고, 상기 제10 트랜지스터(TR10)의 드레인 전극은 상기 제5 트랜지스터(TR5)의 드레인 전극, 상기 제8 트랜지스터(TR8)의 게이트 전극, 상기 제13 트랜지스터(TR13)의 게이트 전극, 및 상기 제15 트랜지스터(TR15)의 소스 전극에 전기적으로 연결된다. 상기 제10 트랜지스터(TR10)의 소스 전극은 상기 제11 트랜지스터(TR11)의 소스 전극, 상기 제6 트랜지스터(TR6)의 드레인 전극, 상기 제9 트랜지스터(TR9)의 드레인 전극, 상기 제4 트랜지스터(TR4)의 소스 전극, 상기 제1 트랜지스터(TR1)의 게이트 전극, 및 상기 제15 트랜지스터(TR15)의 게이트 전극과 전기적으로 연결된다.
상기 제11 트랜지스터(TR11)의 게이트 전극에는 상기 제2 클럭단자(CK2)에 입력된 신호가 인가되고, 상기 제11 트랜지스터(TR11)의 소스 전극에는 상기 제10 트랜지스터(TR10)의 소스 전극, 상기 제6 트랜지스터(TR6)의 드레인 전극, 상기 제9 트랜지스터(TR9)의 드레인 전극, 상기 제1 트랜지스터(TR1)의 게이트 전극, 및 상기 제15 트랜지스터(TR15)의 게이트 전극이 전기적으로 연결된다. 상기 제11 트랜지스터(TR11)의 드레인 전극에는 상기 개시신호(STV) 또는 이전 스테이지의 캐리신호가 인가된다.
상기 제12 트랜지스터(TR12)의 게이트 전극 및 소스 전극에는 상기 제1 클럭단자(CK1)에 입력된 신호가 인가되고, 상기 제12 트랜지스터(TR12)의 드레인 전극은 상기 제13 트랜지스터(TR13)의 소스 전극, 상기 제7 트랜지스터(TR7)의 소스 전극, 및 상기 제8 트랜지스터(TR8)의 드레인 전극과 전기적으로 연결된다.
상기 제13 트랜지스터(TR13)의 드레인 전극에는 상기 오프전압(VSS)이 인가되고, 상기 제13 트랜지스터(TR13)의 소스 전극은 상기 제12 트랜지스터(TR12)의 드레인 전극, 상기 제7 트랜지스터(TR7)의 소스 전극, 및 상기 제8 트랜지스터(TR8)의 드레인 전극과 전기적으로 연결된다. 상기 제13 트랜지스터(TR13)의 게이트 전극은 상기 제8 트랜지스터(TR8)의 게이트 전극 및 상기 제15 트랜지스터(TR15)의 소스 전극과 전기적으로 연결된다.
상기 프레임 리셋부(415)는 상기 제6 트랜지스터(TR6)를 포함한다.
상기 제6 트랜지스터(TR6)의 게이트 전극에는 마지막 스테이지의 게이트 신호가 인가되고, 상기 제6 트랜지스터(TR6)의 드레인 전극에는 상기 제4 트랜지스터(TR4)의 소스 전극 및 상기 제1 트랜지스터(TR1)의 게이트 전극이 전기적으로 연결된다. 또한, 상기 제6 트랜지스터(TR6)의 소스 전극에는 상기 오프전압(VSS)이 인가된다.
마지막 스테이지의 게이트 신호가 상기 제6 트랜지스터(TR6)에 인가되면, 상기 제6 트랜지스터(TR6)가 턴온되어 상기 오프전압(VSS)이 상기 제1 트랜지스터(TR1)의 게이트 전극에 인가되어 모든 스테이지를 리셋한다.
도 4는 도 1의 'AA' 영역의 일 실시예에 따른 평면도이다. 다만, 설명의 편의를 위해, 도 4에는 각 스테이지에 구비되는 콘택홀들 및 스페이서들만을 도시하였고, 각 스테이지에 구비되는 트랜지스터들 및 이들을 연결하는 신호 라인들을 생략하여 도시하였다. 도시하였다.
도 4를 참조하면, 상기 게이트 드라이버(110)는 상기 회로부(CP) 및 상기 배선부(LP)를 포함한다.
상기 배선부(LP)는 복수의 신호 라인들을 포함하고, 상기 신호 라인들 연결하기 위한 제1 콘택홀(CH1)이 형성된다. 도 4에 도시된 바와 같이, 상기 배선부(LP)의 적어도 일부는 실런트(301)에 의해 커버될 수 있다.
상기 회로부(CP)는 복수의 스테이지(SRCi-2~SRCi+4)를 포함하고, 상기 스테이지들(SRCi-2~SRCi+4)은 도 4에 도시된 스테이지 영역들(SRAi-2~SRAi+4)에 각각 구비된다. 도 4에 도시되지 않았지만, 상기 스테이지들(SRCi-2~SRCi+4) 각각은 상기 제1 내지 제15 트랜지스터(TR1~TR15)를 포함한다.
구체적으로, 예를 들어, 상기 제4 트랜지스터(TR4)는 제1 트랜지스터 영역(A1) 내에 위치하고, 상기 제5 트랜지스터(TR5)는 제2 트랜지스터 영역(A2) 내에 위치하며, 상기 제6 트랜지스터(TR6)는 제3 트랜지스터 영역(A3) 내에 위치하고, 상기 제15 트랜지스터(TR15)는 제4 트랜지스터 영역(A4) 내에 위치하며, 상기 제11 트랜지스터(TR11)는 제5 트랜지스터 영역(A5) 내에 위치하고, 상기 제9 및 제10 트랜지스터(TR9, TR10)는 제6 트랜지스터 영역(A6) 내에 위치하며, 상기 제12 및 제13 트랜지스터(TR12, TR13)는 제7 트랜지스터 영역(A7) 내에 위치하고, 상기 제7 및 제8 트랜지스터(TR7, TR8)는 제8 트랜지스터 영역(A8) 내에 위치하며, 제1 내지 제3 트랜지스터(TR1~TR3)는 제9 트랜지스터 영역(A9) 내에 위치할 수 있다.
도 4에 도시되지 않았지만, 상기 제1 내지 제13 및 제15 트랜지스터(TR1~TR13, TR15)를 연결하는 복수의 신호 라인이 상기 회로부(CP) 내에 구비된다. 또한, 상기 회로부(CP)는 상기 신호 라인들을 연결시키기 위한 상기 제1 콘택홀(CH1)이 형성된다. 도 4에 도시되지 않았지만, 상기 제14 트랜지스터(TR14)는 상기 표시 영역(DA)의 우측에 위치한 주변영역에 구비될 수 있다.
상기 제1 내지 제15 트랜지스터(TR1~TR15)의 배치 형태는 예로써 설명한 것으로 실시형태에 따라 다를 수 있다.
도 4에 도시된 바와 같이, 상기 주변 영역(PA)에는 상기 제1 및 제2 기판(101, 201) 사이의 간격을 유지하는 제1 컬럼 스페이서(CS1)가 상기 제1 및 제2 기판(101, 201) 사이에 구비된다. 평면상에서 볼 때, 상기 제1 컬럼 스페이서(CS1)는 상기 제1 콘택홀(CS1)이 형성된 영역을 제외한 다른 영역에 구비된 것을 볼 수 있다.
구체적으로, 상기 제1 컬럼 스페이서(CS1)는 상기 제1 콘택홀(CS1)이 형성된 영역을 제외한 다른 영역에서 상기 제1 내지 제15 트랜지스터(TR1~TR15) 및 상기 제1 내지 제5 신호 라인(SL1~SL5) 상에 구비될 수 있다.
상기 제1 컬럼 스페이서(CS1)는 도 4의 상기 제1 컬럼 스페이서(CS1)로 표시된 위치에 일체로 구비될 수 있고, 상기 제1 컬럼 스페이서(CS1)로 표시된 위치에 복수 개로 구분되어 구비될 수도 있다.
또한, 상기 제1 컬럼 스페이서(CS1)의 배치 형태는 실시 형태에 따라 달라질 수 있다. 일 예로, 인접한 두 스테이지 영역 상에 구비된 컬럼 스페이서는 서로 연결되어 구비될 수 있다.
상기 제1 컬럼 스페이서(CS1)에 관한 더 구체적인 설명은 도 5 및 도 6을 참조하여 아래에 기재한다.
도 5는 도 1의 I-I' 선을 따라 자른 일 실시예에 따른 단면도이다. 설명의 편의를 위해, 도 5에서는 표시패널의 일부분만을 예로써 도시하였다.
도 5를 참조하면, 상기 제1 기판(101)은 제1 베이스 기판(111), 상기 제1 베이스 기판(111) 상에 구비된 게이트 전극(GE) 및 제1 신호 라인(SLA)을 포함한다. 상기 게이트 전극(GE) 및 상기 제1 신호 라인(SLA)은 동일한 물질로 구성될 수 있다.
상기 게이트 전극(GE) 및 상기 제1 신호 라인(SLA) 상에는 게이트 절연막(112)이 구비된다. 상기 게이트 절연막(112) 상에는 소스 전극(SE), 드레인 전극(DE), 및 제2 신호 라인(SLB)이 구비된다. 상기 제2 신호 라인(SLB)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 동일한 공정으로 구비되고 동일한 물질로 구성될 수 있다. 도 2의 제1 내지 제4 신호 라인(SL1~SL4)은 상기 제1 신호 라인(SLA) 또는 상기 제2 신호 라인(SLB)일 수 있다.
상기 소스 전극(SE)과 상기 게이트 전극(GE) 사이 및 상기 드레인 전극(DE)과 상기 게이트 전극(GE) 사이에는 반도체층(SL)이 더 구비될 수 있다.
상기 소스 전극(SE), 상기 드레인 전극(DE), 및 상기 제2 신호 라인(SLB) 상에는 보호막(113)이 더 구비된다. 상기 보호막(113)은 유기 물질 또는 무기 물질로 이루어질 수 있다.
상기 제2 신호 라인(SLB)은 상기 보호막(113)에 의해서만 커버되고, 상기 제1 신호 라인(SLA)은 상기 게이트 절연막 및 상기 보호막에 의해서 커버된다.
상기 보호막(113)에는 상기 제1 및 제2 신호 라인(SLA, SLB), 상기 소스 전극(SE), 및 상기 드레인 전극(DE)의 일부를 노출시키는 콘택홀이 형성될 수 있다.
상기 주변 영역(PA)의 상기 제1 및 제2 신호 라인(SLA, SLB)의 일부를 노출시키는 콘택홀을 상기 제1 콘택홀(CH1)이라 하고, 상기 표시 영역(DA)의 상기 드레인 전극(DE)의 일부를 노출시키는 콘택홀을 제2 콘택홀(CH2)이라 한다.
상기 제1 및 제2 신호 라인(SLA, SLB)에 형성된 상기 제1 콘택홀(CH1)에는 브리지 전극(BE)이 구비되어 상기 제1 및 제2 신호 라인(SLA, SLB)을 연결시킬 수 있다. 또한, 상기 표시 영역(DA)에 구비된 상기 드레인 전극(DE)의 일부를 노출시키는 제2 콘택홀(CH2)을 통하여 상기 드레인 전극(DE)에 연결되도록 상기 보호막(113) 상에 화소 전극(PE)이 구비되고, 상기 화소 전극(PE)은 상기 드레인 전극(DE)으로부터 출력되는 신호를 인가받는다.
상기 브리지 전극(BE)과 상기 화소 전극(PE)은 동일한 공정으로 구비되고 동일한 물질로 구성될 수 있다.
상기 제1 기판(101)은 상기 주변 영역(PA)에 구비된 제1 박막 트랜지스터(TRA) 및 상기 표시 영역(DA)에 구비된 제2 박막 트랜지스터(TRB)를 포함한다.
상기 제1 박막 트랜지스터(TRA)는 상기 게이트 드라이버(110)에 구비된 스테이지의 트랜지스터 중 하나를 예로써 도시한 것이다. 상기 제2 박막 트랜지스터(TRB)는 게이트 전극(GE)이 대응하는 게이트 라인에 연결되고, 소스 전극(SE)이 대응하는 데이터 라인에 연결되어 게이트 신호 및 데이터 신호를 인가받아 소정의 시점에 드레인 전극으로 데이터 전압을 출력한다.
상기 제1 및 상기 제2 박막 트랜지스터(TRA)에 포함된 상기 반도체층(SL)은 동일한 물질로 구성될 수 있다.
상기 제2 기판(201)은 제2 베이스 기판(211) 및 블랙 매트릭스(212)을 구비한다.
상기 제2 베이스 기판(211)은 투명한 유리 기판일 수 있다. 상기 블랙 매트릭스(212)는 차광성 물질로 이루어지고, 상기 주변 영역(PA)에 형성된다. 또한, 상기 블랙 매트릭스(212)는 상기 표시 영역(DA) 중 비유효 영역, 즉 상기 화소 전극(PE)이 구비되지 않은 영역에 더 형성될 수 있다. 상기 블랙 매트릭스(212)는 크롬(Cr)과 같은 금속 물질로 이루어질 수 있다.
도 5에 도시된 바와 같이, 상기 제2 기판(201)은 상기 제2 베이스 기판(211) 및 상기 블랙 매트릭스(212) 상에 형성되고 투명성 도전 물질로 이루어진 공통전극(CE)을 더 구비할 수 있다.
한편, 상기 제1 및 제2 기판(101, 201) 사이에는 실런트(301)가 개재되고, 열 압착 공정을 통해 상기 제1 기판(101)과 상기 제2 기판(201)이 상기 실런트(301)에 의해서 결합된다. 특히, 상기 실런트(301)는 상기 게이트 드라이버(110)의 적어도 일부 상에 형성될 수 있고 상기 게이트 드라이버(110)를 커버한다.
이후, 액정 물질이 상기 제1 및 제2 기판(101, 201) 사이의 공간에 주입되면, 상기 액정층(300)이 상기 제1 및 제2 기판(101, 201) 사이에 형성된다. 또한, 상기 실런트(301)는 상기 게이트 드라이버(110)와 상기 공통전극(CE) 사이에 형성되는 기생 커패시턴스를 감소시킨다.
상기 표시장치(100)는 상기 제1 및 제2 기판(101, 201) 사이의 간격을 일정하게 유지하기 위해 상기 주변 영역(PA)에 구비된 제1 컬럼 스페이서(CS1) 및 상기 표시 영역(DA)에 구비된 제2 컬럼 스페이서(CS2)를 더 포함한다.
상기 제1 컬럼 스페이서(CS1)는 상기 제1 콘택홀(CH1)이 구비되지 않은 비콘택 영역(CA2)에 대응하여 구비된다. 상기 제1 컬럼 스페이서(CS1)가 상기 제1 콘택홀(CH1)이 구비되는 콘택 영역(CA1)에도 형성되는 경우 상기 콘택 영역(CA1) 주위로 부식이 발생하여 상기 표시장치(100)의 오작동을 유발할 수 있다. 따라서, 상기 제1 컬럼 스페이서(CS1)를 상기 비콘택 영역(CA2)에만 형성함으로써 상기 표시장치(100)의 오작동의 발생을 감소시킬 수 있다.
한편, 상기 제2 컬럼 스페이서(CS2)는 상기 표시 영역(DA) 중 상기 비유효 영역에 구비된다.
상기 제1 컬럼 스페이서(CS1)는 상기 제2 컬럼 스페이서(CS2)보다 낮은 높이를 갖도록 형성될 수 있다. 상기 제1 및 제2 컬럼 스페이서(CS1, CS2)의 높이 차이는 상기 제1 및 제2 컬럼 스페이서(CS1, CS2)의 형성 과정에서 사용되는 마스크의 개구의 크기를 조절하여 조절될 수 있다.
또한, 도 5에서 상기 제1 컬럼 스페이서(CS1)는 상기 보호막(113)과 접하지 않도록, 즉 상기 보호막(113)과 소정의 간격 이격되어 구비될 수 있다. 다만, 실시형태에 따라, 상기 제1 컬럼 스페이서(CS1)는 상기 보호막(113)과 접할 수 있다.
도 4를 참고하면, 상기 제1 컬럼 스페이서(CS1)는 인접한 스테이지의 비콘택 영역을 따라 구비되어 스트라이프 형태로 구비될 수 있다.
도 6은 도 1의 I-I' 선을 따라 자른 다른 실시예에 따른 단면도이다.
이하의 표시장치에 관한 구체적인 설명에 있어서, 도 5에 설명된 구성과 동일한 구성에 대하여는 동일한 참조부호를 병기하고 중복되는 설명을 생략한다.
상기 주변 영역(PA)에 구비된 상기 블랙 매트릭스(212)는 위치에 따라 서로 다른 두께를 갖도록 구비된다. 구체적으로 상기 콘택 영역(CA1)에 구비된 블랙 매트릭스는 상기 비콘택 영역(CA2)에 구비된 블랙 매트릭스보다 얇은 두께를 갖도록 형성된다. 더 구체적으로, 상기 콘택 영역(CA1)에 대응하여 구비된 블랙 매트릭스의 두께는 상기 비콘택 영역(CA2)에 대응하여 구비된 블랙 매트릭스의 두께 비는 0.8이하일 수 있다.
상기 주변 영역(PA)에 구비된 상기 블랙 매트릭스(212)의 두께는 상기 제1 컬럼 스페이서(CS1)의 위치에 따라 조절될 수도 있다. 구체적으로, 상기 제1 컬럼 스페이서(CS1)가 상부에 구비되지 않은 블랙 매트릭스의 두께는 상기 제1 컬럼 스페이서(CS1)가 상부에 구비된 블랙 매트릭스의 두께보다 얇게 구비될 수 있다.
상기 블랙 매트릭스(212)의 두께는 상기 블랙 매트릭스(212)의 형성 과정에서 하프톤 마스크 또는 슬릿 마스크를 사용하여 조절할 수 있다.
상기 콘택 영역(CA1)에는 상기 브리지 전극(BE)이 구비되므로 상기 브리지 전극(BE)과 상기 공통 전극(CE) 사이에 기생 커패시턴스가 증가할 수 있다. 따라서, 상기 콘택 영역(CA1)에 형성된 블랙 매트릭스의 두께를 감소시키면 상기 공통 전극(CE)과 상기 브리지 전극(BE) 사이의 거리를 증가시킬 수 있으므로 기생 커패시턴스를 감소시킬 수 있다. 따라서, 상기 블랙 매트릭스(212)의 두께를 조절함으로써 상기 표시장치(100)의 오작동의 발생을 감소시킬 수 있다.
도 6의 표시장치와 관련하여 구체적인 예를 들어 설명하면 다음과 같다.
상기 제1 및 제2 베이스 기판(111, 211) 사이의 간격을 의미하는 셀갭이 3.2μm이하인 표시장치를 제조함에 있어서, 상기 공통 전극(CE)과 상기 브리지 전극(BE)과의 거리는 약 0.4μm 이하가 된다. 한편, 상기 블랙 매트릭스(212)는 약 1.4μm의 두께로 형성되는데, 상기 비콘택 영역(CA2)의 블랙 매트릭스의 두께는 유지하면서 상기 콘택 영역(CA1)의 블랙 매트릭스의 두께를 약 1.0μm로 감소시킬 수 있다.
이러한 경우, 상기 공통 전극(CE)과 상기 브리지 전극(BE) 사이의 거리는 약 0.8μm가 된다. 커패시턴스는 면적에 비례하고 거리에 반비례하므로, 상기 공통 전극(CE)과 상기 브리지 전극(BE) 사이의 거리를 두 배로 증가시키면, 기생 커패시턴스를 반으로 감소시킬 수 있다.
도 5 및 도 6에서는 상기 제1 및 제2 기판(101, 201)의 간격을 유지하는 스페이서로서 컬럼 스페이서만을 도시하였으나, 실시형태에 따라 비드 스페이서도 사용될 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시장치 101: 제1 기판
110: 게이트 드라이버 120: 데이터 드라이버
150: 타이밍 컨트롤러 201: 제2 기판
300: 액정층

Claims (20)

  1. 복수의 화소가 구비되어 영상을 표시하는 표시영역 및 상기 화소들을 구동하는 구동회로가 구비되는 주변영역을 포함하는 제1 기판;
    상기 제1 기판과 마주하는 제2 기판;
    상기 제1 및 제2 기판 사이에 개재된 액정층;
    상기 제1 및 제2 기판 사이의 간격을 유지하고 상기 주변영역에 대응하여 구비된 제1 스페이서; 및
    상기 제1 및 제2 기판 사이의 간격을 유지하고 상기 표시영역에 대응하여 구비된 제2 스페이서를 포함하고,
    상기 구동회로는,
    제1 신호 라인;
    상기 제1 신호 라인과 절연되게 구비된 제2 신호 라인;
    상기 제1 및 제2 신호 라인 상에 구비되어 상기 제1 및 제2 신호 라인 각각의 일부를 노출시키는 제1 콘택홀이 형성된 제1 보호막; 및
    상기 제1 보호막 상에 구비되고 상기 제1 콘택홀을 통해 상기 제1 및 제2 신호 라인을 연결하는 브리지 전극을 포함하고,
    상기 주변영역은 상기 제1 콘택홀이 구비된 콘택 영역 및 상기 콘택 영역 외의 비콘택 영역을 포함하며, 상기 제1 스페이서는 상기 비콘택 영역에 대응하여 구비되고,
    상기 제2 기판은,
    제2 베이스 기판; 및
    상기 제2 베이스 기판 상에 구비된 블랙 매트릭스를 포함하고,
    상기 블랙 매트릭스는 상기 콘택 영역에 대응하는 제1 영역 및 상기 비콘택 영역에 대응하는 제2 영역을 포함하고, 상기 제1 영역의 블랙 매트릭스는 상기 제2 영역의 블랙 매트릭스보다 얇은 두께를 갖는 것을 특징으로 하는 표시장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 제2 영역의 블랙 매트릭스의 두께에 대한 상기 제1 영역의 블랙 매트릭스의 두께의 비는 0.8보다 작거나 같은 것을 특징으로 하는 표시장치.
  5. 삭제
  6. 제1항에 있어서, 상기 제2 기판은 상기 블랙 매트릭스 상에 형성된 공통 전극을 더 포함하고, 상기 제1 및 제2 스페이서는 상기 공통 전극 상에 형성되는 것을 특징으로 하는 표시장치.
  7. 제6항에 있어서, 상기 콘택 영역의 상기 보호막과 상기 공통 전극 사이의 간격은 상기 비콘택 영역의 상기 보호막과 상기 공통 전극 사이의 간격은 서로 다르고, 상기 간격은 상기 블랙 매트릭스의 두께에 의해 조절되는 것을 특징으로 하는 표시장치.
  8. 제1항에 있어서, 상기 화소 각각은,
    제1 방향으로 연장되어 구비된 게이트 라인;
    상기 게이트 라인과 절연되게 교차하고 상기 제1 방향과 다른 제2 방향으로 연장되어 구비된 데이터 라인;
    제2 반도체 층을 포함하고 상기 게이트 라인 및 상기 데이터 라인에 연결된 제2 스위칭 소자;
    상기 제2 스위칭 소자 상에 형성되고 상기 제2 스위칭 소자의 적어도 일부를 노출시키는 제2 콘택홀을 포함하는 제2 보호막; 및
    상기 제2 보호막 상에 구비되어 상기 제2 콘택홀을 통해 상기 제2 스위칭 소자에 연결되는 화소 전극을 포함하는 것을 특징으로 하는 표시장치.
  9. 제8항에 있어서, 상기 구동회로는 상기 게이트 라인에 게이트 신호를 공급하는 게이트 드라이버이고, 상기 게이트 드라이버는 상기 화소들의 형성을 위한 박막 공정을 통해 상기 제1 기판에 형성되는 것을 특징으로 하는 표시장치.
  10. 제9항에 있어서, 상기 게이트 드라이버는 상기 제1 및 제2 신호 라인들에 연결되는 제1 스위칭 소자를 더 포함하고, 상기 제1 콘택홀은 복수 개로 구비되며, 상기 제1 스페이서는 서로 인접한 두 제1 콘택홀 사이의 비콘택 영역에 대응하여 상기 제1 스위칭 소자 상에 구비되는 것을 특징으로 하는 표시장치.
  11. 제8항에 있어서, 상기 구동회로는 상기 제1 및 제2 신호 라인들에 연결되고 제1 반도체 층을 갖는 제1 스위칭 소자를 더 포함하고, 상기 제1 및 제2 반도체 층은 동일한 물질로 구성된 것을 특징으로 하는 표시장치.
  12. 제8항에 있어서, 상기 제1 및 제2 보호막은 동일한 물질로 구성된 것을 특징으로 하는 표시장치.
  13. 제8항에 있어서, 상기 브리지 전극 및 상기 화소 전극은 동일한 물질로 구성된 것을 특징으로 하는 표시장치.
  14. 제8항에 있어서, 상기 제1 신호 라인은 상기 게이트 라인과 동일한 물질로 구성되고, 상기 제2 신호 라인은 상기 데이터 라인과 동일한 물질로 구성되는 것을 특징으로 하는 표시장치.
  15. 제1항에 있어서, 상기 제1 및 제2 기판 사이에 개재되어 상기 제1 및 제2 기판을 결합시키고 상기 구동회로의 적어도 일부를 커버하는 결합부재를 포함하는 것을 특징으로 하는 표시장치.
  16. 제1항에 있어서, 상기 제1 및 제2 스페이서는 컬럼 스페이서인 것을 특징으로 하는 표시장치.
  17. 제16항에 있어서, 상기 제1 스페이서는 상기 제2 스페이서보다 낮은 높이를 갖는 것을 특징으로 하는 표시장치.
  18. 제1항에 있어서, 상기 제1 스페이서는 상기 제1 보호막과 소정의 간격 이격되어 구비되는 것을 특징으로 하는 표시장치.
  19. 제1항에 있어서, 상기 구동회로는 복수의 스테이지를 포함하는 게이트 드라이버이고, 상기 제1 콘택홀은 복수 개로 구비되며, 상기 제1 스페이서는 서로 인접한 두 제1 콘택홀 사이의 비콘택 영역에 대응하여 구비되는 것을 특징으로 하는 표시장치.
  20. 제19항에 있어서, 상기 스테이지들은 상기 제1 및 제2 신호 라인에 연결된 제1 스위칭 소자를 더 포함하고, 상기 제1 스페이서는 상기 제1 스위칭 소자 상에 구비되는 것을 특징으로 하는 표시장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101800356B1 (ko) * 2011-11-09 2017-11-22 엘지디스플레이 주식회사 게이트 인 패널 구조 유기전계 발광소자용 어레이 기판
KR20130139474A (ko) * 2012-06-13 2013-12-23 삼성디스플레이 주식회사 액정 표시 장치 및 액정 표시 장치의 제조 방법
JP2015230607A (ja) * 2014-06-05 2015-12-21 株式会社ジャパンディスプレイ 表示装置
KR102313489B1 (ko) * 2015-01-21 2021-10-18 삼성디스플레이 주식회사 터치패널 및 이를 포함하는 표시장치
KR102354974B1 (ko) * 2015-06-22 2022-01-25 삼성디스플레이 주식회사 표시장치
CN110473895B (zh) * 2018-05-09 2022-01-18 京东方科技集团股份有限公司 一种oled显示基板及其制作方法、显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050117094A1 (en) 2003-12-01 2005-06-02 Lg. Philips Lcd Co., Ltd. Liquid crystal display device and method of fabricating the same
US20050206812A1 (en) 2004-03-16 2005-09-22 Sharp Kabushiki Kaisha Color filter substrate and display apparatus using the same
JP2006065327A (ja) 2004-08-24 2006-03-09 Samsung Electronics Co Ltd 表示基板、これの製造方法及びこれを有する液晶表示装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6630977B1 (en) 1999-05-20 2003-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with capacitor formed around contact hole
US6642986B2 (en) * 2001-04-13 2003-11-04 Koninklijke Philips Electronics N.V. Liquid crystal display device having uniform integrated spacers
US7113249B2 (en) 2003-01-06 2006-09-26 Dai Nippon Printing Co., Ltd. Monochrome liquid crystal display having higher spaces in pixel area than in peripheral area and production method therefor
US8125601B2 (en) * 2003-01-08 2012-02-28 Samsung Electronics Co., Ltd. Upper substrate and liquid crystal display device having the same
US20040169643A1 (en) * 2003-02-27 2004-09-02 Kuo-Hao Tseng Touch panel and method for fabricating the same
KR101159318B1 (ko) 2005-05-31 2012-06-22 엘지디스플레이 주식회사 액정 표시 장치
KR100920481B1 (ko) 2006-05-10 2009-10-08 엘지디스플레이 주식회사 횡전계 방식 액정표시장치와 그 제조방법
KR101213554B1 (ko) 2006-06-20 2012-12-18 가부시키가이샤 아루박 액정 표시 장치용 컬러 필터 기판 및 그의 제조 방법
KR101296629B1 (ko) 2006-07-31 2013-08-14 엘지디스플레이 주식회사 액정표시장치 및 그의 제조방법
KR101308589B1 (ko) 2006-11-09 2013-09-13 삼성디스플레이 주식회사 표시패널 및 이의 제조 방법
KR100970925B1 (ko) * 2006-12-29 2010-07-20 엘지디스플레이 주식회사 액정표시장치 및 이의 제조방법
JP5288729B2 (ja) 2007-05-23 2013-09-11 株式会社ジャパンディスプレイセントラル 液晶表示装置
TWI372267B (en) * 2008-04-28 2012-09-11 Au Optronics Corp Touch panel, color filter substrate and fabricating method thereof
TWI390283B (zh) * 2008-05-09 2013-03-21 Au Optronics Corp 觸控式面板
TWI367442B (en) * 2008-08-27 2012-07-01 Au Optronics Corp Touch panel

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050117094A1 (en) 2003-12-01 2005-06-02 Lg. Philips Lcd Co., Ltd. Liquid crystal display device and method of fabricating the same
US20050206812A1 (en) 2004-03-16 2005-09-22 Sharp Kabushiki Kaisha Color filter substrate and display apparatus using the same
JP2005266011A (ja) 2004-03-16 2005-09-29 Sharp Corp カラーフィルタ基板及びそれを用いた表示装置
JP2006065327A (ja) 2004-08-24 2006-03-09 Samsung Electronics Co Ltd 表示基板、これの製造方法及びこれを有する液晶表示装置
US20060061711A1 (en) 2004-08-24 2006-03-23 Samsung Electronics Co., Ltd. Display substrate, method of manufacturing the same and liquid crystal display device having the same

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KR20120061108A (ko) 2012-06-13
JP2012093709A (ja) 2012-05-17

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