KR20210042193A - 표시패널 - Google Patents

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KR20210042193A
KR20210042193A KR1020190124374A KR20190124374A KR20210042193A KR 20210042193 A KR20210042193 A KR 20210042193A KR 1020190124374 A KR1020190124374 A KR 1020190124374A KR 20190124374 A KR20190124374 A KR 20190124374A KR 20210042193 A KR20210042193 A KR 20210042193A
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김태섭
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Abstract

표시기판은 스캔 구동회로, 스캔라인, 및 절연패턴을 포함한다. 스캔 구동회로는 복수 개의 절연층 상에 배치된 연결전극, 복수 개의 신호라인들, 및 복수 개의 신호라인들에 연결된 스테이지 회로를 포함하고, 비표시영역에 중첩한다. 스캔라인은 표시영역에 중첩하고, 스캔 구동회로에 연결된다. 절연패턴은 복수 개의 절연층 상에 배치되고, 연결전극을 커버하며, 실런트에 접촉한다.

Description

표시패널{DISPLAY PANEL}
본 발명은 표시패널에 관한 것으로, 좀 더 상세히는 일체화된 스캔 구동회로를 포함하는 표시패널에 관한 것이다.
표시패널은 2개의 표시기판을 포함한다. 2개의 표시기판은 실런트에 의해 결합될 수 있다. 2개의 표시기판 중 하나는 어레이 기판일 수 있고, 다른 하나는 컬러필터 기판일 수 있다.
어레이 기판은 복수 개의 게이트 라인들, 복수 개의 데이터 라인들, 상기 복수 개의 게이트 라인들과 상기 복수 개의 데이터 라인들에 연결된 복수 개의 트랜지스터들을 포함한다. 상기 트랜지스터들은 화소를 이룬다.
표시패널은 상기 복수 개의 게이트 라인들에 게이트 신호들을 제공하는 게이트 구동회로 및 상기 복수 개의 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로를 포함한다.
본 발명은 불량이 감소된 표시패널을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시패널은 표시영역 및 상기 표시영역의 외측에 배치된 비표시영역을 포함하는 제1 표시기판, 상기 제1 표시기판과 마주하는 제2 표시기판 및 상기 비표시영역에 중첩하고, 상기 제1 표시기판과 상기 제2 표시기판을 결합시키는 실런트를 포함한다. 상기 제1 표시기판은, 복수 개의 절연층, 상기 비표시영역에 중첩하는 스캔 구동회로, 스캔라인, 화소 트랜지스터, 화소전극, 및 절연패턴을 포함한다. 상기 스캔 구동회로는 상기 복수 개의 절연층 상에 배치된 연결전극, 복수 개의 신호라인들, 및 상기 복수 개의 신호라인들에 연결된 스테이지 회로를 포함한다. 상기 스캔라인은 상기 표시영역에 중첩하고, 상기 스캔 구동회로에 연결된다. 상기 화소 트랜지스터는 상기 표시영역에 중첩하고, 상기 스캔라인에 연결된다. 상기 화소전극은 상기 복수 개의 절연층 상에 배치되고, 상기 화소 트랜지스터에 연결된다. 상기 절연패턴은 상기 복수 개의 절연층 상에 배치되고, 상기 연결전극을 커버하며, 상기 실런트에 접촉한다.
상기 복수 개의 절연층은 제1 절연층, 상기 제1 절연층 상에 배치된 제2 절연층, 및 상기 제2 절연층 상에 배치된 제3 절연층을 포함하고, 상기 화소 트랜지스터는, 상기 제1 절연층 하측에 배치된 제어전극, 상기 제2 절연층과 상기 제3 절연층 사이에 배치된 입력전극 및 출력전극을 포함할 수 있다.
상기 화소전극은 상기 제3 절연층 상에 배치되고, 상기 제2 절연층 및 상기 제3 절연층을 관통하는 컨택홀을 통해 상기 출력전극에 연결될 수 있다.
상기 연결전극은 상기 화소전극과 동일한 층 상에 배치되고, 상기 화소전극과 동일한 물질을 포함할 수 있다.
상기 복수 개의 신호라인들은, 클럭신호 또는 기준전압을 수신하는 제1 신호라인 및 상기 스테이지 회로에 연결된 제2 신호라인을 포함할 수 있다. 상기 연결전극은 상기 제1 신호라인과 상기 제2 신호라인을 연결할 수 있다.
상기 제1 신호라인과 상기 제2 신호라인 중 어느 하나는 상기 스캔라인과 동일한 층 상에 배치될 수 있다.
상기 제1 신호라인과 상기 제2 신호라인은 서로 다른 층 상에 배치될 수 있다.
상기 복수 개의 절연층은 제1 절연층, 상기 제1 절연층 상에 배치된 제2 절연층, 및 상기 제2 절연층 상에 배치된 제3 절연층을 포함할 수 있다. 상기 제1 신호라인은 상기 제1 절연층 하측에 배치되고, 상기 제2 신호라인은 상기 제2 절연층과 상기 제3 절연층 사이에 배치될 수 있다. 상기 연결전극은 상기 제1 절연층, 상기 제2 절연층, 및 상기 제3 절연층을 관통하는 제1 컨택홀 및 상기 제2 절연층과 상기 제3 절연층을 관통하는 제2 컨택홀을 통해 상기 제1 신호라인과 상기 제2 신호라인을 연결할 수 있다.
상기 스테이지 회로는 복수 개 제공되고, 상기 스캔라인은 복수 개 제공되고, 상기 복수 개의 스테이지 회로들은 제1 방향을 따라 나열되며, 상기 복수 개의 스캔라인들은 상기 복수 개의 스테이지 회로들에 각각 연결될 수 있다. 상기 복수 개의 신호라인들은, 상기 제1 방향으로 연장된 제1 신호라인 및 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 복수 개의 스테이지 회로들 중 대응하는 스테이지 회로에 연결된 제2 신호라인을 포함할 수 있다. 상기 제2 신호라인은 제1 부분과 제2 부분을 포함하고, 상기 연결전극은 상기 제1 부분과 상기 제2 부분을 연결할 수 있다.
상기 스테이지 회로는 제1 구동 트랜지스터와 제2 구동 트랜지스터를 포함하고, 상기 연결전극은 상기 제1 구동 트랜지스터의 어느 하나의 전극과 상기 제2 구동 트랜지스터의 어느 하나의 전극을 연결할 수 있다.
상기 화소 트랜지스터는 상기 제1 구동 트랜지스터와 동일한 적층 구조를 가질 수 있다.
상기 스테이지 회로는 적어도 하나의 구동 트랜지스터를 포함하고, 상기 연결전극은 상기 적어도 하나의 구동 트랜지스터의 어느 하나의 전극과 상기 복수 개의 신호라인들 중 대응하는 신호라인을 연결할 수 있다.
상기 실런트에 혼합된 금속 입자를 더 포함하고, 상기 금속 입자는 상기 절연패턴과 상기 제2 표시기판 중 적어도 어느 하나에 접촉할 수 있다.
상기 제2 표시기판은 베이스 기판 및 상기 베이스 기판의 내부면 상에 배치된 공통전극을 포함할 수 있다. 상기 금속 입자는 상기 공통전극에 접촉할 수 있다.
상기 제1 표시기판과 상기 제2 표시기판 사이에 배치된 스페이서를 더 포함하고, 상기 스페이서와 상기 절연패턴은 동일한 물질을 포함할 수 있다.
상기 스캔라인은 상기 스캔 구동회로로부터 상기 화소 트랜지스터의 턴-온 신호를 수신할 수 있다.
본 발명의 일 실시예에 따른 재1 표시기판은 스캔 구동회로, 복수 개의 스캔라인들, 화소 트랜지스터들, 화소전극, 및 절연패턴을 포함한다. 상기 스캔 구동회로는제1 신호라인, 제2 신호라인, 상기 제1 신호라인과 상기 제2 신호라인을 연결하고 상기 제1 신호라인 및 상기 제2 신호라인과 다른 층 상에 배치된 연결전극, 및 복수 개의 스테이지 회로들을 포함한다. 상기 복수 개의 스캔라인들은 상기 복수 개의 스테이지 회로들로부터 스캔 신호들을 각각 수신한다. 상기 화소 트랜지스터들은 상기 복수 개의 스캔라인들에 연결된다. 상기 절연패턴은 상기 실런트에 접촉하고, 상기 실런트로부터 상기 연결전극을 보호한다.
본 발명의 일 실시예에 따른 표시패널은 제1 표시기판, 상기 제1 표시기판과 마주하고, 공통전극을 포함하는 제2 표시기판, 상기 제1 표시기판과 상기 제2 표시기판을 결합시키고, 상기 공통전극에 접촉하는 실런트 및 상기 실런트에 혼합된 도전성 이물질을 포함한다. 상기 제1 표시기판은, 상기 표시영역에 배치된 화소전극, 상기 비표시영역에 배치된 제1 신호라인, 상기 비표시영역에 배치된 제2 신호라인, 상기 비표시영역에 배치되고 상기 제1 신호라인과 상기 제2 신호라인을 연결하고, 상기 제1 신호라인 및 상기 제2 신호라인과 다른 층 상에 배치된 연결전극 및 상기 연결전극을 커버하며, 상기 실런트에 접촉하는 절연패턴을 포함할 수 있다.
상술한 바에 따르면, 절연패턴이 연결전극을 보호함으로써 스캔 구동회로의 불량을 방지할 수 있다. 실런트를 형성하는 과정에서 실런트 조성물에 도전성 이물질이 침입할 수 있다. 도전성 이물질이 연결전극에 접촉하여 전기적 불량이 발생하지 않도록 절연패턴은 연결전극을 커버한다.
특히, 실런트 조성물에 금속의 이물질이 침입하더라도, 금속의 이물질에 의한 공통전극과 연결전극 사이의 쇼트가 절연패턴에 의해 방지될 수 있다. 절연패턴은 스페이서 형성 공정에서 형성될 수 있으므로, 표시패널을 제조함에 있어서 추가공정이 요구되지 않고, 추가 비용이 발생하지 않는다.
도 1은 본 발명의 실시예에 따른 표시장치의 사시도이다.
도 2는 본 발명의 실시예에 따른 표시장치의 평면도이다.
도 3은 본 발명의 실시예에 따른 구동신호의 타이밍도이다.
도 4는 본 발명의 실시예에 따른 화소의 등가회로이다.
도 5는 본 발명의 실시예에 따른 표시패널의 단면도이다.
도 6은 본 발명의 실시예에 따른 스캔 구동회로의 블록도이다.
도 7은 본 발명의 실시예에 따른 스테이지 회로의 등가회로도이다.
도 8a 및 도 8b는 본 발명의 실시예에 따른 표시패널의 단면도이다.
도 9 내지 도 11은 본 발명의 실시예에 따른 표시패널의 단면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어(기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 실시예에 따른 표시장치(DD)의 사시도이다. 도 2는 본 발명의 실시예에 따른 표시장치(DD)의 평면도이다. 도 3은 본 발명의 실시예에 따른 구동신호의 타이밍도이다.
도 1 및 도 2를 참조하면, 표시장치(DD)는 표시패널(DP), 데이터 구동유닛(DDC), 메인 회로기판(PB), 스캔 구동회로(GDC), 및 신호 제어회로(SC)를 포함한다. 별도로 도시하지 않았으나, 표시장치(DD)는 샤시부재 또는 몰딩부재를 더 포함할 수 있고, 표시패널(DP)의 종류에 따라 백라이트 유닛을 더 포함할 수 있다.
표시패널(DP)은 액정 표시 패널(liqid crystal display panel), 플라즈마 표시 패널(plasma display panel), 전기영동 표시 패널(electrophoretic display panel), MEMS 표시 패널(microelectromechanical system display panel) 및 일렉트로웨팅 표시 패널(electrowetting display panel), 및 유기발광표시패널(organic light emitting display panel) 중 어느 하나 일 수 있고, 특별히 제한되지 않는다.
본 실시예에서 스캔 구동회로(GDC)는 게이트 구동회로로 설명된다. 그러나, 이에 제한되지 않는다. 표시패널(DP)의 종류에 따라 게이트 신호 이외의 다양한 스캔 신호를 생성할 수 있고, 스캔 구동회로(GDC)는 스캔 신호를 생성하면 충분하다.
표시패널(DP)은 제1 표시기판(100) 및 제1 표시기판(100) 마주하며 이격된 제2 표시기판(200)을 포함할 수 있다. 제1 표시기판(100)과 제2 표시기판(200) 사이에는 소정의 셀갭이 형성될 수 있다. 제1 표시기판(100)과 제2 표시기판(200) 사이에는 이미지 생성을 위한 계조표시층이 배치될 수 있다. 계조표시층은 표시패널의 종류에 따라 액정층, 유기발광층, 전기영동층과 같은 표시소자층일 수 있다.
도 1에 도시된 것과 같이, 표시패널(DP)은 표시면(DP-IS)을 통해 이미지를 표시할 수 있다. 표시면(DP-IS)은 제1 방향축(DR1) 및 제2 방향축(DR2)이 정의하는 면과 평행한다. 표시면(DP-IS)은 표시영역(DA)과 비표시영역(NDA)을 포함할 수 있다. 비표시영역(NDA)은 표시면(DP-IS)의 테두리를 따라 정의되고, 표시영역(DA)을 에워싸을수 있다. 표시영역(DA)은 제1 표시기판(100)과 제2 표시기판(200)에 동일한 영역으로 정의될 수 있다.
표시면(DP-IS)의 법선 방향, 즉 표시패널(DP)의 두께 방향은 제3 방향축(DR3)이 지시한다. 이하에서 설명되는 각 층들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향축(DR3)에 의해 구분된다. 그러나, 본 실시예에서 도시된 제1 내지 제3 방향축들(DR1, DR2, DR3)은 예시에 불과하다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향축들(DR1, DR2, DR3) 각각 이 지시하는 방향으로써 동일한 도면 부호를 참조한다.
본 발명의 일 실시예에서 평면형 표시면을 구비한 표시패널(DP)을 도시하였으나, 이에 제한되지 않는다. 표시장치(DD)는 곡면형 표시면 또는 입체형 표시면을 포함할 수도 있다. 입체형 표시면은 서로 다른 방향을 지시하는 복수 개의 표시영역들을 포함할 수도 있다.
제1 표시기판(100)과 제2 표시기판(200) 사이에는 제1 표시기판(100)과 제2 표시기판(200)를 결합하는 실런트(미도시)가 배치된다. 실런트는 비표시영역(NDA)에 배치되고, 제1 표시기판(100)의 에지를 따라 형성된 폐라인 형상을 가질 수 있다. 셀갭은 실런트에 의해 유지될 수 있다.
데이터 구동유닛(DDC) 각각은 회로기판(DCB)과 구동칩(DC)을 포함할 수 있다. 회로기판(DCB)은 절연층과 도전층이 적층된 구조를 갖는다. 도전층은 복수 개의 신호라인들을 포함할 수 있다. 데이터 구동유닛(DDC)은 표시패널(DP)의 신호라인과 전기적으로 접속되기 위해 제1 표시기판(100)에 결합될 수 있다. 데이터 구동유닛(DDC)과 표시패널(DP)의 결합 구조는 특별히 제한되지 않는다.
메인 회로기판(PB)은 데이터 구동유닛(DDC)의 회로기판(DCB)과 연결될 수 있다. 이방성 도전 필름 또는 솔더볼 등을 통해서 전기적으로 접속될 수 있다. 신호 제어회로(SC)는 메인 회로기판(PB)에 실장될 수 있다. 신호 제어회로(SC)는 외부의 그래픽 제어부(미 도시)로부터 영상 데이터 및 제어신호를 수신한다. 신호 제어회로(SC)는 데이터 구동유닛(DDC)에 제어신호를 제공할 수 있다. 본 발명의 일 실시예에서 데이터 구동유닛(DDC)의 구동칩(DC)은 메인 회로기판(PB)에 실장될 수도 있다.
도 2는 표시패널(DP)에 포함된 신호라인들(GL1 내지 GLn, DL1 내지 DLm) 및 화소들(PX11 내지 PXnm)의 평면상 배치관계를 도시하였다. 신호라인들(GL1 내지 GLn, DL1 내지 DLm)은 복수 개의 게이트 라인들(GL1 내지 GLn) 및 복수 개의 데이터 라인들(DL1 내지 DLm)을 포함할 수 있다. 본 실시예에서 스캔라인의 일예로써 게이트 라인(GL1 내지 GLn)을 도시하였다.
복수 개의 게이트 라인들(GL1 내지 GLn)은 제1 방향(DR1)으로 연장되고 제2 방향(DR2)으로 나열되고, 복수 개의 데이터 라인들(DL1 내지 DLm)은 복수 개의 게이트 라인들(GL1 내지 GLn)과 절연 교차한다. 복수 개의 게이트 라인들(GL1 내지 GLn)과 복수 개의 데이터 라인들(DL1 내지 DLm)은 표시영역(DA)에 중첩하게 배치된다.
복수 개의 게이트 라인들(GL1 내지 GLn)은 게이트 구동회로(GDC)와 연결된다. 일측에 배치된 게이트 구동회로(GDC)를 도시하였으나, 게이트 구동회로(GDC)는 제1 방향(DR1) 내에서 양측에 배치될 수도 있다. 본 실시예에서 게이트 구동회로(GDC)는 OSG(oxide silicon gate driver circuit) 또는 ASG(amorphose silicon gate driver circuit) 공정을 통해 표시패널(DP)에 집적화될 수 있다.
화소들(PX11 내지 PXnm) 각각은 복수 개의 게이트 라인들(GL1 내지 GLn) 중 대응하는 게이트 라인과 복수 개의 데이터 라인들(DL1 내지 DLm) 중 대응하는 데이터 라인에 연결된다. 화소들(PX11 내지 PXnm) 각각은 화소 구동회로 및 표시소자를 포함할 수 있다.
복수 개의 화소들(PX11 내지 PXnm)은 표시하는 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 복수 개의 화소들(PX11 내지 PXnm)은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 및 블루를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 주요색은 옐로우, 시안, 마젠타를 포함할 수도 있다. 매트릭스 형태로 배열된 화소들(PX11 내지 PXnm)을 예시적으로 도시하였으나, 이에 제한되지 않는다. 화소들(PX11 내지 PXnm)은 펜타일 형태로 배치될 수 있다.
게이트 구동회로(GDC) 및 데이터 구동유닛(DDC)은 신호 제어회로(SC)로부터 제어 신호를 수신한다. 신호 제어회로(SC)는 외부의 그래픽 제어부(미 도시)로부터 영상 데이터 및 제어 신호를 수신한다.
도 3에 도시된 것과 같이, 제어 신호는 프레임 구간들(Fn-1, Fn, Fn+1)을 구별하는 신호인 수직 동기 신호(Vsync), 수평 구간들(HP)을 구별하는 신호, 즉 행 구별 신호인 수평 동기 신호(Hsync), 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이 레벨인 데이터 인에이블 신호 및 클럭신호들을 포함할 수 있다.
게이트 구동회로(GDC)는 프레임 구간들(Fn-1, Fn, Fn+1) 동안에 신호 제어회로(SC)로부터 수신한 제어 신호(이하, 게이트 제어 신호)에 기초하여 게이트 신호들(GS1 내지 GSn)을 생성하고, 게이트 신호들(GS1 내지 GSn)를 복수 개의 게이트 라인들(GL1 내지 GLn)에 각각 출력한다. 게이트 신호들(GS1 내지 GSn)은 수평 구간들(HP)에 대응하게 순차적으로 출력될 수 있다. 게이트 신호들(GS1 내지 GSn)은 후술하는 화소 트랜지스터(TR)의 턴-온 신호이다.
데이터 구동유닛(DDC)은 신호 제어회로(SC)로부터 수신한 제어 신호(이하, 데이터 제어 신호)에 기초하여 신호 제어회로(SC)로부터 제공된 영상 데이터에 따른 계조 전압들을 생성한다. 데이터 구동유닛(DDC)은 계조 전압들을 데이터 전압들(DS)로써 복수 개의 데이터 라인들(DL1 내지 DLm)에 출력한다.
데이터 전압들(DS)은 공통 전압에 대하여 양의 값을 갖는 정극성 데이터 전압들 및/또는 음의 값을 갖는 부극성 데이터 전압들을 포함할 수 있다. 각각의 수평 구간들(HP) 동안에 데이터 라인들(DL1 내지 DLm)에 인가되는 데이터 전압들 중 일부는 정극성을 갖고, 다른 일부는 부극성을 가질 수 있다.
도 4는 본 발명의 실시예에 따른 화소(PXij)의 등가회로이다. 도 5는 본 발명의 실시예에 따른 표시패널(DP)의 단면도이다.
도 4에는 i번째 게이트라인(GLi)과 j번째 데이터라인(DLj)에 연결된 화소(PXij)를 예시적으로 도시하였다. 이하, 액정표시패널을 표시패널(DP)의 일 예로써 설명한다. 도 4에서는 도 2에 도시된 화소들(PX11 내지 PXnm) 중 하나의 화소(PXij)에 대한 등가 회로도를 도시하였으나, 도 2에 도시된 화소들(PX11 내지 PXnm)은 동일한 구조를 가질 수 있다.
화소(PXij)는 화소 트랜지스터(TR), 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함한다. 본 발명의 일 실시예에서 스토리지 커패시터(Cst)는 생략될 수 있다. 본 발명의 일 실시예에서 화소(PXij)는 더 많은 개수의 트랜지스터를 포함할 수 있고, 2 이상의 액정 커패시터를 포함할 수도 있다.
화소 트랜지스터(TR)는 i번째 게이트 라인(GLi)과 j번째 데이터 라인(DLj)에 전기적으로 연결된다. 화소 트랜지스터(TR)는 i번째 게이트 라인(GLi)으로부터 수신한 게이트 신호에 응답하여 j번째 데이터 라인(DLj)으로부터 수신한 데이터 신호에 대응하는 화소 전압을 출력한다.
액정 커패시터(Clc)는 화소 트랜지스터(TR)로부터 출력된 화소 전압을 충전한다. 액정 커패시터(Clc)에 충전된 전하량에 따라 액정층(LCL, 도 5참조)에 포함된 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다.
스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 병렬로 연결된다. 스토리지 커패시터(Cst)는 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.
도 5는 화소(PXij)에 대응하는 단면을 도시하였다. 도 5를 참조하면, 제1 베이스 기판(BS1)의 일면 상에 복수 개의 절연층(10, 20, 30), 화소 트랜지스터(TR), 화소전극(PXE)이 배치된다. 도 5에서 화소 트랜지스터(TR)에 연결된 게이트 라인과 데이터 라인은 미도시 되었다.
제1 베이스 기판(BS1)은 유리기판 또는 플라스틱기판일 수 있다. 제1 베이스 기판(BS1)의 내부면(도 5에서 상면) 상에 제어전극(GE)이 배치된다. 제어전극(GE)은 대응하는 게이트 라인의 일부분이거나 게이트 라인으로부터 평면상에서 연장된다. 제1 베이스 기판(BS1)의 일면 상에 제어전극(GE)을 커버하는 제1 절연층(10)이 배치된다. 제1 절연층(10)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 무기층일 수 있다. 제1 절연층(10)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다.
제1 절연층(10) 상에 제어전극(GE)과 중첩하는 활성화패턴(AP)이 배치된다. 활성화패턴(AP)은 반도체층(SCL)과 오믹 컨택층(OCL)을 포함할 수 있다. 제1 절연층(10) 상에 반도체층(SCL)이 배치되고, 반도체층(SCL) 상에 상기 오믹 컨택층(OCL)이 배치된다.
반도체층(SCL)은 아몰포스 실리콘 또는 폴리 실리콘을 포함할 수 있다. 또한, 반도체층(SCL)은 금속 산화물 반도체를 포함할 수 있다. 오믹 컨택층(OCL)은 반도체층보다 고밀도로 도핑된 도펀트를 포함할 수 있다. 오믹 컨택층(OCL)은 이격된 2개의 부분을 포함할 수 있다. 본 발명의 일 실시예에서 오믹 컨택층(OCL)은 일체의 형상을 가질 수도 있다.
활성화패턴(AP) 상에 입력전극(IE)과 출력전극(OE)이 배치된다. 제1 절연층(10) 상에 입력전극(IE) 및 출력전극(OE)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 본 실시예에서 제2 절연층(20)은 무기층일 수 있다. 제2 절연층(20)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다.
제2 절연층(20) 상에 컬러필터(CF)가 배치된다. 컬러필터(CF)는 레드, 그린, 블루 중 어느 하나의 컬러를 가질 수 있다. 본 발명의 일 실시예에서 컬러필터(CF)는 생략될 수 있다. 컬러필터(CF)는 제2 표시기판(200)에 배치될 수 있다.
컬러필터(CF) 상에 제3 절연층(30)이 배치된다. 제3 절연층(30)은 평탄면을 제공하는 유기층일 수 있다. 제3 절연층(30)은 아크릴 계열 수지를 포함할 수 있다.
제3 절연층(30) 상에 화소전극(PXE)이 배치된다. 화소전극(PXE)은 투명 도전성 산화물(transparent conductive oxide, TCO)을 포함할 수 있다. 화소전극(PXE)은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 이외에도 PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다.
화소전극(PXE)은 제2 절연층(20), 컬러필터(CF), 및 제3 절연층(30)을 관통하는 컨택홀(CNT1)을 통해 출력전극(OE)에 연결된다. 제2 절연층(20)에 출력전극(OE1)을 노출하는 제1 관통홀(TH1)이 정의되고, 컬러필터(CF)에 제1 관통홀(TH1)에 대응하는 제2 관통홀(TH2)이 정의되고, 제3 절연층(30)에 제2 관통홀(TH2)에 대응하는 제3 관통홀(TH3)이 정의된다.
제3 절연층(30) 상에 화소전극(PXE)을 커버하는 제1 배향막(AL1)이 배치된다. 제1 배향막(AL1)은 폴리 이미드 수지를 포함할 수 있다.
도 5를 참조하면, 제2 베이스 기판(BS2)의 하면 상에 차광패턴(BM)이 배치된다. 제2 베이스 기판(BS2)은 유리기판 또는 플라스틱기판일 수 있다. 또한, 차광패턴(BM)은 게이트 라인(GLi, 도 4참조) 및 데이터 라인(DLj, 도 4참조)에 중첩할 수 있다.
제2 베이스 기판(BS2)의 내부면(도 5에서 하면) 상에 차광패턴(BM)을 커버하는 절연층들이 배치된다. 도 5에는 평탄면을 제공하는 제4 절연층(40)이 예시적으로 도시되었다. 제4 절연층(40)은 유기층일 수 있다.
제4 절연층(40)의 하면 상에 공통전극(CE)이 배치된다. 공통전극(CE)에는 공통 전압이 인가된다. 공통 전압과 화소 전압과 다른 값을 갖는다. 공통전극(CE)의 하면 상에 제2 배향막(AL2)이 배치된다.
제1 표시기판(100)과 제2 표시기판(200) 사이에는 스페이서(CS)가 배치될 수 있다. 스페이서(CS)는 셀갭을 유지시킨다. 스페이서(CS)는 절연성 물질을 포함할 수 있다. 스페이서(CS)는 합성수지를 포함할 수 있다. 스페이서(CS)는 감광성 유기물질을 포함할 수 있다. 스페이서(CS)는 표시영역(DA) 내 차광패턴(BM)이 배치된 영역에 중첩한다. 스페이서(CS)는 화소 트랜지스터(TR)에 중첩할 수 있다. 한편, 도 5에 도시된 표시패널(DP)의 단면은 하나의 예시에 불과하다. 제1 표시기판(100)과 제2 표시기판(200)은 제3 방향(DR3)에서 뒤집어 질 수 있다.
이상에서, VA(Vertical Alignment)모드의 액정 표시패널을 예시적으로 설명하였으나, 본 발명의 일 실시예에서 IPS(in-plane switching) 모드 또는 FFS(fringe-field switching) 모드, PLS(Plane to Line Switching) 모드 등의 액정 표시패널이 적용될 수 있다.
도 6은 본 발명의 실시예에 따른 스캔 구동회로(GDC)의 블록도이다. 도 7은 본 발명의 실시예에 따른 스테이지 회로(SRC3)의 등가회로도이다.
도 6은 도 2에 도시된 것과 같이, 게이트 구동회로(GDC)를 구체적으로 도시하였다. 도 6에 도시된 게이트 구동회로(GDC)는 비표시영역(NDA)에 중첩하게 배치된다.
게이트 구동회로(GDC)는 복수 개의 신호라인들(SL1, SL2, SL3, SL4, SL5), 및 복수 개의 신호라인들(SL1, SL2, SL3, SL4, SL5)에 연결된 복수 개의 스테이지 회로들(SRC1 내지 SRCn)을 포함한다. 복수 개의 SRC1 내지 SRCn 은 제2 방향(DR2)으로 나열될 수 있다. 복수 개의 스테이지 회로들(SRC1 내지 SRCn)은 서로 종속적으로 연결된다. 복수 개의 스테이지 회로들(SRC1 내지 SRCn)은 복수 개의 게이트 라인들(GL1 내지 GLn)에 각각 연결된다. 복수 개의 스테이지 회로들(SRC1 내지 SRCn)은 복수 개의 게이트 라인들(GL1 내지 GLn)에 게이트 신호들(GS1 내지 GSn, 도 3 참조)을 각각 제공한다. 본 발명의 일 실시예에서 복수 개의 스테이지 회로들(SRC1 내지 SRCn)에 연결된 게이트 라인들(GL1 내지 GLn)은 전체의 게이트 라인들 중 홀수 번째 게이트 라인들이거나, 짝수 번째 게이트 라인들일 수 있다.
게이트 구동회로(GDC)는 복수 개의 스테이지 회로들(SRC1 내지 SRCn) 중 말단에 배치된 스테이지 회로(SRCn)에 연결된 더미 스테이지 회로(SRC-D)를 더 포함할 수 있다. 더미 스테이지 회로(SRC-D)는 더미 게이트 라인(GL-D)에 연결된다.
복수 개의 신호라인들(SL1, SL2, SL3, SL4, SL5)은 개시신호(STV)를 제공하는 제1 신호라인(SL1)을 포함한다. 제1 신호라인(SL1)은 복수 개의 스테이지 회로들(SRC1 내지 SRCn) 중 첫번째 스테이지 회로(SRC1)에 연결된 제1 서브 신호라인(SL11) 및 더미 스테이지 회로(SRC-D)에 연결된 제2 서브 신호라인(SL12)를 포함할 수 있다.
복수 개의 신호라인들(SL1, SL2, SL3, SL4, SL5)은 클럭신호(CKV, CKVB) 또는 기준전압(VSS1, VSS2)을 수신하는 제2 신호라인(SL2)을 포함할 수 있다. 제2 신호라인(SL2)은 제2 방향(DR2)으로 연장될 수 있다.
제2 신호라인(SL2)은 제1 클럭신호(CKV)를 수신하는 제1 서브 신호라인(SL21), 제2 클럭신호(CKVB)를 수신하는 제2 서브 신호라인(SL22), 제1 기준전압(VSS1)를 수신하는 제3 서브 신호라인(SL23), 및 제2 기준전압(VSS2)를 수신하는 제4 서브 신호라인(SL24)를 포함할 수 있다. 제1 클럭신호(CKV)와 제2 클럭신호(CKVB)는 위상이 반전된 클럭신호일 수 있다. 제1 기준전압(VSS1)과 제2 기준전압(VSS2)은 바이어스 전압으로 서로 다른 레벨을 가질 수 있다. 본 실시예에서 기준전압(VSS1, VSS2)은 방전전압일 수 있다.
복수 개의 신호라인들(SL1, SL2, SL3, SL4, SL5)은 제2 신호라인(SL2)에 연결된 제3 신호라인(SL3)을 포함할 수 있다. 제3 신호라인(SL3)은 제1 방향(DR1)으로 연장될 수 있다. 제3 신호라인(SL3)은 제1 서브 신호라인(SL21) 또는 제2 서브 신호라인(SL22)에 연결된 제1 서브 신호라인(SL31), 제3 서브 신호라인(SL23)에 연결된 제2 서브 신호라인(SL32), 및 제4 서브 신호라인(SL24)에 연결된 제3 서브 신호라인(SL33)을 포함할 수 있다. 홀수번째 스테이지 회로들이 제1 클럭신호(CKV)를 수신할 때, 짝수번째 스테이지 회로들은 제2 클럭신호(CKVB)를 수신할 수 있다.
복수 개의 신호라인들(SL1, SL2, SL3, SL4, SL5)은 스테이지 회로들(SRC1 내지 SRCn) 중 이전 스테이지 회로에서 출력된 신호를 다음 스테이지 회로에 제공하는 제4 신호라인(SL4)을 포함할 수 있다. 복수 개의 신호라인들(SL1, SL2, SL3, SL4, SL5)은 스테이지 회로들(SRC1 내지 SRCn) 중 다음 스테이지 회로에서 출력된 신호를 이전 스테이지 회로에 제공하는 제5 신호라인(SL5)을 포함할 수 있다.
복수 개의 스테이지 회로들(SRC1 내지 SRCn) 각각은 출력단자(OUT), 캐리단자(CR), 입력단자(IN), 제어단자(CT), 클럭단자(CK), 제1 전압 입력단자(V1), 및 제2 전압 입력단자(V2)를 포함한다.
복수 개의 스테이지 회로들(SRC1 내지 SRCn) 각각의 출력단자(OUT)는 복수 개의 게이트 라인들(GL1 내지 GLn) 중 대응하는 게이트 라인에 연결된다. 복수 개의 스테이지 회로들(SRC1 내지 SRCn)로부터 생성된 게이트 신호들(GS1 내지 GSn)은 출력단자(OUT)를 통해 복수 개의 게이트 라인들(GL1 내지 GLn)에 제공한다.
복수 개의 스테이지 회로들(SRC1 내지 SRCn) 각각의 캐리단자(CR)는 해당 스테이지 회로 다음의 스테이지 회로의 입력단자(IN)에 전기적으로 연결된다. 복수 개의 스테이지 회로들(SRC1 내지 SRCn) 각각의 캐리단자(CR)는 캐리 신호를 출력한다.
복수 개의 스테이지 회로들(SRC1 내지 SRCn) 각각의 입력단자(IN)는 해당 스테이지 회로 이전의 스테이지 회로의 캐리 신호를 수신한다. 예컨대, 3번째 스테이지 회로들(SRC3)의 입력단자(IN)는 2번째 스테이지 회로(SRC2)의 캐리 신호를 수신한다. 복수 개의 스테이지 회로들(SRC1 내지 SRCn) 중 첫번째 스테이지 회로(SRC1)의 입력단자(IN)는 이전 스테이지 회로의 캐리 신호 대신에 게이트 구동회로(GDC)의 구동을 개시하는 개시신호(STV)를 수신한다.
복수 개의 스테이지 회로들(SRC1 내지 SRCn) 각각의 제어단자(CT)는 해당 스테이지 회로 다음의 스테이지 회로의 캐리단자(CR)에 전기적으로 연결된다. 복수 개의 스테이지 회로들(SRC1 내지 SRCn) 각각의 제어단자(CT)는 해당 스테이지 회로 다음의 스테이지 회로의 캐리 신호를 수신한다. 예컨대, 2번째 스테이지 회로(SRC2)의 제어단자(CT)는 3번째 스테이지 회로(SRC3)의 캐리단자(CR)로부터 출력된 캐리 신호를 수신한다. 본 발명의 일 실시예에서 복수 개의 스테이지 회로들(SRC1 내지 SRCn) 각각의 제어단자(CT)는 해당 스테이지 회로 다음의 스테이지 회로의 출력단자(OUT)에 전기적으로 연결될 수도 있다.
말단에 배치된 스테이지 회로(SRCn)의 제어단자(CT)는 더미 스테이지 회로(SRC-D)의 캐리단자(CR)로부터 출력된 캐리 신호를 수신한다. 더미 스테이지 회로(SRC-D)의 제어단자(CT)는 개시신호(STV)를 수신한다.
복수 개의 스테이지 회로들(SRC1 내지 SRCn) 각각의 클럭단자(CK)는 제1 클럭신호(CKV)와 제2 클럭신호(CKVB) 중 어느 하나를 각각 수신한다. 복수 개의 스테이지 회로들(SRC1 내지 SRCn) 중 홀수 번째 스테이지 회로들(SRC1, SRC3)의 클럭단자들(CK)은 제1 클럭신호(CKV)를 각각 수신할 수 있다. 복수 개의 스테이지 회로들(SRC1 내지 SRCn) 중 짝수 번째 스테이지 회로들(SRC2, SRCn)의 클럭단자들(CK)은 제2 클럭신호(CKVB)를 각각 수신할 수 있다.
복수 개의 스테이지 회로들(SRC1 내지 SRCn) 각각의 제1 전압 입력단자(V1)는 제1 기준전압(VSS1)을 수신한다. 복수 개의 스테이지 회로들(SRC1 내지 SRCn) 각각의 제2 전압 입력단자(V2)는 제2 기준전압(VSS2)을 수신한다. 제2 기준전압(VSS2)은 제1 기준전압(VSS1)보다 낮은 레벨을 갖는다.
본 발명의 일 실시예에서 복수 개의 스테이지 회로들(SRC1 내지 SRCn) 각각은 그 회로구성에 따라 출력단자(OUT), 입력단자(IN), 캐리단자(CR), 제어단자(CT), 클럭단자(CK), 제1 전압 입력단자(V1), 및 제2 전압 입력단자(V2) 중 어느 하나가 생략되거나, 다른 단자들이 더 포함될 수 있다. 예컨대, 제1 전압 입력단자(V1), 및 제2 전압 입력단자(V2) 중 어느 하나는 생략될 수 있다. 또한, 복수 개의 스테이지 회로들(SRC1 내지 SRCn)의 연결관계도 변경될 수 있다.
도 7은 도 6에 도시된 복수 개의 스테이지 회로들(SRC1 내지 SRCn) 중 3번째 스테이지 회로(SRC3)를 예시적으로 도시하였다. 도 6에 도시된 복수 개의 스테이지 회로들(SRC1 내지 SRCn) 각각은 도 7과 동일한 등가회로를 가질 수 있다.
도 7을 참조하면, 3번째 스테이지 회로(SRC3)는 복수 개의 트랜지스터들을 포함한다. 3번째 스테이지 회로(SRC3)는 출력부(110-1, 110-2), 제어부(120), 인버터부(130), 및 풀다운부(140-1, 140-2)를 포함한다. 복수 개의 트랜지스터들은 기능에 따라 상기 출력부(110-1, 110-2), 제어부(120), 인버터부(130), 및 풀다운부(140-1, 140-2)에 포함될 수 있다. 3번째 스테이지 회로(SRC3)의 회로는 예시적인 것에 불과하며, 이는 변경될 수 있다.
제1 출력부(110-1)는 제1 출력 트랜지스터(TR1)를 포함한다. 제1 출력 트랜지스터(TR1)는 제1 클럭신호(CKV)를 수신하는 입력전극, 제1 노드(NQ)에 접속된 제어전극, 및 3번째 게이트 신호(GS3)를 출력하는 출력전극을 포함한다. 제2 출력부(110-2)는 제2 출력 트랜지스터(TR2)를 포함한다. 제2 출력 트랜지스터(TR2)는 제1 클럭신호(CKV)를 수신하는 입력전극, 제1 노드(NQ)에 연결된 제어전극, 및 3번째 캐리 신호를 출력하는 출력전극을 포함한다.
제어부(120)는 제1 출력부(110-1) 및 제2 출력부(110-2)의 동작을 제어한다. 제어부(120)는 2번째 스테이지 회로(SRC2)로부터 출력된 2번째 캐리 신호에 응답하여 제1 출력부(110-1) 및 제2 출력부(110-2)를 턴-온 시킨다. 제어부(120)는 4번째 스테이지 회로로부터 출력된 4번째 캐리 신호에 응답하여 제1 출력부(110-1) 및 제2 출력부(110-2)를 턴-오프 시킨다. 그밖에 제어부(120)는 인버터부(130)로부터 출력된 스위칭 신호에 따라 제1 출력부(110-1) 및 제2 출력부(110-2)의 턴-오프를 유지한다.
제어부(120)는 제1 제어 트랜지스터(TR3), 제2 제어 트랜지스터(TR4), 제3 제어 트랜지스터(TR5-1, TR5-2), 제4 제어 트랜지스터(TR6-1, TR6-2), 및 커패시터(CAP)를 포함한다. 본 실시예에서 직렬 연결된 2개의 제3 제어 트랜지스터들(TR5-1, TR5-2) 및 직렬 연결된 2개의 제4 제어 트랜지스터(TR6-1, TR6-2)가 예시적으로 도시되었다.
제1 제어 트랜지스터(TR3)는 제1 노드(NQ)의 전위를 제어하는 제1 제어 신호를 3번째 게이트 신호(GS3)가 출력되기 이전에 제2 노드(NC)에 출력한다. 제2 제어 트랜지스터(TR4)는 제2 노드(NC)로부터 제1 노드(NQ)로 전류패스가 형성되도록 제2 노드(NC)와 제1 노드(NQ) 사이에 다이오드 접속된다.
커패시터(CAP)는 제1 출력 트랜지스터(TR1)의 출력전극과 제1 출력 트랜지스터(TR1)의 제어전극(또는 제1 노드(NQ)) 사이에 접속된다. 2개의 제3 제어 트랜지스터들(TR5-1, TR5-2)이 제2 전압 입력단자(V2)와 제1 노드(NQ) 사이에 직렬로 연결된다.
2개의 제4 제어 트랜지스터들(TR6-1, TR6-2)이 제2 전압 입력단자(V2)와 제1 노드(NQ) 사이에 직렬로 연결된다. 2개의 제3 제어 트랜지스터들(TR5-1, TR5-2)의 제어전극들은 공통적으로 제3 노드(NA)에 접속된다.
도 7을 참조하면, 인버터부(130)는 제3 노드(NA)에 스위칭 신호를 출력한다. 인버터부(130)는 제1 내지 제4 인버터 트랜지스터(TR7, TR8, TR9, TR10)를 포함한다. 제1 인버터 트랜지스터(TR7)는 클럭단자(CK)에 공통적으로 연결된 입력전극과 제어전극, 및 제2 인버터 트랜지스터(TR8)의 제어전극에 연결된 출력전극을 포함한다. 제2 인버터 트랜지스터(TR8)는 클럭단자(CK)에 연결된 입력전극, 제3 노드(NA)에 연결된 출력전극을 포함한다.
제3 인버터 트랜지스터(TR9)는 제1 인버터 트랜지스터(TR7)의 출력전극에 연결된 출력전극, 캐리단자(CR)에 연결된 제어전극, 및 제2 전압 입력단자(V2)에 연결된 입력전극을 포함한다. 제4 인버터 트랜지스터(TR10)는 제3 노드(NA)에 연결된 출력전극, 캐리단자(CR)에 연결된 제어전극, 및 제2 전압 입력단자(V2)에 연결된 입력전극을 포함한다.
제1 풀다운부(140-1)는 제1 풀다운 트랜지스터(TR11) 및 제2 풀다운 트랜지스터(TR12)를 포함한다. 제1 풀다운부(140-1)는 제1 출력 트랜지스터(TR1)의 출력전극에 제1 기준전압(VSS1)을 제공하고, 제3 노드(NA)로부터 출력된 스위칭 신호에 응답하여 제1 출력 트랜지스터(TR1)의 출력전극에 제1 기준전압(VSS1)을 제공한다. 제2 풀다운부(140-2)는 제3 풀다운 트랜지스터(TR13) 및 제4 풀다운 트랜지스터(TR14)를 포함한다. 제2 풀다운부(140-2)는 4번째 캐리 신호에 응답하여 제2 출력 트랜지스터(TR2)의 출력전극에 제2 기준전압(VSS2)을 제공하고, 제3 노드(NA)로부터 출력된 스위칭 신호에 응답하여 제2 출력 트랜지스터(TR2)의 출력전극에 제2 기준전압(VSS2)을 제공한다.
도 8a 및 도 8b는 본 발명의 실시예에 따른 표시패널(DP)의 단면도이다. 도 8a 및 도 8b는 도 2의 I-I'에 대응하는 단면을 도시하였다. 이하, 도 1 내지 도 7을 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
본 실시예에서 제1 표시기판(100)과 제2 표시기판(200)을 결합하는 하나의 실런트(SS)를 도시하였으나, 이에 제한되지 않는다. 실런트(SS)는 제1 방향(DR1)으로 이격된 복수 개의 부분들을 포함할 수 있다.
실런트(SS)는 합성수지, 및 합성수지에 혼합된 무기필러들을 포함할 수 있다. 실런트(SS)의 합성수지는 기타 첨가제를 더 포함할 수 있다. 첨가제는 아민계열의 경화제 및 광개시제를 포함할 수 있다. 첨가제는 실란계열 첨가제 및 아크릴 계열 첨가제를 더 포함할 수 있다.
도 8a에는 도 7에 도시된 복수 개의 트랜지스터들 중 하나의 트랜지스터(TR-D, 이하 구동 트랜지스터)를 도시하였다. 또한, 도 8a에는 복수 개의 신호라인들(SL1, SL2, SL3, SL4, SL5) 중 제2 신호라인(SL2)과 제3 신호라인(SL3)을 예시적으로 도시하였다.
구동 트랜지스터(TR-D)는 도 5를 참조하여 설명한 화소 트랜지스터(TR)와 동일한 적층 구조를 가질 수 있다. 구동 트랜지스터(TR-D)의 제어전극(G-D)은 도 5의 제어전극(GE)과 동일한 층 상에 배치되고, 동일한 공정에 의해 형성될 수 있다. 즉 제어전극(G-D)은 제어전극(GE)과 동일한 물질을 포함하고 동일한 적층 구조를 가질 수 있다. 구동 트랜지스터(TR-D)의 입력전극(I-D) 및 출력전극(O-D)은 도 5의 입력전극(IE) 및 출력전극(OE)과 동일한 층 상에 배치되고, 동일한 공정에 의해 형성될 수 있다.
제2 신호라인(SL2)과 제3 신호라인(SL3)은 연결전극(CNE)에 의해 연결될 수 있다. 연결전극(CNE)이 배치된 영역은 도 6의 제1 영역(A1)일 수 있다. 제2 신호라인(SL2)은 도 5의 제어전극(GE)과 동일한 층 상에 배치되고, 동일한 공정에 의해 형성될 수 있다. 제3 신호라인(SL3)은 도 5의 입력전극(IE)과 동일한 층 상에 배치되고, 동일한 공정에 의해 형성될 수 있다.
연결전극(CNE)은 제3 절연층(30) 상에 배치된다. 연결전극(CNE)은 제1 내지 제3 절연층(10 내지 30)을 관통하는 컨택홀(CNT2)과 제2 및 제3 절연층(20 및 30)을 관통하는 컨택홀(CNT3)을 통해 제2 신호라인(SL2)과 제3 신호라인(SL3)을 연결할 수 있다.
연결전극(CNE)은 도 5의 화소전극(PXE)과 동일한 층 상에 배치되고, 동일한 공정에 의해 형성될 수 있다. 연결전극(CNE)은 등가회로적으로 스캔 구동회로의 일부를 구성한다.
제1 표시기판(100)은 제3 절연층(30) 상에 배치되고 연결전극(CNE)을 커버하는 절연패턴(IP)을 포함한다. 절연패턴(IP)은 제3 절연층(30)과 실런트(SS) 사이에 배치된다. 절연패턴(IP)은 실런트(SS)에 접촉할 수 있다. 절연패턴(IP)은 실런트(SS)에 의해 에워싸일 수 있다. 절연패턴(IP)은 절연물질을 포함한다. 절연패턴(IP)은 스페이서(CS)와 동일한 물질을 포함하고, 동일한 공정에 의해 형성될 수 있다.
절연패턴(IP)이 연결전극(CNE)을 보호함으로써 스캔 구동회로의 불량을 방지할 수 있다. 절연패턴(IP)은 연결전극(CNE)의 부식 및 변형을 방지할 수 있다.
도 8b에 도시된 것과 같이, 표시패널(DP)은 실런트(SS)에 혼합된 금속 입자(MP)를 더 포함할 수 있다. 금속 입자(MP)는 절연패턴(IP)과 제2 표시기판(200) 중 적어도 어느 하나에 접촉한다.
금속 입자(MP)는 실런트(SS)를 형성하는 과정에서 실런트 조성물에 도전성 이물질이 침입하여 형성된 것이다. 금속 입자는 도전성 이물질의 일예로 설명된 것이고, 도전성 이물질의 형태는 특별히 제한되지 않는다. 도전성 이물질이 연결전극(CNE)에 접촉하여 전기적 불량이 발생하지 않도록 절연패턴(IP)은 연결전극(CNE)을 커버한다. 특히, 도전성 이물질이 침입하더라도, 도전성 이물질에 의한 공통전극(CE)과 연결전극(CNE) 사이의 쇼트가 절연패턴(IP)에 의해 방지될 수 있다.
도 9 내지 도 11은 본 발명의 실시예에 따른 표시패널(DP)의 단면도이다. 이하, 도 1 내지 도 8b를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 9를 참조하면, 도 6의 제2 영역(A2)에 해당하는 단면을 도시하였다. 도 9에 도시된 것과 같이, 제3 신호라인(SL3)의 제1 서브 신호라인(SL31)과 제1 신호라인(SL1)의 제2 서브 신호라인(SL12)이 구동 트랜지스터(TR-D)의 입력전극(I-D)과 동일한 층에 배치될 수 있다. 다만, 이에 제한되지 않고, 제3 신호라인(SL3)의 제1 서브 신호라인(SL31)과 제1 신호라인(SL1)의 제2 서브 신호라인(SL12)은 제어전극(G-D)과 동일한 층 상에 배치되고, 동일한 공정에 의해 형성될 수 있다.
제3 신호라인(SL3)의 제1 서브 신호라인(SL31)은 제1 방향(DR1)으로 이격된 제1 부분(SL31-1)과 제2 부분(SL31-2)을 포함할 수 있다. 연결전극(CNE)은 제2 및 제3 절연층(20 및 30)을 관통하는 컨택홀(CNT2)과 컨택홀(CNT3)을 통해 제1 부분(SL31-1)과 제2 부분(SL31-2)을 연결할 수 있다.
도 10을 참조하면, 도 7에 도시된 복수 개의 트랜지스터들 중 두 개의 트랜지스터들(TR-D1, TR-D2)를 도시하였다. 제1 구동 트랜지스터(TR-D1)와 제2 구동 트랜지스터(TR-D2)는 연결전극(CNE)을 통해 연결될 수 있다. 연결전극(CNE)은 제2 및 제3 절연층(20 및 30)을 관통하는 컨택홀(CNT2)과 컨택홀(CNT3)을 통해 제1 구동 트랜지스터(TR-D1)의 입력전극(I-D1)와 제2 구동 트랜지스터(TR-D2)의 입력전극(I-D2)을 연결할 수 있다.
연결전극(CNE)은 복수 개의 신호라인들(SL1, SL2, SL3, SL4, SL5, 도 6 참조) 중 어느 하나와 연결될 수 있다. 입력전극(I-D1)와 입력전극(I-D2)의 연결은 2개 전극의 연결관계를 예시적으로 도시한 것이고, 이에 제한되지 않는다.
도 11에는 게이트 구동회로(GDC, 도 2 참조)의 일부가 예시적으로 도시되었다. 제3 신호라인(SL3)의 제1 서브 신호라인(SL31), 제2 서브 신호라인(SL32), 및 제3 서브 신호라인(SL33)과 하나의 구동 트랜지스터(TR-D)가 예시적으로 도시되었다. 제3 신호라인(SL3)이 복수 개의 신호라인들(SL1, SL2, SL3, SL4, SL5, 도 6 참조)의 하나로써 도시되었다.
제2 서브 신호라인(SL32)과 구동 트랜지스터(TR-D)의 하나의 전극은 연결전극(CNE)을 통해 연결될 수 있다. 연결전극(CNE)은 제1 내지 제3 절연층(10 내지 30)을 관통하는 컨택홀(CNT2)과 컨택홀(CNT3)을 통해 제2 서브 신호라인(SL32)과 구동 트랜지스터(TR-D)의 입력전극(I-D)을 연결할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
10, 20, 30 절연층
100 제1 표시기판
200 제2 표시기판
AL1 제1 배향막
AL2 제2 배향막
BM 차광패턴
BS1 제1 베이스 기판
BS2 제2 베이스 기판
CAP 커패시터
CE 공통전극
CF 컬러필터
CKV 제1 클럭신호
CKVB 제2 클럭신호
Clc 액정 커패시터
CNE 연결전극
CNT1, CNT2, CNT3 컨택홀
CR 캐리단자
CS 스페이서
Cst 스토리지 커패시터
CT 제어단자
DA 표시영역
DD 표시장치
DDC 데이터 구동유닛
DP 표시패널
DS 데이터 전압
GDC 게이트 구동회로, 스캔 구동회로
GE 제어전극
GL1 내지 GLn 게이트 라인, 스캔라인
I-D 입력전극
IE 입력전극
IN 입력단자
IP 절연패턴
MP 금속 입자
NDA 비표시영역
OE 출력전극
OE1 출력전극
OUT 출력단자
PXE 화소전극
PXij 화소
SL1 제1 신호라인
SL11 제1 서브 신호라인
SL12 제2 서브 신호라인
SL2 제2 신호라인
SL21 제1 서브 신호라인
SL22 제2 서브 신호라인
SL23 제3 서브 신호라인
SL24 제4 서브 신호라인
SL3 제3 신호라인
SL31-1 제1 부분
SL31-2 제2 부분
SL31 제1 서브 신호라인
SL32 제2 서브 신호라인
SL33 제3 서브 신호라인
SL4 제4 신호라인
SL5 제5 신호라인
SRC 스테이지 회로
SS 실런트
TR-D 구동 트랜지스터
TR-D1 제1 구동 트랜지스터
TR-D2 제2 구동 트랜지스터
TR 화소 트랜지스터

Claims (20)

  1. 표시영역 및 상기 표시영역의 외측에 배치된 비표시영역을 포함하는 제1 표시기판;
    상기 제1 표시기판과 마주하는 제2 표시기판; 및
    상기 비표시영역에 중첩하고, 상기 제1 표시기판과 상기 제2 표시기판을 결합시키는 실런트를 포함하고,
    상기 제1 표시기판은,
    복수 개의 절연층;
    상기 복수 개의 절연층 상에 배치된 연결전극, 복수 개의 신호라인들, 및 상기 복수 개의 신호라인들에 연결된 스테이지 회로를 포함하고, 상기 비표시영역에 중첩하는 스캔 구동회로;
    상기 표시영역에 중첩하고, 상기 스캔 구동회로에 연결된 스캔라인;
    상기 표시영역에 중첩하고, 상기 스캔라인에 연결된 화소 트랜지스터; 및
    상기 복수 개의 절연층 상에 배치되고, 상기 화소 트랜지스터에 연결된 화소전극;
    상기 복수 개의 절연층 상에 배치되고, 상기 연결전극을 커버하며, 상기 실런트에 접촉하는 절연패턴을 포함하는 표시패널.
  2. 제1 항에 있어서,
    상기 복수 개의 절연층은 제1 절연층, 상기 제1 절연층 상에 배치된 제2 절연층, 및 상기 제2 절연층 상에 배치된 제3 절연층을 포함하고,
    상기 화소 트랜지스터는, 상기 제1 절연층 하측에 배치된 제어전극, 상기 제2 절연층과 상기 제3 절연층 사이에 배치된 입력전극 및 출력전극을 포함하는 표시패널.
  3. 제2 항에 있어서,
    상기 화소전극은 상기 제3 절연층 상에 배치되고, 상기 제2 절연층 및 상기 제3 절연층을 관통하는 컨택홀을 통해 상기 출력전극에 연결된 표시패널.
  4. 제3 항에 있어서,
    상기 연결전극은 상기 화소전극과 동일한 층 상에 배치되고, 상기 화소전극과 동일한 물질을 포함하는 표시패널.
  5. 제1 항에 있어서,
    상기 복수 개의 신호라인들은,
    클럭신호 또는 기준전압을 수신하는 제1 신호라인; 및
    상기 스테이지 회로에 연결된 제2 신호라인을 포함하고,
    상기 연결전극은 상기 제1 신호라인과 상기 제2 신호라인을 연결하는 표시패널.
  6. 제5 항에 있어서,
    상기 제1 신호라인과 상기 제2 신호라인 중 어느 하나는 상기 스캔라인과 동일한 층 상에 배치된 표시패널.
  7. 제5 항에 있어서,
    상기 제1 신호라인과 상기 제2 신호라인은 서로 다른 층 상에 배치된 표시패널.
  8. 제5 항에 있어서,
    상기 복수 개의 절연층은 제1 절연층, 상기 제1 절연층 상에 배치된 제2 절연층, 및 상기 제2 절연층 상에 배치된 제3 절연층을 포함하고,
    상기 제1 신호라인은 상기 제1 절연층 하측에 배치되고, 상기 제2 신호라인은 상기 제2 절연층과 상기 제3 절연층 사이에 배치되고,
    상기 연결전극은 상기 제1 절연층, 상기 제2 절연층, 및 상기 제3 절연층을 관통하는 제1 컨택홀 및 상기 제2 절연층과 상기 제3 절연층을 관통하는 제2 컨택홀을 통해 상기 제1 신호라인과 상기 제2 신호라인을 연결하는 표시패널.
  9. 제1 항에 있어서,
    상기 스테이지 회로는 복수 개 제공되고, 상기 스캔라인은 복수 개 제공되고,
    상기 복수 개의 스테이지 회로들은 제1 방향을 따라 나열되며,
    상기 복수 개의 스캔라인들은 상기 복수 개의 스테이지 회로들에 각각 연결되며,
    상기 복수 개의 신호라인들은,
    상기 제1 방향으로 연장된 제1 신호라인; 및
    상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 복수 개의 스테이지 회로들 중 대응하는 스테이지 회로에 연결된 제2 신호라인을 포함하고,
    상기 제2 신호라인은 제1 부분과 제2 부분을 포함하고,
    상기 연결전극은 상기 제1 부분과 상기 제2 부분을 연결하는 표시패널.
  10. 제1 항에 있어서,
    상기 스테이지 회로는 제1 구동 트랜지스터와 제2 구동 트랜지스터를 포함하고, 상기 연결전극은 상기 제1 구동 트랜지스터의 어느 하나의 전극과 상기 제2 구동 트랜지스터의 어느 하나의 전극을 연결하는 표시패널.
  11. 제10 항에 있어서,
    상기 화소 트랜지스터는 상기 제1 구동 트랜지스터와 동일한 적층 구조를 갖는 표시패널.
  12. 제1 항에 있어서,
    상기 스테이지 회로는 적어도 하나의 구동 트랜지스터를 포함하고, 상기 연결전극은 상기 적어도 하나의 구동 트랜지스터의 어느 하나의 전극과 상기 복수 개의 신호라인들 중 대응하는 신호라인을 연결하는 표시패널.
  13. 제1 항에 있어서,
    상기 실런트에 혼합된 금속 입자를 더 포함하고,
    상기 금속 입자는 상기 절연패턴과 상기 제2 표시기판 중 적어도 어느 하나에 접촉하는 표시패널.
  14. 제13 항에 있어서,
    상기 제2 표시기판은
    베이스 기판; 및
    상기 베이스 기판의 내부면 상에 배치된 공통전극을 포함하고,
    상기 금속 입자는 상기 공통전극에 접촉하는 표시패널.
  15. 제1 항에 있어서,
    상기 제1 표시기판과 상기 제2 표시기판 사이에 배치된 스페이서를 더 포함하고,
    상기 스페이서와 상기 절연패턴은 동일한 물질을 포함하는 표시패널.
  16. 제1 항에 있어서,
    상기 스캔라인은 상기 스캔 구동회로로부터 상기 화소 트랜지스터의 턴-온 신호를 수신하는 표시패널.
  17. 표시영역 및 상기 표시영역의 외측에 배치된 비표시영역을 포함하는 제1 표시기판;
    상기 제1 표시기판과 마주하는 제2 표시기판; 및
    상기 비표시영역에 중첩하고, 상기 제1 표시기판과 상기 제2 표시기판을 결합시키는 실런트를 포함하고,
    상기 제1 표시기판은,
    제1 신호라인, 제2 신호라인, 상기 제1 신호라인과 상기 제2 신호라인을 연결하고 상기 제1 신호라인 및 상기 제2 신호라인과 다른 층 상에 배치된 연결전극, 및 복수 개의 스테이지 회로들을 포함하고, 상기 비표시영역에 배치된 스캔 구동회로;
    상기 복수 개의 스테이지 회로들로부터 스캔 신호들을 각각 수신하는 복수 개의 스캔라인들;
    상기 복수 개의 스캔라인들에 연결된 화소 트랜지스터들; 및
    상기 실런트에 접촉하고, 상기 실런트로부터 상기 연결전극을 보호하는 절연패턴을 포함하는 표시패널.
  18. 제17 항에 있어서,
    상기 절연패턴은 상기 연결전극에 접촉하는 표시패널.
  19. 제17 항에 있어서,
    상기 실런트에 혼합된 금속 입자를 더 포함하고,
    상기 제2 표시기판은
    베이스 기판; 및
    상기 베이스 기판의 내부면 상에 배치된 공통전극을 포함하고,
    상기 금속 입자는 상기 공통전극에 접촉하는 표시패널.
  20. 표시영역 및 상기 표시영역의 외측에 배치된 비표시영역을 포함하는 제1 표시기판;
    상기 제1 표시기판과 마주하고, 공통전극을 포함하는 제2 표시기판;
    상기 비표시영역에 중첩하고, 상기 제1 표시기판과 상기 제2 표시기판을 결합시키고, 상기 공통전극에 접촉하는 실런트; 및
    상기 실런트에 혼합된 도전성 이물질을 포함하고,
    상기 제1 표시기판은,
    상기 표시영역에 배치된 화소전극;
    상기 비표시영역에 배치된 제1 신호라인;
    상기 비표시영역에 배치된 제2 신호라인;
    상기 비표시영역에 배치되고 상기 제1 신호라인과 상기 제2 신호라인을 연결하고, 상기 제1 신호라인 및 상기 제2 신호라인과 다른 층 상에 배치된 연결전극; 및
    상기 연결전극을 커버하며, 상기 실런트에 접촉하는 절연패턴을 포함하는 표시패널.



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