KR20170019531A - 액정 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 액정 표시 장치는 제i 게이트 라인과 연결되는 게이트 구동부, 제i 게이트 라인과 동일 층에 배치되는 제1 유지 라인 및 제i 게이트 라인과 연결되는 제1 및 제2 화소부를 갖는 표시 패널을 포함하고, 제1 화소부는 제i 게이트 라인과 연결되는 제1 하이 스위칭 소자, 제1 로우 스위칭 소자 및 제1 분배 스위칭 소자를 포함하고, 제2 화소부는 제i 게이트 라인과 연결되는 제2 하이 스위칭 소자, 제2 로우 스위칭 소자 및 제2 분배 스위칭 소자를 포함하며, 제1 분배 스위칭 소자는 일 전극이 제1 로우 스위칭 소자와 연결되고 타 전극이 제2 유지 라인과 연결되고, 제2 분배 스위칭 소자는 일 전극이 제2 로우 스위칭 소자와 연결되고 타 전극이 제2 유지 라인과 연결되며, 제2 유지 라인은 제1 유지 라인과 서로 다른 층에 배치되어 제1 유지 라인과 연결될 수 있다.

Description

액정 표시 장치{LIQUID DISPLAY DEVICE}
본 발명은 액정 표시 장치에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나이다. 액정 표시 장치는 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 기판과 그 사이에 배치되는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가함으로써 액정층에 전기장을 생성하고, 이를 통해 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
한편, 액정 표시 장치 중에서도 전기장이 인가되지 않은 상태에서 액정 분자를 그 장축이 표시판에 대하여 수직을 이루도록 배열한 수직 배향 방식(Vertically Aligned mode)의 액정 표시 장치가 개발되고 있다. 수직 배향 방식의 액정 표시 장치는 측면 시인성 확보를 위해 하나의 화소부를 두 개의 서브(sub) 화소부로 구분하는 구조를 포함하여 다양한 구조로 개발되고 있다.
본 발명이 해결하고자 하는 과제는 비대칭 전류에 의한 전압 강하 현상을 방지할 수 있는 액정 표시 장치를 제공한다.
또한, 비대칭 전류 최소화에 따른 수평 크로스 토크 현상을 방지할 수 있는 액정 표시 장치를 제공한다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 액정 표시 장치는, 제i(i는 1 이상의 자연수) 게이트 라인과 연결되는 게이트 구동부, 상기 제i 게이트 라인과 동일 층에 배치되는 제1 유지 라인 및 상기 제i 게이트 라인과 연결되는 제1 및 제2 화소부를 갖는 표시 패널을 포함하고, 상기 제1 화소부는 상기 제i 게이트 라인과 연결되는 제1 하이 스위칭 소자, 제1 로우 스위칭 소자 및 제1 분배 스위칭 소자를 포함하고, 상기 제2 화소부는 상기 제i 게이트 라인과 연결되는 제2 하이 스위칭 소자, 제2 로우 스위칭 소자 및 제2 분배 스위칭 소자를 포함하며, 상기 제1 분배 스위칭 소자는 일 전극이 상기 제1 로우 스위칭 소자와 연결되고 타 전극이 제2 유지 라인과 연결되고, 상기 제2 분배 스위칭 소자는 일 전극이 상기 제2 로우 스위칭 소자와 연결되고 타 전극이 상기 제2 유지 라인과 연결되며, 상기 제2 유지 라인은 상기 제1 유지 라인과 서로 다른 층에 배치되어 상기 제1 유지 라인과 연결될 수 있다.
또한, 상기 제2 유지 라인은, 적어도 하나의 컨택홀을 통해 상기 제1 유지 라인과 연결될 수 있다.
또한, 상기 제1 및 제2 유지 라인은 서로 동일한 전압이 인가될 수 있다.
또한, 상기 제1 하이 스위칭 소자는 일 전극이 제j 데이터 라인(j는 1 이상의 자연수)과 연결되고 타 전극이 제1 서브 화소 전극과 연결되며, 상기 제1 로우 스위칭 소자는 일 전극이 상기 제j 데이터 라인과 연결되고 타 전극이 제2 서브 화소 전극과 연결되고, 상기 제2 하이 스위칭 소자는 일 전극이 제k 데이터 라인(k는 1 이상의 자연수이며, j≠k)과 연결되고 타 전극이 제3 서브 화소 전극과 연결되며, 상기 제2 로우 스위칭 소자는 일 전극이 상기 제k 데이터 라인과 연결되고 타 전극이 제4 서브 화소 전극과 연결될 수 있다.
또한, 상기 제k 데이터 라인은 상기 제1 하이 스위칭 소자와 상기 제2 하이 스위칭 소자 사이에 배치될 수 있다.
또한, 상기 제j 데이터 라인과 상기 제k 데이터 라인은 서로 다른 극성을 갖는 데이터 신호가 인가될 수 있다.
또한, 상기 제2 유지 라인은 상기 제1 내지 제4 서브 화소 전극 중 적어도 하나와 서로 동일 층에 배치될 수 있다.
또한, 상기 제2 유지 라인 중 적어도 일부는 상기 제j 및 제k 데이터 라인과 중첩되도록 배치될 수 있다.
본 발명의 다른 실시예에 따른 액정 표시 장치는, 복수의 게이트 라인과 연결되는 게이트 구동부, 복수의 데이터 라인과 연결되는 데이터 구동부, 상기 복수의 게이트 라인과 동일층에 배치되는 제1 유지 라인 및 상기 복수의 게이트 라인 중 제i 게이트 라인(i는 1 이상의 자연수)과 연결되는 제1 내지 제3 스위칭 소자를 포함하는 복수의 화소부를 갖는 표시 패널을 포함하고, 상기 복수의 화소부 각각은 상기 제1 스위칭 소자의 일 전극과 연결되는 하이 화소 전극 및 상기 제2 스위칭 소자의 일 전극과 연결되는 로우 화소 전극을 더 포함하며, 상기 복수의 화소부 내의 제3 스위칭 소자는 일 전극이 상기 제2 스위칭 소자의 일 전극과 연결되고 타 전극이 제2 유지 라인과 연결되며, 상기 제2 유지 라인은 상기 제1 유지 라인과 서로 다른 층에 배치되어 상기 제1 유지 라인과 연결될 수 있다.
또한, 상기 제1 유지 라인은, 적어도 하나의 컨택홀을 통해 상기 제2 유지 라인과 연결될 수 있다.
또한, 상기 제1 및 제2 유지 라인은 서로 동일한 전압이 인가될 수 있다.
또한, 상기 복수의 화소부 각각은 상기 복수의 데이터 라인 중 서로 다른 데이터 라인과 연결되고, 상기 복수의 화소부는 상기 복수의 데이터 라인 중 제j 데이터 라인(j는 1 이상의 자연수)과 연결되는 제1 화소부 및 상기 복수의 데이터 라인 중 제j+1 데이터 라인과 연결되는 제2 화소부를 포함하며, 상기 제1 유지 라인은 상기 제1 및 제2 화소부 중 적어도 하나에 배치되는 컨택홀을 통해 상기 제2 유지 라인과 연결될 수 있다.
또한, 상기 제j 데이터 라인과 상기 제j+1 데이터 라인은 서로 다른 극성을 갖는 데이터 신호가 인가될 수 있다.
또한, 상기 제2 유지 라인은, 상기 제j 및 제j+1 데이터 라인과 적어도 일부가 중첩될 수 있다.
본 발명의 또 다른 실시예에 따른 액정 표시 장치는, 제i 게이트 신호(i는 1 이상의 자연수)에 응답하여 제j 데이터 신호(j는 1 이상의 자연수)를 제1 서브 화소 전극에 인가하는 제1 하이 화소부와, 상기 제i 게이트 신호에 응답하여 상기 제j 데이터 신호 및 유지 신호를 제2 서브 화소 전극에 인가하는 제1 로우 화소부를 갖는 제1 화소부, 상기 제i 게이트 신호에 응답하여 제k 데이터 신호(k는 1 이상의 자연수, j≠k)를 제3 서브 화소 전극에 인가하는 제2 하이 화소부와, 상기 제i 게이트 신호에 응답하여 상기 제k 데이터 신호 및 상기 유지 신호를 제4 서브 화소 전극에 인가하는 제2 로우 화소부를 갖는 제2 화소부, 상기 제1 및 제2 로우 화소부와 연결되며, 상기 유지 신호를 제공하는 유지 라인 및 상기 유지 라인과 서로 다른 층에 배치되며, 상기 유지 라인과 연결되는 스토리지 라인을 포함할 수 있다.
또한, 상기 유지 라인은 상기 제1 내지 제4 서브 화소 전극과 동일 츠에 배치되며, 상기 스토리지 라인은 상기 제i 게이트 신호를 제공하는 제i 게이트 라인과 동일 층에 배치될 수 있다.
또한, 상기 유지 라인 및 상기 스토리지 라인은 서로 동일한 전압이 인가될 수 있다.
또한, 상기 유지 라인 및 상기 스토리지 라인은 적어도 하나의 컨택홀을 통해 전기적으로 연결될 수 있다.
또한, 상기 제i 게이트 신호를 제공하는 제i 게이트 라인과 연결되는 게이트 구동부 및 상기 제j 데이터 신호를 제공하는 제j 데이터 라인과, 상기 제k 데이터 신호를 제공하는 제k 데이터 라인과 각각 연결되는 데이터 구동부를 더 포함할 수 있다.
또한, 상기 제1 로우 화소부는 게이트 전극이 상기 제i 게이트 라인과 연결되고 일 전극이 상기 제j 데이터 라인과 연결되며 타 전극이 상기 제2 서브 화소 전극과 연결되는 제1 로우 스위칭 소자 및 게이트 전극이 상기 제i 게이트 라인과 연결되고 일 전극이 상기 제2 서브 화소 전극과 연결되며 타 전극이 상기 유지 라인과 연결되는 제1 분배 스위칭 소자를 포함하고, 상기 제2 로우 화소부는 게이트 전극이 상기 제i 게이트 라인과 연결되고 일 전극이 상기 제k 데이터 라인과 연결되며 타 전극이 상기 제4 서브 화소 전극과 연결되는 제2 로우 스위칭 소자 및 게이트 전극이 상기 제i 게이트 라인과 연결되고 일 전극이 상기 제4 서브 화소 전극과 연결되며 타 전극이 상기 유지 라인과 연결되는 제2 분배 스위칭 소자를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
정극성 및 부극성 신호를 각각 인가받는 두 화소부 간에 생성되는 비대칭 전류로 인한 전압 강하 현상을 방지할 수 있다.
또한, 비대칭 전류를 최소화시킴으로써, 수평 크로스 토크 현상을 방지할 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치를 나타낸 블록도이다.
도 2는 도 1의 A 영역을 보다 상세하게 나타낸 등가 회로도이다.
도 3은 종래 기술에 따른 액정 표시 장치의 구성 중 화소부의 등가 회로도이다.
도 4 내지 도 6은 본 발명의 다른 실시예에 따른 화소부를 나타낸 도면이다.
도 7은 도 1의 A 영역을 보다 상세하게 나타낸 레이아웃 도이다.
도 8은 도 7의 I1 - I1'선을 따라 자른 단면도이다.
도 9는 도 7의 I2 - I2'선을 따라 자른 단면도이다.
도 10은 도 7의 I3 - I3'선을 따라 자른 단면도이다.
도 11 내지 도 13은 도 7의 레이아웃도에 도시된 A 영역을 형성하는 방법을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시예에 따른 액정 표시 장치의 효과를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이며, 단지 하나의 구성요소를 다른 구성요소와 구별하기 위해 사용하는 것이다. 따라서, 이하에서 언급되는 제1구성요소는 본 발명의 기술적 사상 내에서 제2구성요소일 수 있음은 물론이다.
이하, 첨부된 도면을 참조로 하여 본 발명의 실시예들에 대해 설명한다. 다만, 본 명세서에서는 본 발명에 따른 표시 장치를 액정 표시 장치를 예로 들어 설명하나, 이에 제한되는 것은 아니며 유기 발광 표시 장치의 경우에도 적용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치를 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치는 표시 패널(110), 데이터 구동부(120), 게이트 구동부(130) 및 타이밍 제어부(140)를 포함할 수 있다.
표시 패널(110)은 화상을 표시하는 패널이다. 표시 패널(110)은 하부 표시판(10, 도 8 참조), 상기 하부 표시판(10, 도 8 참조)에 대향하는 상부 표시판(20, 도 8 참조) 및 그 사이에 개재되는 액정층(30, 도 8 참조)을 포함할 수 있다. 즉, 표시 패널(110)은 액정 패널일 수 있다. 표시 패널(110)은 복수의 게이트 라인(S1 내지 Sn) 및 복수의 데이터 라인(DL1 내지 DLm)과 연결된다. 또한, 표시 패널(110)은 복수의 게이트 라인(S1 내지 Sn) 중 하나와 복수의 데이터 라인(DL1 내지 DLm) 중 하나와 연결되는 복수의 화소부(PX)를 포함한다. 복수의 게이트 라인(SL1 내지 SLn), 복수의 데이터 라인(DL1 내지 DLm) 및 복수의 화소부(PX)는 표시 패널(110)의 하부 표시판(10, 도 8 참조) 상에 형성될 수 있으며, 각 라인들은 서로 절연되어 배치된다.
복수의 화소부(PX)는 일 실시예로 매트릭스 형상으로 배치될 수 있다. 복수의 데이터 라인(DL1 내지 DLm)은 일 실시예로 하부 표시판(10, 도 8 참조) 상에 제1 방향(d1)을 따라 연장될 수 있으며, 복수의 게이트 라인(SL1 내지 SLn)은 제1 방향(d1)과 교차되는 제2 방향(d2)을 따라 연장될 수 있다. 도 1을 기준으로 제1 방향(d1)은 열 방향이며, 제2 방향(d2)은 행 방향이다. 복수의 화소부(PX)는 연결된 복수의 게이트 라인(SL1 내지 SLn) 중 하나로부터 제공되는 게이트 신호에 응답하여, 복수의 데이터 라인(DL1 내지 DLm) 중 하나로부터 데이터 신호를 제공받는다.
데이터 구동부(120)는 일 실시예로 쉬프트 레지스터(shift register), 래치(latch) 및 디지털-아날로그 변환부(DAC) 등을 포함할 수 있다. 데이터 구동부(120)는 타이밍 제어부(140)로부터 제1 제어 신호(CONT1) 및 영상 데이터(DATA)를 제공받을 수 있다. 데이터 구동부(120)는 제1 제어 신호(CONT1)에 대응하여 기준 전압을 선택할 수 있으며, 선택된 기준 전압에 따라 입력되는 디지털 파형의 영상 데이터(DATA)를 복수의 데이터 신호(D1 내지 Dm)로 변환할 수 있다. 데이터 구동부(120)는 생성된 복수의 데이터 신호(D1 내지 Dm)를 표시 패널(110)로 제공할 수 있다.
게이트 구동부(130)는 타이밍 제어부(140)로부터 제2 제어 신호(CONT2)를 제공받을 수 있다. 게이트 구동부(130)는 제공받은 제2 제어 신호(CONT2)에 따라 복수의 게이트 신호(S1 내지 Sn)를 표시 패널(110)에 제공할 수 있다.
타이밍 제어부(140)는 외부로부터 영상 신호(R, G, B) 및 이의 제어 신호(CS)를 입력 받을 수 있다. 제어 신호(CS)는 일 실시예로 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 메인 클럭 신호(MCLK) 및 데이터 인에이블 신호(DE) 등을 포함할 수 있다. 타이밍 제어부(140)는 외부로부터 제공받은 신호들을 표시 패널(110)의 동작 조건에 적합하도록 처리한 이후, 영상 데이터(DATA), 제1 제어 신호(CONT1) 및 제2 제어 신호(CONT2)를 생성할 수 있다. 제1 제어 신호(CONT1)는 영상 데이터(DATA)의 입력 시작을 지시하는 수평 동기 시작 신호(STH) 및 복수의 데이터 라인(DL1 내지 DLm)에 복수의 데이터 전압(D1 내지 Dm)의 인가를 제어하는 로드 신호(TP) 등을 포함할 수 있다. 제2 제어 신호(CONT2)는 복수의 스캔 신호(S1 내지 Sn)의 출력 시작을 지시하는 스캔 개시 신호(STV) 및 스캔 온 펄스의 출력 시기를 제어하는 게이트 클록 신호(CPV) 등을 포함할 수 있다.
한편, 본 발명의 일 실시예에 따른 액정 표시 장치는 전원 제공부(도면 미도시)를 더 포함할 수 있다. 전원 제공부는 본 발명의 일 실시예에 따른 표시 장치의 동작 전원을 공급할 수 있으며, 공통 라인(도면 미도시)을 통해 표시 패널(110)에 공통 전압(Vcom)을 제공할 수 있다. 공통 라인은 전원 제공부로부터 제공되는 공통 전압(Vcom)을 표시 패널(110)의 공통 전극에 공급하기 위한 배선일 수 있다. 공통 라인은 표시 패널(110)의 일측에 일 방향을 따라 연장되어 배치될 수 있다. 여기서 공통 라인은 일 실시예로 상부 기판(20, 도 8 참조)에 형성될 수 있으나 이에 제한되는 것은 아니다. 이하, 공통 전압 및 공통 전극 모두 Vcom으로 표기하기로 한다.
한편, 표시 패널(110) 내의 복수의 화소부(PX)는 제1 및 제2 화소부(PX1, PX2)를 포함할 수 있다. 제1 및 제2 화소부(PX1, PX2)는 제i 게이트 라인(SLi, i는 1 이상의 자연수)과 연결될 수 있으며, 그 중 제1 화소부(PX1)는 제j 데이터 라인(DLj, j는 1 이상의 자연수)과 연결될 수 있으며, 제2 화소부(PX2)는 제k 데이터 라인(DLk, k는 1 이상의 자연수, j≠k)과 연결될 수 있다. 도 1 및 도 2에서는 제k 데이터 라인(Dk)이 제j+1 데이터 라인(Dj+1, 즉 k=j+1)인 것으로 예를 들어 설명하기로 한다.
도 2는 도 1의 A 영역을 보다 상세하게 나타낸 회로도이다. 도 2를 참조하여 A 영역 중 제1 및 제2 화소부(PX1, PX2)에 대해 먼저 설명하기로 한다.
제1 화소부(PX1)는 제1 및 제2 서브 화소부(SPX1, SPX2)를 포함할 수 있다. 제1 및 제2 서브 화소부(SPX1, SPX2)는 제j 데이터 신호(DLj)를 제공받아, 서로 다른 감마 곡선에 따른 영상을 표시할 수 있으며, 또는 동일한 감마 곡선에 따른 영상을 표현할 수도 있다. 즉, 제1 및 제2 서브 화소부(SPX1, SPX2)는 하나의 데이터 신호에 대해 서로 다른 휘도를 갖는 영상을 표시함으로써 측면 시인성을 향상시킬 수 있다. 한편, 제1 및 제2 서브 화소부(SPX1, SPX2)는 서로 면적이 동일할 수도 있으며, 또는 다를 수도 있다.
제1 서브 화소부(SPX1)는 제1 하이 스위칭 소자(TR_H1), 제1 하이 액정 커패시터(Clc_H1) 및 제1 하이 스토리지 커패시터(도면 미도시)를 포함할 수 있다. 제1 하이 스위칭 소자(TR_H1)는 일 실시예로 트랜지스터일 수 있다. 제1 하이 스위칭 소자(TR_H1)는 게이트 전극이 제i 게이트 라인(SLi)과 연결되고, 일 전극이 제j 데이터 라인(DLj)과 연결되며, 타 전극이 제1 하이 액정 커패시터(Clc_H1)의 일 전극과 연결될 수 있다. 제1 하이 스위칭 소자(TR_H1)의 일 전극은 일 실시예로 소스 전극일 수 있으며, 타 전극은 일 실시예로 드레인 전극일 수 있다. 제1 하이 액정 커패시터(Clc_H1)는 제1 하이 스위칭 소자(TR_H1)의 타 전극과 연결되는 제1 서브 화소 전극(PE_H1) 및 공통 전극(Vcom) 사이에 형성될 수 있다. 제1 하이 스토리지 커패시터(도면 미도시)는 제1 서브 화소 전극(PE_H1)과 제1 유지 라인(Vcst1) 사이에 형성될 수 있다.
제1 하이 스위칭 소자(TR_H1)는 제i 게이트 라인(SLi)으로부터 제공받은 제i 게이트 신호(Si)에 응답하여 턴 온 되어, 제j 데이터 라인(DLj)으로부터 제공받은 제j 데이터 신호(Dj)를 제1 하이 액정 커패시터(Clc_H1)의 일 전극, 즉 제1 서브 화소 전극(PE_H1)에 제공할 수 있다. 이에 따라, 제1 하이 액정 커패시터(Clc_H1)는 제1 서브 화소 전극(PE_H1)에 인가되는 전압과 공통 전극(Vcom)에 인가되는 공통 전압의 전압 차를 충전할 수 있다.
제2 서브 화소부(SPX2)는 제1 로우 스위칭 소자(TR_L1), 제1 분배 스위칭 소자(TR_RD1), 제1 로우 액정 커패시터(Clc_L1) 및 제1 로우 스토리지 커패시터(도면 미도시)를 포함할 수 있다. 제1 로우 스위칭 소자(TR_L1) 및 제1 분배 스위칭 소자(TR_RD1)는 일 실시예로 트랜지스터일 수 있다. 제1 로우 스위칭 소자(TR_L1)는 게이트 전극이 제i 게이트 라인(SLi)과 연결되고, 일 전극이 제j 데이터 라인(DLj)과 연결되며, 타 전극이 제1 로우 액정 커패시터(Clc_L1)의 일 전극과 연결될 수 있다. 제1 로우 스위칭 소자(TR_L1)의 일 전극은 일 실시예로 소스 전극일 수 있으며, 타 전극은 일 실시예로 드레인 전극일 수 있다. 제1 분배 스위칭 소자(TR_RD1)는 게이트 전극이 제i 게이트 라인(SLi)과 연결되고, 일 전극이 제1 로우 스위칭 소자(TR_L1)의 타 전극과 연결되며, 타 전극이 제2 유지 라인(Vcst2)과 연결될 수 있다. 제1 분배 스위칭 소자(TR_RD1)의 일 전극은 일 실시예로 소스 전극일 수 있으며, 타 전극은 일 실시예로 드레인 전극일 수 있다. 제1 로우 액정 커패시터(Clc_L1)는 제1 로우 스위칭 소자(TR_L1)의 타 전극과 연결되는 제2 서브 화소 전극(PE_L1) 및 공통 전극(Vcom) 사이에 형성될 수 있다. 제1 로우 스토리지 커패시터(도면 미도시)는 제2 서브 화소 전극(PE_L1)과 제1 유지 라인(Vcst1) 사이에 형성될 수 있다.
제1 로우 스위칭 소자(TR_L1)는 제i 게이트 라인(SLi)으로부터 제공받은 제i 게이트 신호(Si)에 응답하여 턴 온 되어, 제j 데이터 라인(DLj)으로부터 제공받은 제j 데이터 신호(Dj)를 제1 로우 액정 커패시터(Clc_L1)의 일 전극, 즉 제2 서브 화소 전극(PE_L1)에 제공할 수 있다. 한편, 제1 분배 스위칭 소자(TR_RD1)는 제i 게이트 라인(SLi)으로부터 제공받은 제i 게이트 신호(Si)에 응답하여 턴 온 될 수 있다. 이에 따라, 제1 로우 액정 커패시터(Clc_L1)에는 제2 서브 화소 전극(PE_L1)에 인가되는 전압과 공통 전극(Vcom)에 인가되는 공통 전압의 전압 차가 충전되나, 이와 동시에 제1 로우 액정 커패시터(Clc_L1)에 충전된 전압은 턴 온 된 제1 분배 스위칭 소자(TR_RD1)를 통해 분압된다. 따라서, 제1 로우 액정 커패시터(Clc_L1)에 충전된 전압은 공통 전압(Vcom)과 제2 유지 라인(Vcst2)으로부터 제공받은 전압의 차이에 의해 낮아진다.
다음으로, 제2 화소부(PX2)에 대해 설명하기로 한다. 다만, 제1 화소부(PX1)와 중복되는 부분에 대해서는 설명을 생략하기로 한다. 제2 화소부(PX2)는 제3 및 제4 서브 화소부(SPX3, SPX4)를 포함할 수 있다. 제3 및 제4 서브 화소부(SPX3, SPX4)는 제j+1 데이터 라인(Dj+1)으로부터 제j+1 데이터 신호(DLj+1)를 제공받아, 서로 다른 감마 곡선에 따른 영상을 표시할 수 있으며, 또는 동일한 감마 곡선에 따른 영상을 표현할 수도 있다.
제3 서브 화소부(SPX3)는 제2 하이 스위칭 소자(TR_H2), 제2 하이 액정 커패시터(Clc_H2) 및 제2 하이 스토리지 커패시터(도면 미도시)를 포함할 수 있다. 제2 하이 스위칭 소자(TR_H2)는 게이트 전극이 제i 게이트 라인(SLi)과 연결되고, 일 전극이 제j+1 데이터 라인(DLj+1)과 연결되며, 타 전극이 제2 하이 액정 커패시터(Clc_H2)의 일 전극과 연결될 수 있다. 제2 하이 액정 커패시터(Clc_H2)는 제2 하이 스위칭 소자(TR_H2)의 타 전극과 연결되는 제3 서브 화소 전극(PE_H2) 및 공통 전극(Vcom) 사이에 형성될 수 있다. 제2 하이 스토리지 커패시터(도면 미도시)는 제3 서브 화소 전극(PE_H2)과 제1 유지 라인(Vcst1) 사이에 형성될 수 있다.
제2 하이 스위칭 소자(TR_H2)는 제i 게이트 신호(Si)에 응답하여 턴 온 되어, 제j+1 데이터 라인(DLj+1)으로부터 제공받은 제j+1 데이터 신호(Dj+1)를 제2 하이 액정 커패시터(Clc_H2)의 일 전극, 즉 제3 서브 화소 전극(PE_H2)에 제공할 수 있다. 이에 따라, 제2 하이 액정 커패시터(Clc_H2)는 제3 서브 화소 전극(PE_H2)에 인가되는 전압과 공통 전극(Vcom)에 인가되는 공통 전압의 전압 차를 충전할 수 있다.
제4 서브 화소부(SPX4)는 제2 로우 스위칭 소자(TR_L2), 제2 분배 스위칭 소자(TR_RD2), 제2 로우 액정 커패시터(Clc_L2) 및 제2 로우 스토리지 커패시터(도면 미도시)를 포함할 수 있다. 제2 로우 스위칭 소자(TR_L2)는 게이트 전극이 제i 게이트 라인(SLi)과 연결되고, 일 전극이 제j+1 데이터 라인(DLj+1)과 연결되며, 타 전극이 제2 로우 액정 커패시터(Clc_L2)의 일 전극과 연결될 수 있다. 제2 분배 스위칭 소자(TR_RD2)는 게이트 전극이 제i 게이트 라인(SLi)과 연결되고, 일 전극이 제2 로우 스위칭 소자(TR_L2)의 타 전극과 연결되며, 타 전극이 제2 유지 라인(Vcst2)과 연결될 수 있다. 제2 로우 액정 커패시터(Clc_L2)는 제2 로우 스위칭 소자(TR_L2)의 타 전극과 연결되는 제4 서브 화소 전극(PE_L2) 및 공통 전극(Vcom) 사이에 형성될 수 있다. 제2 로우 스토리지 커패시터(도면 미도시)는 제4 서브 화소 전극(PE_L2)과 제1 유지 라인(Vcst1) 사이에 형성될 수 있다.
제2 로우 스위칭 소자(TR_L2)는 제i 게이트 라인(SLi)으로부터 제공받은 제i 게이트 신호(Si)에 응답하여 턴 온 되어, 제j+1 데이터 라인(DLj)으로부터 제공받은 제j+1 데이터 신호(Dj+1)를 제2 로우 액정 커패시터(Clc_L2)의 일 전극, 즉 제4 서브 화소 전극(PE_L2)에 제공할 수 있다. 한편, 제2 분배 스위칭 소자(TR_RD2)는 제i 게이트 신호(Si)에 응답하여 턴 온 될 수 있다. 이에 따라, 제2 로우 액정 커패시터(Clc_L2)에는 제4 서브 화소 전극(PE_L2)에 인가되는 전압과 공통 전극(Vcom)에 인가되는 공통 전압의 전압 차가 충전되나, 이와 동시에 제2 로우 액정 커패시터(Clc_L2)에 충전된 전압은 턴 온 된 제2 분배 스위칭 소자(TR_RD2)를 통해 분압된다. 따라서, 제2 로우 액정 커패시터(Clc_L2)에 충전된 전압은 공통 전압(Vcom)과 제2 유지 라인(Vcst2)으로부터 제공받은 전압의 차이에 의해 낮아진다.
제j 및 제j+1 데이터 신호(Dj, Dj+1)는 일 실시예로 서로 극성이 다를 수 있다. 예를 들어, 제j 데이터 신호(Dj)가 정극성(+)의 데이터 신호라면, 제j+1 데이터 신호(Dj+1)는 부극성(-)의 데이터 신호일 수 있다.
즉, 제1 화소부(PX1)의 제1 하이 및 제1 로우 액정 커패시터(Clc_H1, Clc_L1)에 충전되는 전압이 각각 달라짐에 따라, 제1 및 제2 서브 화소부(SPX1, SPX2)의 액정 분자들이 기울어지는 각도가 다르게 된다. 또한, 제2 화소부(PX2)의 제2 하이 및 제2 로우 액정 커패시터(Clc_H2, Clc_L2)에 충전되는 전압도 서로 다름에 따라, 제3 및 제4 화소부(SPX3, SPX4)의 액정 분자들이 기울어지는 각도가 다르게 된다. 결국, 본 발명의 일 실시예에 따른 액정 표시 장치는 서브 화소부 간의 휘도가 달라짐에 따라 시인성이 향상될 수 있다.
한편, 제1 및 제2 유지 라인(Vcst1, Vcst2)은 서로 동일한 레벨을 갖는 전압이 인가될 수 있다. 또한, 제1 및 제2 유지 라인(Vcst1, Vcst2)은 서로 다른 층에 배치될 수 있으며, 연결부(111)를 통해 서로 전기적으로 연결될 수 있다. 상기 연결부(111)는 일 실시예로 컨택홀일 수 있다. 다만, 도 2에서는 제1 및 제2 유지 라인(Vcst1, Vcst2)은 하나의 연결부(111)를 통해 전기적으로 연결되는 것으로 도시하였으나, 이에 제한되는 것은 아니다. 또한, 연결부(111)는 제2 화소부(PX2)에 배치될 수 있으나, 이에 제한되는 것은 아니며 제1 화소부(PX1)에 배치될 수도 있다. 또는 제1 및 제2 화소부(PX1, PX2) 모두에 배치될 수도 있다. 제1 유지 라인(Vcst1)은 일 실시예로 복수의 게이트 라인(SL1 내지 SLn)과 동일한 재료로 형성될 수 있다. 제2 유지 라인(Vcst2)은 일 실시예로 제1 내지 제4 서브 화소 전극(PE_H1, PE_L1, PE_H2, PE_L2)과 동일한 재료로 형성될 수 있다. 즉, 제2 유지 라인(Vcst2)은 ITO, IZO 등의 투명한 도전성 물질로 만들어질 수 있다. 이에 따라, 제1 유지 라인(Vcst1)은 제2 유지 라인(Vcst2) 보다 배선 저항이 낮을 수 있다.
도 3은 종래 기술에 따른 액정 표시 장치의 구성 중 화소부의 등가 회로도이다.
종래 기술에 따른 액정 표시 장치는 제a 화소부(PXa) 및 제b 화소부(PXb)를 포함한다. 제a 화소부(PXa)는 제k 데이터 라인(DLk)과 연결되어 제k 데이터 신호(Dk)를 제공받으며, 제b 화소부(PXb)는 제k+1 데이터 라인(DLk+1)과 연결되어 제k+1 데이터 신호(Dk+1)를 제공받는다. 제a 화소부(PXa)는 제1 내지 제3 스위칭 소자(TRa1 내지 TRa3)를 포함하며, 제3 스위칭 소자(TRa3)는 유지 라인(Vcst)과 연결된다. 또한, 제b 화소부(PXb)는 제4 내지 제6 스위칭 소자(TRb1 내지 TRb3)를 포함하며, 제6 스위칭 소자(TRb3)는 유지 라인(Vcst)과 연결된다. 한편, 제k 데이터 신호(Dk)는 부극성(-) 신호이며 전압 레벨이 0V이며, 제k+1 데이터 신호(Dk+1)는 정극성(+) 신호이며 전압 레벨이 16V임을 가정한다. 또한, 유지 라인(Vcst)으로부터 제공되는 유지 신호의 전압 레벨은 8V임을 가정한다.
제a 화소부(PXa)의 제1 노드(N1)는 제1 스위칭 소자(TRa1)가 턴 온 되면, 제k 데이터 신호(Dk)의 전압이 턴 온 된 제3 스위칭 소자(TRa3)에 의해 분압된 전압이 인가된다. 즉, 제1 노드(N1)에는 0V보다는 크고 8V보다는 작은 레벨을 갖는 전압이 인가된다. 이에 따라, 제a 화소부(PXa)에는 제1 전류 경로(In)가 형성된다.
이와 달리, 제b 화소부(PXb)는 제4 스위칭 소자(TRb1)가 턴 온 되면, 제2 노드(N2)에는 제k+1 데이터 신호(Dk+1)의 전압이 턴 온 된 제6 스위칭 소자(TRb6)에 의해 분압된 전압이 인가된다. 즉, 제2 노드(N2)에는 8V보다는 크고 16V보다는 작은 레벨을 갖는 전압이 인가된다. 이에 따라, 제b 화소부(PXb)에는 제2 전류 경로(Ip)가 형성된다.
이때, 제1 전류 경로(In)와 제 2 전류 경로(Ip)는 제3 노드(N3)에서 합쳐짐에 따라 서로 상쇄되나, 상쇄되지 않고 남은 비대칭 전류(In-Ip)가 유지 라인(Vcst)을 따라 흐르게 된다. 비대칭 전류(In-Ip)는 유지 라인(Vcst)의 배선 저항에 의해 결국 전압 강하(IR-drop) 현상을 야기시킨다. 또한, 유지 라인(Vcst)은 비대칭 전류(In-Ip)가 동일한 게이트 라인에 연결된 복수의 화소부 중에서 도 1을 기준으로 제2 방향(d2)으로 갈수록 커짐에 따라, 전압 강하 정도가 더 커지게 된다. 이에 따라, 동일한 게이트 라인에 연결된 복수의 화소부에 제공되는 유지 신호의 전압 레벨은 서로 다르게 된다. 이는 결국, 화소부의 위치에 다라 각 화소부에 인가되는 유지 신호의 전압 레벨이 상이함을 의미하므로, 종래 기술에 따른 액정 표시 장치는 수평 크로스 토크(Horizontal Cross talk) 불량이 발생된다.
다시 말하면, 수평 크로스 토크 불량 문제는 비대칭 전류가 유지 라인(Vcst)을 타고 흐르면서 배선 저항에 의해 전압 강하가 나타나는 것이 원인이 된다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치는 제1 및 제2 분배 스위칭 소자(TR_RD1, TR_RD2) 각각의 타 전극이 제2 유지 라인(Vcst2)과 연결될 수 있으며, 상기 제2 유지 라인(Vcst2)과 전기적으로 연결되는 제1 유지 라인(Vcst1)을 포함할 수 있다. 이에 따라, 비대칭 전류는 제2 유지 라인(Vcst)에 비해 상대적으로 저항이 낮은 제1 유지 라인(Vcst1) 쪽으로 흐르므로, 결국 제1 및 제2 분배 스위칭 소자(TR_RD1, TR_RD2) 각각의 타 전극과 연결되는 제2 유지 라인(Vcst2)에는 비대칭 전류로 인한 전압 강하 현상이 발생하지 않는다.
이때, 제1 및 제2 유지 라인(Vcst1, Vcst2)을 서로 연결시켜주는 연결부(111)는 제2 화소부(PX2)에 배치될 수 있으나, 이에 제한되는 것은 아니다. 즉, 연결부(111)는 제1 및 제2 화소부(PX1, PX2) 중 적어도 하나에 배치될 수 있다. 또한, 반드시 2개의 화소부를 기준으로 적어도 하나의 연결부(111)가 배치되는 구조로 제한되지는 않는다. 이에 대해서는 도 4 내지 도 6을 참조하여 후술하기로 한다.
도 4 내지 도 6은 본 발명의 다른 실시예에 따른 화소부를 나타낸 도면이다.
도 4를 먼저 참조하면, 본 발명의 다른 실시예에 따른 액정 표시 장치는 연결부(111a)가 4개의 화소부(PXij, PXij+1, PXij+2, PXij+3)를 기준으로 배치될 수 있다. 또는 도 5를 참조하면, 본 발명의 또 다른 실시예에 따른 액정 표시 장치는 2개의 화소부(PXij, PXij+1) 모두에 배치될 수도 있다. 나아가, 본 발명의 다른 실시예에 따른 액정 표시 장치는 반드시 동일한 수를 갖는 단위를 기준으로 연결부가 배치될 필요는 없으며, 도 6과 같이 제1 연결부(111c1)는 2개의 화소부(PXij, PXij+1) 단위로, 제2 연결부(111c2)는 4개의 화소부(PXij+2, PXij+3, PXij+4, PXij+5) 단위로 배치될 수도 있다.
즉, 본 발명에 따른 액정 표시 장치는 제1 및 제2 유지 라인(Vcst1, Vcst2)이 서로 전기적으로 연결됨에 따라, 비대칭 전류가 제1 유지 라인(Vcst1) 쪽으로 흘러 제2 유지 라인(Vcst2)에는 비대칭 전류로 인한 전압 강하 현상이 발생하지 않을 수 있다면, 연결부(111)의 위치나 개수는 제한되지 않는다.
도 7은 도 1의 A 영역을 보다 상세하게 나타낸 레이아웃 도이다. 도 8은 도 7의 I1 - I1' 선을 따라 자른 단면도이다. 도 9는 도 7의 I2 - I2' 선을 따라 자른 단면도이다. 도 10은 도 7의 I3 - I3' 선을 따라 자른 단면도이다. 도 11 내지 도 13은 도 7의 레이아웃도에 도시된 A 영역을 형성하는 방법을 설명하기 위한 도면이다.
다만, 도 9 및 도 10에서는 하부 표시판(10, 도 8 참조) 및 하부 표시판(10, 도 8 참조) 상에 배치되는 구성들만 도시하기로 한다. 또한, 연결부(111, 도 2 참조)의 일 실시예는 제3 컨택홀(CNT_Vcst)일 수 있으며, 제3 컨택홀(CNT_Vcst)은 제j 데이터 라인(DLj) 및 제j+1 데이터 라인(DLj+1) 사이에 배치되는 것을 예로 들어 설명하기로 한다. 한편, 제1 화소부(PX1)와 제2 화소부(PX2)의 배치 구성이 동일한 구조에 대해서는 제1 화소부(PX1)를 기준으로 설명하기로 한다.
도 7 내지 도 10을 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치는 하부 표시판(10), 상부 표시판(20) 및 액정층(30)을 포함할 수 있다. 하부 표시판(10)은 상부 표시판(20)과 서로 마주보도록 배치되며, 액정층(30)은 하부 표시판(10) 및 상부 표시판(20) 사이에 개재된다. 하부 표시판(10)은 일 실시예로 상부 표시판(20)과 실링(sealing)을 통해 합착될 수 있다.
먼저 하부 표시판(10)에 대해 설명하기로 한다.
하부 기판(210)은 일 실시예로 유리 기판, 플라스틱 기판 또는 LTPS(Crystalline silicon) 기판일 수 있으며, 복수의 스위칭 소자가 배치되는 어레이 기판일 수 있다. 하부 기판(210)의 상부에는 제i 게이트 라인(SLi), 제1 유지 라인(Vcst1)이 배치될 수 있다.
제i 게이트 라인(SLi)은 제1 내지 제3 게이트 전극(GE_H1, GE_L1, GE_RD1)을 포함할 수 있다. 또한, 제i 게이트 라인(SLi)은 게이트 패드부(도면 미도시)를 포함할 수 있으며, 게이트 패드부를 통해 다른 층 혹은 외부 구동 회로와 접속될 수 있다. 제1 유지 라인(Vcst1)은 제i 게이트 라인(SLi)과 동일 층에 제i 게이트 라인(SLi)과 절연되도록 배치될 수 있다. 제1 유지 라인(Vcst1)은 제1 및 제2 화소부(PX1, PX2)의 각 하이 및 로우 화소 전극들과 적어도 일부가 중첩되도록 배치될 수 있다.
게이트 절연막(220)은 제i 게이트 라인(SLi) 및 제1 유지 라인(Vcst1)의 상부에 배치될 수 있다. 게이트 절연막(220)은 일 실시예로 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 형성될 수 있다. 게이트 절연막(220)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수도 있다.
게이트 절연막(220)의 상부에는 제1 내지 제3 반도체층(230a, 230b, 230c)을 포함하는 반도체층이 배치될 수 있다. 제1 내지 제3 반도체층(230a, 230b, 230c)은 각각 비정질 실리콘 또는 결정질 실리콘을 포함할 수 있으나 이에 한정되는 것은 아니다.
저항성 접촉층(240)은 제1 내지 제3 반도체층(230a, 230b, 230c)의 상부에 배치될 수 있다. 저항성 접촉층(240)은 인(phosphorus)과 같은 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.
저항성 접촉층(240)의 상부에는 제1 내지 제3 소스 전극(SE_H1, SE_L1, SE_RD1) 및 제1 내지 제3 드레인 전극(DE_H1, DE_L1, DE_RD1)을 포함하는 데이터 도전체가 형성될 수 있다. 데이터 도전체, 반도체층 및 저항성 접촉층(240)은 하나의 마스크(mask)를 이용하여 동시에 형성될 수 있다.
도 7 및 도 8을 참조하면, 제1 게이트 전극(GE_H1), 제1 소스 전극(SE_H1), 제1 드레인 전극(DE_H1) 및 제1 반도체층(230a)은 제1 하이 스위칭 소자(TR_H1)를 형성한다.
보다 상세하게는, 제1 소스 전극(SE_H1)은 제j 데이터 라인(DLj)으로부터 연장된 것으로 제1 드레인 전극(DE_H1)의 적어도 일부를 둘러싸는 형상일 수 있다. 예를 들어, 제1 소스 전극(SE_H1)은 C자, U자, 역C자, 역U자 중 하나의 형태일 수 있다. 제1 소스 전극(SE_H1)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 형성될 수 있으며, 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질 수 있다. 다만 이에 제한되는 것은 아니며, 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
제1 드레인 전극(DE_H1)은 일 측이 제1 게이트 전극(GE_H1)과 일부가 중첩되도록 제1 게이트 전극(GE_H1) 상에 형성될 수 있다. 또한 제1 드레인 전극(DE_H1)은 타 측이 제1 컨택홀(CNT_H1)을 통해 제1 서브 화소 전극(PE_H1)과 연결될 수 있다. 또한, 제1 드레인 전극(DE_H1)은 제1 소스 전극(SE_H1)과 동일한 재료를 가질 수 있다. 즉, 제1 소스 전극(SE_H1)과 제1 드레인 전극(DE_H1)은 동일한 공정으로 동시에 만들어질 수 있다. 제1 소스 전극(SE_H1), 제1 드레인 전극(DE_H1) 및 제j 데이터 라인(DLj)은 서로 동일 층에 배치될 수 있다.
도 7 및 도 9를 참조하면, 제1 하이 스위칭 소자(TR_H1)와 유사하게, 제2 게이트 전극(GE_L1), 제2 소스 전극(SE_L1), 제2 드레인 전극(DE_L2) 및 제2 반도체층(230b)은 제1 로우 스위칭 소자(TR_L1)를 형성한다.
보다 상세하게는, 제2 소스 전극(SE_L1)은 제j 데이터 라인(DLj)으로부터 연장된 것으로 제2 드레인 전극(DE_L1)의 적어도 일부를 둘러싸는 형상일 수 있다. 예를 들어, 제2 소스 전극(SE_L1)은 C자, U자, 역C자, 역U자 중 하나의 형태일 수 있다. 제2 소스 전극(SE_L1)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 형성될 수 있으며, 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질 수 있다. 다만 이에 제한되는 것은 아니며, 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
제2 드레인 전극(DE_L1)은 일 측이 제2 게이트 전극(GE_L1)과 일부가 중첩되도록 제2 게이트 전극(GE_L1) 상에 형성될 수 있다. 또한 제2 드레인 전극(DE_L1)은 타 측이 제2 컨택홀(CNT_L1)을 통해 제2 서브 화소 전극(PE_L1)과 연결될 수 있다. 또한, 제2 드레인 전극(DE_L1)은 제2 소스 전극(SE_L1)과 동일한 재료를 가질 수 있다. 즉, 제2 소스 전극(SE_L1)과 제2 드레인 전극(DE_L1)은 동일한 공정으로 동시에 만들어질 수 있다.
도 7 및 도 9를 참조하면, 제3 게이트 전극(GE_RD1), 제3 소스 전극(SE_ RD1), 제3 드레인 전극(DE_RD1) 및 제3 반도체층(230c)은 제1 분배 스위칭 소자(TR_ RD1)를 형성한다.
제1 분배 스위칭 소자(TR_RD1)를 구성하는 제3 소스 전극(SE_RD1) 및 제3 드레인 전극(DE_RD1)은 제3 반도체층(230c)과 적어도 일부가 중첩되도록 저항성 접촉층(240) 상에 배치될 수 있다. 제3 소스 전극(SE_RD1) 및 제3 드레인 전극(DE_RD1)은 일 실시예로 I자 형태일 수 있다.
제1 내지 제3 소스 전극(SE_H1, SE_L1, SE_RD1) 및 제1 내지 제3 드레인 전극(DE_H1, DE_L1, DE_RD1)을 포함하는 데이터 도전체 및 노출된 반도체층의 상부에는 제1 보호막(260a)이 형성될 수 있다. 제1 보호막(260a)은 질화 규소와 산화 규소 따위의 무기 절연물 또는 유기 절연물로 형성될 수 있다. 제1 보호막(260a)은 컬러 필터(250)의 안료가 노출된 반도체 부분으로 유입되는 것을 방지할 수 있다.
컬러 필터(250)는 제1 보호막(260a)의 상부에 형성될 수 있다. 컬러 필터(250)는 적색, 녹색 및 청색의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있으나, 이에 제한되는 것은 아니다. 컬러 필터(250)는 인접하는 화소마다 서로 다른 색을 표시하는 물질로 형성될 수 있다.
컬러 필터(250)의 상부에는 제2 보호막(260b)이 배치될 수 있다. 제2 보호막(260b)은 질화 규소와 산화 규소 따위의 무기 절연물 또는 유기 절연물로 형성될 수 있다. 제2 보호막(260b)은 컬러 필터(250)의 상부가 들뜨는 것을 방지하고, 컬러 필터(250)로부터 유입되는 용제(solvent)와 같은 유기물에 의한 액정층(30)의 오염을 억제하여 화면 구동 시 야기될 수 있는 잔상 등의 불량을 방지할 수 있다.
제1 보호막(260a) 및 제2 보호막(260b)에는 제1 드레인 전극(DE_H1)을 노출하는 제1 컨택홀(CNT_H1) 및 제2 드레인 전극(DE_L1)을 노출하는 제2 컨택홀(CNT_L1)이 형성될 수 있다. 또한, 도 10을 참조하면 제1 보호막(260a) 및 제2 보호막(260b)에는 제1 유지 라인(Vcst1)을 노출하는 제3 컨택홀(CNT_Vcst)이 형성될 수 있다.
따라서, 제1 드레인 전극(DE_H1)은 제1 컨택홀(CNT_H1)을 통해 제1 서브 화소 전극(PE_H1)과 전기적으로 연결될 수 있으며, 제2 드레인 전극(DE_L1)은 제2 컨택홀(CNT_L1)을 통해 제2 서브 화소 전극(PE_L1)과 전기적으로 연결될 수 있다. 또한, 제3 드레인 전극(DE_RD1)은 제3 컨택홀(CNT_RD1)을 통해 제2 유지 라인(Vcst2)과 전기적으로 연결될 수 있다. 한편, 제1 유지 라인(Vcst1)은 제3 컨택홀(CNT_Vcst)을 통해 제2 유지 라인(Vcst2)과 전기적으로 연결될 수 있다. 이에 따라, 제2 유지 라인(Vcst2)에서 생성된 비대칭 전류가 제1 유지 라인(Vcst1)을 타고 흐를 수 있으며, 이를 통해 제2 유지 라인(Vcst2)에는 비대칭 전류로 인한 전압 강하 현상이 발생하지 않을 수 있다.
제2 보호막(260b)의 상부에는 제1 서브 화소 전극(PE_H1), 제2 서브 화소 전극(PE_L1) 및 제2 유지 라인(Vcst2)이 배치될 수 있다. 제1 및 제2 서브 화소 전극(PE_H1, PE_L1)은 ITO 및 IZO 등의 투명 도전 물질이나, 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 형성될 수 있다. 제1 및 제2 서브 화소 전극(PE_H1, PE_L1)은 전체적인 모양이 사각형일 수 있으며, 일 실시예로 복수의 가로 줄기부 및 이와 교차하는 복수의 세로 줄기부를 갖는 십자형 줄기부를 포함할 수 있다. 또한, 복수의 가로 줄기부 및 복수의 세로 줄기부에 의해 나누어지는 부영역은 복수의 미세 가지부(272)를 포함할 수 있다. 제1 서브 화소 전극(PE_H1)은 제1 드레인 전극(DE_H1)으로부터 제j 데이터 신호(Dj)를 인가받을 수 있다. 제2 서브 화소 전극(PE_L1)은 제2 드레인 전극(DE_L1)으로부터 제j 데이터 신호(Dj)를 인가받으나, 인가된 제j 데이터 신호(Dj)의 전압 중 일부는 제1 분배 스위칭 소자(TR_RD1)이 턴 온 됨에 따라 제3 소스 전극(SE_RD1)으로 분압될 수 있다. 이에 따라, 제2 서브 화소 전극(PE_L1)에 인가되는 전압의 크기는 제1 서브 화소 전극(PE_H1)에 인가되는 전압의 크기 보다 낮게 된다. 이에 따라, 제1 서브 화소 전극(PE_H1)과 공통 전극(Vcom) 사이에 개재되는 액정 분자의 방향은 제2 서브 화소 전극(PE_L1)과 공통 전극(Vcom) 사이에 개재되는 액정 분자의 방향과 다를 수 있으며, 결국 빛의 휘도가 서로 상이해 측면 시인성이 개선될 수 있다.
제2 유지 라인(Vcst2)은 ITO 및 IZO 등의 투명 도전 물질이나, 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 형성될 수 있다. 제2 유지 라인(Vcst2)은 제j 및 제j+1 데이터 라인(DLj, DLj+1) 외에도 나머지 데이터 라인의 상부에 서로 중첩되도록 배치될 수 있다. 이에 따라, 제2 유지 라인(Vcst2)은 복수의 데이터 라인(DL1 내지 DLm) 등의 주변 영역에서 생성되는 빛샘을 방지하는 차광 부재 역할을 수행할 수 있다.
도면에는 도시하지 않았으나, 제1 및 제2 서브 화소 전극(PE_H1, PE_L1)의 상부에는 하부 배향막(도면 미도시)이 형성될 수 있다.
다음으로, 상부 표시판(20)에 대해 설명하기로 한다.
상부 기판(300)은 투명한 유리 또는 플라스틱 등으로 형성될 수 있다. 상부 기판(300) 상에는 블랙 매트릭스(black matrix)라고도 지칭되며 빛샘을 막아주는 차광 부재(290)가 배치될 수 있다. 상부 기판(300) 및 차광 부재(290) 상에는 오버코트층(280)이 배치될 수 있다. 오버코트층(280)은 절연 물질로 형성될 수 있으며, 경우에 따라 생략될 수도 있다. 공통 전극(Vcom)은 오버코트층(280) 상에 배치될 수 있다. 또한, 도면에는 도시하지 않았으나, 공통 전극(Vcom)의 상부에는 상부 배향막(도면 미도시)이 형성될 수 있다.
도 14는 본 발명의 일 실시예에 따른 액정 표시 장치의 효과를 설명하기 위한 도면이다. 이때, (a)는 종래에 따른 액정 표시 장치에서 수평 크로스 토크 문제가 발생되는 것을 도시하고 있으며, (b)는 본 발명의 일 실시예에 따른 액정 표시 장치에서 수평 크로스 토크 문제가 개선된 것을 도시하고 있다.
도 14의 (a)를 참조하면, 도 3에서 상술한 바와 같이 비대칭 전류가 유지 라인(Vcst)을 타고 흐르면서 배선 저항에 의해 전압 강하 현상이 발생된다. 이에 따라, 화소부의 위치별 유지 라인(Vcst)으로부터 인가되는 전압의 레벨이 상이해져, 결국 휘도 변화에 따른 수평 크로스 토크 문제가 발생된다.
도 14의 (b)를 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치는 상기 제2 유지 라인(Vcst2)에서 발생된 비대칭 전류를 제3 컨택홀(CNT_Vcst)을 통해 제2 유지 라인(Vcst2)과 전기적으로 연결되며 저항이 상대적으로 낮은 제1 유지 라인(Vcst1)으로 흘려보냄으로써, 제2 유지 라인(Vcst2)에는 전압 강하 현상이 발생되지 않는다. 이에 따라, 상술한 수평 크로스 토크 문제가 발생되는 것을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이지 않는 것으로 이해해야 한다.
10: 하부 표시판
20: 상부 표시판
30: 액정층
110: 표시 패널
120: 데이터 구동부
130: 게이트 구동부
140: 타이밍 제어부

Claims (20)

  1. 제i(i는 1 이상의 자연수) 게이트 라인과 연결되는 게이트 구동부;
    상기 제i 게이트 라인과 동일 층에 배치되는 제1 유지 라인; 및
    상기 제i 게이트 라인과 연결되는 제1 및 제2 화소부를 갖는 표시 패널을 포함하고,
    상기 제1 화소부는 상기 제i 게이트 라인과 연결되는 제1 하이 스위칭 소자, 제1 로우 스위칭 소자 및 제1 분배 스위칭 소자를 포함하고, 상기 제2 화소부는 상기 제i 게이트 라인과 연결되는 제2 하이 스위칭 소자, 제2 로우 스위칭 소자 및 제2 분배 스위칭 소자를 포함하며,
    상기 제1 분배 스위칭 소자는 일 전극이 상기 제1 로우 스위칭 소자와 연결되고 타 전극이 제2 유지 라인과 연결되고, 상기 제2 분배 스위칭 소자는 일 전극이 상기 제2 로우 스위칭 소자와 연결되고 타 전극이 상기 제2 유지 라인과 연결되며,
    상기 제2 유지 라인은 상기 제1 유지 라인과 서로 다른 층에 배치되어 상기 제1 유지 라인과 연결되는 액정 표시 장치.
  2. 제1항에 있어서, 상기 제2 유지 라인은,
    적어도 하나의 컨택홀을 통해 상기 제1 유지 라인과 연결되는 액정 표시 장치.
  3. 제1항에 있어서,
    상기 제1 및 제2 유지 라인은 서로 동일한 전압이 인가되는 액정 표시 장치.
  4. 제1항에 있어서,
    상기 제1 하이 스위칭 소자는 일 전극이 제j 데이터 라인(j는 1 이상의 자연수)과 연결되고 타 전극이 제1 서브 화소 전극과 연결되며, 상기 제1 로우 스위칭 소자는 일 전극이 상기 제j 데이터 라인과 연결되고 타 전극이 제2 서브 화소 전극과 연결되고,
    상기 제2 하이 스위칭 소자는 일 전극이 제k 데이터 라인(k는 1 이상의 자연수이며, j≠k)과 연결되고 타 전극이 제3 서브 화소 전극과 연결되며, 상기 제2 로우 스위칭 소자는 일 전극이 상기 제k 데이터 라인과 연결되고 타 전극이 제4 서브 화소 전극과 연결되는 액정 표시 장치.
  5. 제4항에 있어서,
    상기 제k 데이터 라인은 상기 제1 하이 스위칭 소자와 상기 제2 하이 스위칭 소자 사이에 배치되는 액정 표시 장치.
  6. 제4항에 있어서,
    상기 제j 데이터 라인과 상기 제k 데이터 라인은 서로 다른 극성을 갖는 데이터 신호가 인가되는 액정 표시 장치.
  7. 제4항에 있어서,
    상기 제2 유지 라인은 상기 제1 내지 제4 서브 화소 전극 중 적어도 하나와 서로 동일 층에 배치되는 액정 표시 장치.
  8. 제4항에 있어서,
    상기 제2 유지 라인 중 적어도 일부는 상기 제j 및 제k 데이터 라인과 중첩되도록 배치되는 액정 표시 장치.
  9. 복수의 게이트 라인과 연결되는 게이트 구동부;
    복수의 데이터 라인과 연결되는 데이터 구동부;
    상기 복수의 게이트 라인과 동일층에 배치되는 제1 유지 라인; 및
    상기 복수의 게이트 라인 중 제i 게이트 라인(i는 1 이상의 자연수)과 연결되는 제1 내지 제3 스위칭 소자를 포함하는 복수의 화소부를 갖는 표시 패널을 포함하고,
    상기 복수의 화소부 각각은 상기 제1 스위칭 소자의 일 전극과 연결되는 하이 화소 전극 및 상기 제2 스위칭 소자의 일 전극과 연결되는 로우 화소 전극을 더 포함하며, 상기 복수의 화소부 내의 제3 스위칭 소자는 일 전극이 상기 제2 스위칭 소자의 일 전극과 연결되고 타 전극이 제2 유지 라인과 연결되며, 상기 제2 유지 라인은 상기 제1 유지 라인과 서로 다른 층에 배치되어 상기 제1 유지 라인과 연결되는 액정 표시 장치.
  10. 제9항에 있어서, 상기 제1 유지 라인은,
    적어도 하나의 컨택홀을 통해 상기 제2 유지 라인과 연결되는 액정 표시 장치.
  11. 제9항에 있어서,
    상기 제1 및 제2 유지 라인은 서로 동일한 전압이 인가되는 액정 표시 장치.
  12. 제9항에 있어서,
    상기 복수의 화소부 각각은 상기 복수의 데이터 라인 중 서로 다른 데이터 라인과 연결되고,
    상기 복수의 화소부는 상기 복수의 데이터 라인 중 제j 데이터 라인(j는 1 이상의 자연수)과 연결되는 제1 화소부 및 상기 복수의 데이터 라인 중 제j+1 데이터 라인과 연결되는 제2 화소부를 포함하며,
    상기 제1 유지 라인은 상기 제1 및 제2 화소부 중 적어도 하나에 배치되는 컨택홀을 통해 상기 제2 유지 라인과 연결되는 액정 표시 장치.
  13. 제12항에 있어서,
    상기 제j 데이터 라인과 상기 제j+1 데이터 라인은 서로 다른 극성을 갖는 데이터 신호가 인가되는 액정 표시 장치.
  14. 제12항에 있어서, 상기 제2 유지 라인은,
    상기 제j 및 제j+1 데이터 라인과 적어도 일부가 중첩되는 액정 표시 장치.
  15. 제i 게이트 신호(i는 1 이상의 자연수)에 응답하여 제j 데이터 신호(j는 1 이상의 자연수)를 제1 서브 화소 전극에 인가하는 제1 하이 화소부와, 상기 제i 게이트 신호에 응답하여 상기 제j 데이터 신호 및 유지 신호를 제2 서브 화소 전극에 인가하는 제1 로우 화소부를 갖는 제1 화소부;
    상기 제i 게이트 신호에 응답하여 제k 데이터 신호(k는 1 이상의 자연수, j≠k)를 제3 서브 화소 전극에 인가하는 제2 하이 화소부와, 상기 제i 게이트 신호에 응답하여 상기 제k 데이터 신호 및 상기 유지 신호를 제4 서브 화소 전극에 인가하는 제2 로우 화소부를 갖는 제2 화소부;
    상기 제1 및 제2 로우 화소부와 연결되며, 상기 유지 신호를 제공하는 유지 라인; 및
    상기 유지 라인과 서로 다른 층에 배치되며, 상기 유지 라인과 연결되는 스토리지 라인을 포함하는 액정 표시 장치.
  16. 제15항에 있어서,
    상기 유지 라인은 상기 제1 내지 제4 서브 화소 전극과 동일 츠에 배치되며, 상기 스토리지 라인은 상기 제i 게이트 신호를 제공하는 제i 게이트 라인과 동일 층에 배치되는 액정 표시 장치.
  17. 제15항에 있어서,
    상기 유지 라인 및 상기 스토리지 라인은 서로 동일한 전압이 인가되는 액정 표시 장치.
  18. 제15항에 있어서,
    상기 유지 라인 및 상기 스토리지 라인은 적어도 하나의 컨택홀을 통해 전기적으로 연결되는 액정 표시 장치.
  19. 제15항에 있어서,
    상기 제i 게이트 신호를 제공하는 제i 게이트 라인과 연결되는 게이트 구동부; 및
    상기 제j 데이터 신호를 제공하는 제j 데이터 라인과, 상기 제k 데이터 신호를 제공하는 제k 데이터 라인과 각각 연결되는 데이터 구동부를 더 포함하는 액정 표시 장치.
  20. 제19항에 있어서,
    상기 제1 로우 화소부는 게이트 전극이 상기 제i 게이트 라인과 연결되고 일 전극이 상기 제j 데이터 라인과 연결되며 타 전극이 상기 제2 서브 화소 전극과 연결되는 제1 로우 스위칭 소자 및 게이트 전극이 상기 제i 게이트 라인과 연결되고 일 전극이 상기 제2 서브 화소 전극과 연결되며 타 전극이 상기 유지 라인과 연결되는 제1 분배 스위칭 소자를 포함하고,
    상기 제2 로우 화소부는 게이트 전극이 상기 제i 게이트 라인과 연결되고 일 전극이 상기 제k 데이터 라인과 연결되며 타 전극이 상기 제4 서브 화소 전극과 연결되는 제2 로우 스위칭 소자 및 게이트 전극이 상기 제i 게이트 라인과 연결되고 일 전극이 상기 제4 서브 화소 전극과 연결되며 타 전극이 상기 유지 라인과 연결되는 제2 분배 스위칭 소자를 포함하는 액정 표시 장치.
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