KR102472373B1 - 액정 표시 장치 - Google Patents

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KR102472373B1
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Abstract

본 발명의 일 실시예에 따른 액정 표시 장치는 제1 내지 제n 게이트 라인(n은 1보다 큰 자연수) 및 제1 내지 제n 제어 라인과 연결되는 표시 패널 및 단위 프레임 동안 제1 내지 제n 게이트 라인에 순차적으로 제1 펄스 폭을 갖는 제1 내지 제n 게이트 신호를 제공하는 게이트 구동부를 포함하고, 상기 제1 내지 제n 제어 라인은 제1 내지 제k 제어 라인 그룹(k는 1보다 크고, n보다 작은 자연수)으로 구분되며, 게이트 구동부는 단위 프레임 동안 상기 제1 내지 제k개의 제어 라인 그룹에 제2 펄스 폭을 갖는 제1 내지 제k 제어 신호를 순차적으로 제공하고, 제1 펄스 폭은 제2 펄스 폭보다 작을 수 있다.

Description

액정 표시 장치{LIQUID DISPLAY DEVICE}
본 발명은 액정 표시 장치에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나이다. 액정 표시 장치는 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 기판과 그 사이에 배치되는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가함으로써 액정층에 전기장을 생성하고, 이를 통해 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
한편, 액정 표시 장치 중에서도 전기장이 인가되지 않은 상태에서 액정 분자를 그 장축이 표시판에 대하여 수직을 이루도록 배열한 수직 배향 방식(Vertically Aligned mode)의 액정 표시 장치가 개발되고 있다. 수직 배향 방식의 액정 표시 장치는 측면 시인성 확보를 위해 하나의 화소부를 두 개의 서브(sub) 화소부로 구분하는 구조를 포함하여 다양한 구조로 개발되고 있다.
본 발명이 해결하고자 하는 과제는 측면 시인성 및 개구율을 향상시킬 수 있는 액정 표시 장치를 제공한다.
또한, 역잔상 현상을 개선할 수 있는 액정 표시 장치를 제공한다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 액정 표시 장치는, 제1 내지 제n 게이트 라인(n은 1보다 큰 자연수) 및 제1 내지 제n 제어 라인과 연결되는 표시 패널 및 단위 프레임 동안 상기 제1 내지 제n 게이트 라인에 순차적으로 제1 내지 제n 게이트 신호를 제공하는 게이트 구동부를 포함하고, 상기 제1 내지 제n 제어 라인은 제1 내지 제k 제어 라인 그룹(k는 1보다 크고, n보다 작은 자연수)으로 구분되며, 상기 게이트 구동부는 상기 단위 프레임 동안 상기 제1 내지 제k개의 제어 라인 그룹에 제2 펄스 폭을 갖는 제1 내지 제k 제어 신호를 순차적으로 제공하고, 상기 제1 펄스 폭은 상기 제2 펄스 폭보다 작을 수 있다.
또한, 상기 제1 내지 제k 제어 신호는 듀티 사이클이 20% 내지 25%일 수 있다.
또한, 상기 제1 내지 제k 제어 신호는 서로 적어도 일부가 중첩될 수 있다.
또한, 상기 단위 프레임은 제1 내지 제k개 서브 프레임을 포함하며, 상기 제1 내지 제k 서브 프레임 중 하나의 서브 프레임 동안 제공되는 제어 신호는 상기 하나의 서브 프레임의 이전 서브 프레임 동안 제공되는 제어 신호 및 상기 하나의 서브 프레임의 다음 서브 프레임 동안 제공되는 제어 신호 중 적어도 하나와 중첩될 수 있다.
또한, 상기 제1 내지 제k 제어 신호의 각각의 펄스 폭은 상기 제1 내지 제n 게이트 신호 각각의 펄스 폭보다 클 수 있다.
또한, 제1 내지 제m 데이터 라인을 통해 상기 표시 패널과 연결되는 데이터 구동부를 더 포함하고, 상기 제1 내지 제n 게이트 라인은 제i 게이트 라인(i는 1 이상 n 이하인 자연수)을 포함하며, 상기 제1 내지 제n 제어 라인은 제i 제어 라인(i는 1 이상 n 이하인 자연수)을 포함하고, 상기 제1 내지 제m 데이터 라인은 제j 데이터 라인(j는 1 이상 m 이하인 자연수)을 포함할 수 있다.
또한, 상기 표시 패널은 제1 및 제2 서브 화소부를 갖는 화소부를 포함하고, 상기 제1 서브 화소부는 게이트 전극이 상기 제i 게이트 라인과 연결되고 일 전극이 상기 제j 데이터 라인과 연결되며 타 전극이 제1 서브 화소 전극과 연결되는 제1 스위칭 소자를 포함하고, 상기 제2 서브 화소부는 게이트 전극이 상기 제i 게이트 라인과 연결되고 일 전극이 상기 제j 데이터 라인과 연결되는 제2 스위칭 소자 및 게이트 전극이 상기 제i 제어 라인과 연결되고 일 전극이 상기 제1 스위칭 소자의 타 전극과 연결되며 타 전극이 제2 서브 화소 전극과 연결되는 제3 스위칭 소자를 포함할 수 있다.
또한, 상기 제3 스위칭 소자의 온 저항 값은 0.1 내지 1000(단위: MΩ)일 수 있다.
또한, 상기 게이트 구동부는 제1 내지 제k 서브 구동부를 포함하고, 상기 제1 내지 제k 서브 구동부는 상기 제1 내지 제k개의 제어 라인 그룹에 상기 제1 내지 제k 제어 신호를 순차적으로 제공할 수 있다.
본 발명의 다른 실시예에 따른 액정 표시 장치는, 제1 방향으로 각각 배치되는 복수의 게이트 라인 및 복수의 제어 라인과 연결되는 게이트 구동부, 상기 제1 방향과 다른 제2 방향으로 배치되는 복수의 데이터 라인과 연결되는 데이터 구동부 및 제1 및 제2 서브 화소부를 갖는 화소부를 복수 개 포함하는 표시 패널을 포함하고, 상기 제1 서브 화소부는 게이트 전극이 상기 복수의 게이트 라인 중 제i 게이트 라인(i는 1 이상의 자연수)과 연결되고 일 전극이 상기 복수의 데이터 라인 중 제j 데이터 라인(j는 1 이상의 자연수)과 연결되며 타 전극이 제1 서브 화소 전극과 연결되는 제1 스위칭 소자를 포함하며, 상기 제2 서브 화소부는 게이트 전극이 상기 제i 게이트 라인과 연결되고 일 전극이 상기 제j 데이터 라인과 연결되는 제2 스위칭 소자 및 게이트 전극이 상기 제i 제어 라인과 연결되고 일 전극이 상기 제1 스위칭 소자의 타 전극과 연결되며 타 전극이 제2 서브 화소 전극과 연결되는 제3 스위칭 소자를 포함하며, 상기 제i 제어 신호의 듀티 사이클은 20% 내지 50%일 수 있다.
또한, 상기 제i 게이트 라인을 통해 제공되는 제i 게이트 신호와 상기 제i 제어 라인을 통해 제공되는 제i 제어 신호는 서로 펄스 폭이 상이할 수 있다.
또한, 상기 복수의 제어 라인은 제1 내지 제k 제어 라인 그룹(k는 1보다 크고, n보다 작은 자연수)으로 구분되며, 상기 표시 패널은 상기 제1 내지 제k 제어 라인 그룹 각각으로부터 제어 신호를 제공받는 제1 내지 제k 표시면을 포함하고, 상기 게이트 구동부는 상기 제1 내지 제k 표시면에 제1 내지 제k 제어 신호를 순차적으로 제공할 수 있다.
또한, 상기 게이트 구동부는, 상기 제1 내지 제k 표시면에 제1 내지 제k 제어 신호를 순차적으로 제공할 수 있다.
또한, 상기 제1 내지 제k 제어 신호는 서로 적어도 일부가 중첩될 수 있다.
또한, 상기 제1 내지 제k 제어 신호는 서로 펄스 폭이 동일할 수 있다.
또한, 상기 제3 스위칭 소자의 온 저항 값은 0.1 내지 1000(단위: MΩ)일 수 있다.
본 발명의 또 다른 실시예에 따른 액정 표시 장치는 제1 내지 제n 게이트 라인(n은 1 보다 큰 자연수) 및 제1 내지 제k 제어 라인(k는 1보다 크고, n보다 작은 자연수)과 연결되는 게이트 구동부, 제1 내지 제j 데이터 라인과 연결되는 데이터 구동부 및 상기 제1 내지 제n 게이트 라인 각각과 연결되는 복수의 화소부를 갖는 표시 패널을 포함하고, 상기 표시 패널은 상기 제1 내지 제k 제어 라인과 각각 연결되는 제1 내지 제k 표시면으로 구분되며, 상기 게이트 구동부는 단위 프레임 동안 상기 제1 내지 제n 게이트 라인에 대응되는 게이트 신호를 순차적으로 제공하고, 상기 제1 내지 제k 제어 라인에 대응되는 제어 신호를 순차적으로 제공하며, 상기 게이트 신호와 상기 제어 신호의 펄스 폭은 서로 상이할 수 있다.
또한, 상기 제1 내지 제k 제어 신호는 서로 적어도 일부가 중첩될 수 있다.
또한, 상기 제1 내지 제k 제어 신호는 듀티 사이클이 20% 내지 25%일 수 있다.
또한, 상기 복수의 화소부 중 적어도 하나의 화소부는 제1 및 제2 서브 화소부를 포함하고, 상기 제1 서브 화소부는 게이트 전극이 상기 제1 내지 제n 게이트 라인 중 제i 게이트 라인(i는 1 이상, n 이하의 자연수)과 연결되고 일 전극이 상기 제1 내지 제m 데이터 라인 중 제j 데이터 라인(j는 1 이상, m 이하의 자연수)과 연결되며 타 전극이 제1 서브 화소 전극과 연결되는 제1 스위칭 소자를 포함하며, 상기 제2 서브 화소부는 게이트 전극이 상기 제i 게이트 라인과 연결되고 일 전극이 상기 제j 데이터 라인과 연결되는 제2 스위칭 소자 및 게이트 전극이 상기 제i 제어 라인과 연결되고 일 전극이 상기 제1 스위칭 소자의 타 전극과 연결되며 타 전극이 제2 서브 화소 전극과 연결되는 제3 스위칭 소자를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
본 발명의 일 실시예에 따른 액정 표시 장치는 역잔상 현상을 개선할 수 있다.
또한, 본 발명의 일 실시예에 따른 액정 표시 장치는 측면 시인성을 향상시킬 수 있으며, 별도의 전압 분배를 위한 컨택홀을 형성할 필요가 없어 개구율을 향상시킬 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치를 나타낸 블록도이다.
도 2는 도 1에 도시한 표시 패널의 구성 중 하나의 화소부의 일 실시예를 나타낸 등가 회로도이다.
도 3은 도 2에 도시한 화소부를 보다 상세하게 나타낸 레이아웃도이다.
도 4는 도 3에 도시한 화소부의 일부 구성만을 도시한 도면이다.
도 5는 도 3의 I1 - I1' 선을 따라 자른 단면도이다.
도 6은 도 3의 I2 - I2' 선을 따라 자른 단면도이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 액정 표시 장치의 구동방법을 설명하기 위한 도면이다.
도 9 내지 도 11은 본 발명의 일 실시예에 따른 액정 표시 장치의 효과를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이며, 단지 하나의 구성요소를 다른 구성요소와 구별하기 위해 사용하는 것이다. 따라서, 이하에서 언급되는 제1구성요소는 본 발명의 기술적 사상 내에서 제2구성요소일 수 있음은 물론이다.
이하, 첨부된 도면을 참조로 하여 본 발명의 실시예들에 대해 설명한다. 다만, 본 명세서에서는 본 발명에 따른 표시 장치를 액정 표시 장치를 예로 들어 설명하나, 이에 제한되는 것은 아니며 유기 발광 표시 장치의 경우에도 적용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치를 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치는 표시 패널(11), 데이터 구동부(12), 게이트 구동부(13) 및 타이밍 제어부(14)를 포함할 수 있다.
표시 패널(11)은 화상을 표시하는 패널이다. 표시 패널(11)은 하부 표시판(10, 도 5 참조), 하부 표시판(10)에 대향하는 상부 표시판(20, 도 5 참조) 및 그 사이에 개재되는 액정층(30, 도 5 참조)을 포함할 수 있다. 즉, 표시 패널(11)은 액정 패널일 수 있다. 표시 패널(11)은 제1 내지 제n 게이트 라인(GL1 내지 GLn, n은 1보다 큰 자연수), 제1 내지 제n 제어 라인(RGL1 내지 RGLn) 및 제1 내지 제m 데이터 라인(DL1 내지 DLm, m은 1보다 큰 자연수)과 연결된다. 또한, 표시 패널(11)은 제1 내지 제n 게이트 라인(GL1 내지 GLn) 중 하나, 제1 내지 제n 제어 라인(RGL1 내지 RGLn) 중 하나 및 제1 내지 제m 데이터 라인(DL1 내지 DLm) 중 하나와 연결되는 복수의 화소부(PX11 내지 PXnm)를 포함한다. 제1 내지 제n 게이트 라인(GL1 내지 GLn), 제1 내지 제n 제어 라인(RGL1 내지 RGLn), 제1 내지 제m 데이터 라인(DL1 내지 DLm) 및 복수의 화소부(PX11 내지 PXnm)부는 표시 패널(11)의 하부 표시판(10) 상에 형성될 수 있으며, 각 라인들은 서로 절연되어 배치된다.
복수의 화소부(PX11 내지 PXnm)는 일 실시예로 매트릭스 형상으로 배치될 수 있다. 이에 반해, 제1 내지 제m 데이터 라인(DL1 내지 DLm)은 제1 방향(d1)을 따라 연장될 수 있다. 제1 내지 제n 게이트 라인(GL1 내지 GLn)은 제1 방향(d1)과 다른 제2 방향(d2)으로 연장되도록 배치될 수 있으며, 제1 내지 제n 제어 라인(RGL1 내지 RGLn)은 상기 제1 내지 제n 게이트 라인(GL1 내지 GLn)과 서로 동일한 제2 방향(d2)으로 배치될 수 있다. 도 1을 기준으로 제1 방향(d1)은 열 방향이며, 제2 방향(d2)은 행 방향이다.
데이터 구동부(12)는 일 실시예로 쉬프트 레지스터(shift register), 래치(latch) 및 디지털-아날로그 변환부(DAC) 등을 포함할 수 있다. 데이터 구동부(12)는 타이밍 제어부(14)로부터 제1 제어 신호(CONT1) 및 영상 데이터(DATA)를 제공받을 수 있다. 데이터 구동부(12)는 제1 제어 신호(CONT1)에 대응하여 기준 전압을 선택할 수 있으며, 선택된 기준 전압에 따라 입력되는 디지털 파형의 영상 데이터(DATA)를 제1 내지 제m 데이터 신호(D1 내지 Dm)로 변환할 수 있다. 데이터 구동부(12)는 생성된 제1 내지 제m 데이터 신호(D1 내지 Dm)를 표시 패널(11)로 제공할 수 있다.
게이트 구동부(13)는 타이밍 제어부(14)로부터 제2 제어 신호(CONT2)를 제공받을 수 있다. 게이트 구동부(13)는 제공받은 제2 제어 신호(CONT2)에 따라 제1 내지 제n 게이트 신호(G1 내지 Gn) 및 제1 내지 제n 제어 신호(RGL1 내지 RGLn)를 표시 패널(11)에 제공할 수 있다.
타이밍 제어부(14)는 외부로부터 영상 신호(R, G, B) 및 이의 제어 신호(CS)를 입력 받을 수 있다. 제어 신호(CS)는 일 실시예로 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 메인 클럭 신호(MCLK) 및 데이터 인에이블 신호(DE) 등을 포함할 수 있다. 타이밍 제어부(14)는 외부로부터 제공받은 신호들을 표시 패널(11)의 동작 조건에 적합하도록 처리한 이후, 영상 데이터(DATA), 제1 제어 신호(CONT1) 및 제2 제어 신호(CONT2)를 생성할 수 있다. 제1 제어 신호(CONT1)는 영상 데이터(DATA)의 입력 시작을 지시하는 수평 동기 시작 신호(STH) 및 복수의 데이터 라인(DL1 내지 DLm)에 복수의 데이터 전압(D1 내지 Dm)의 인가를 제어하는 로드 신호(TP) 등을 포함할 수 있다. 제2 제어 신호(CONT2)는 제1 내지 제n 게이트 신호(G1 내지 Gn) 및 제1 내지 제n 제어 신호(RGL1 내지 RGLn)의 출력 시작을 지시하는 스캔 개시 신호(STV) 및 스캔 온 펄스의 출력 시기를 제어하는 게이트 클록 신호(CPV) 등을 포함할 수 있다.
한편, 본 발명의 일 실시예에 따른 액정 표시 장치는 전원 제공부(도면 미도시)를 더 포함할 수 있다. 전원 제공부는 본 발명의 일 실시예에 따른 액정 표시 장치의 동작 전원을 공급할 수 있으며, 공통 라인(도면 미도시)을 통해 공통 전극(220, 도 5 참조)에 공통 전압(Vcom)을 제공할 수 있다.
한편, 복수의 화소부(PX11 내지 PXnm)는 제i 게이트 라인(GLi, i는 1 이상, n 이하의 자연수), 제i 제어 라인(RGLi) 및 제j 데이터 라인(DLj, j는 1 이상, m 이하의 자연수) 각각과 연결되는 화소부(PXij)를 포함할 수 있다. 이에 대해서는 도 2를 참조하여 보다 상세하게 설명하기로 한다.
도 2는 도 1에 도시한 표시 패널(11)의 구성 중 하나의 화소부(PXij)의 일 실시예를 나타낸 등가 회로도이다.
화소부(PXij)는 제1 및 제2 서브 화소부(SPX1, SPX2)를 포함할 수 있다. 제1 및 제2 서브 화소부(SPX1, SPX2)는 제j 데이터 신호(DLj)를 제공받아, 서로 다른 감마 곡선에 따른 영상을 표시할 수 있으며, 또는 동일한 감마 곡선에 따른 영상을 표현할 수도 있다. 즉, 제1 및 제2 서브 화소부(SPX1, SPX2)는 하나의 데이터 신호에 대해 서로 다른 휘도를 갖는 영상을 표시함으로써 측면 시인성을 향상시킬 수 있다. 한편, 제1 및 제2 서브 화소부(SPX1, SPX2)는 서로 면적이 동일할 수도 있으며, 또는 다를 수도 있다.
제1 서브 화소부(SPX1)는 제1 스위칭 소자(TR1), 제1 액정 커패시터(Clc1) 및 제1 스토리지 커패시터(Cst1)를 포함할 수 있다.
제1 스위칭 소자(TR1)는 일 실시예로 트랜지스터일 수 있다. 제1 스위칭 소자(TR1)는 게이트 전극이 제i 게이트 라인(GLi)과 연결되고, 일 전극이 제j 데이터 라인(DLj)과 연결되며, 타 전극이 제1 서브 화소 전극(PE1)과 연결될 수 있다. 제1 스위칭 소자(TR1)의 일 전극은 일 실시예로 소스 전극일 수 있으며, 타 전극은 일 실시예로 드레인 전극일 수 있다. 제1 액정 커패시터(Clc1)는 제1 서브 화소 전극(PE1) 및 공통 전극(220, 도 5 참조) 사이에서 형성될 수 있다. 또한, 제1 스토리지 커패시터(Cst1)는 제1 서브 화소 전극(PE1) 및 제1 스토리지 라인(STL1, 도 3 참조) 사이에서 형성될 수 있다.
제1 스위칭 소자(TR1)는 제i 게이트 라인(GLi)으로부터 제공받은 제i 게이트 신호(Gi)에 응답하여 턴 온 되어, 제j 데이터 라인(DLj)으로부터 제공받은 제j 데이터 신호(Dj)를 제1 서브 화소 전극(PE1)에 제공할 수 있다. 이에 따라, 제1 액정 커패시터(Clc1)는 제1 서브 화소 전극(PE1)에 인가되는 전압과 공통 전극(220)에 인가되는 공통 전압(Vcom)의 전압 차를 충전할 수 있다.
제2 서브 화소부(SPX2)는 제2 스위칭 소자(TR2), 제3 스위칭 소자(TR3), 제2 액정 커패시터(Clc2) 및 제2 스토리지 커패시터(Clc2)를 포함할 수 있다.
제2 스위칭 소자(TR2) 및 제3 스위칭 소자(TR3)는 일 실시예로 트랜지스터일 수 있다. 제2 스위칭 소자(TR2)는 게이트 전극이 제i 게이트 라인(SLi)과 연결되고, 일 전극이 제j 데이터 라인(DLj)과 연결되며, 타 전극이 제3 스위칭 소자(TR3)의 일 전극과 연결될 수 있다. 제2 스위칭 소자(TR2)의 일 전극은 일 실시예로 소스 전극일 수 있으며, 타 전극은 일 실시예로 드레인 전극일 수 있다. 제3 스위칭 소자(TR3)는 게이트 전극이 제i 제어 라인(RGLi)과 연결되고, 일 전극이 제2 스위칭 소자(TR2)의 타 전극과 연결되며, 타 전극이 제2 서브 화소 전극(PE2)과 연결될 수 있다. 제3 스위칭 소자(TR3)의 일 전극은 일 실시예로 소스 전극일 수 있으며, 타 전극은 일 실시예로 드레인 전극일 수 있다. 제21 액정 커패시터(Clc2)는 제2 서브 화소 전극(PE2) 및 공통 전극(220, 도 5 참조) 사이에서 형성될 수 있다. 또한, 제2 스토리지 커패시터(Cst2)는 제2 서브 화소 전극(PE2) 및 제2 스토리지 전극(STL2, 도 3 참조) 사이에서 형성될 수 있다. 한편, 제1 스토리지 라인(STL1)에는 일 실시예로 직류 형태의 제1 스토리지 전압(Vcst1)이 인가될 수 있으며, 제2 스토리지 라인(STL2)에는 일 실시예로 직류 형태의 제2 스토리지 전압(Vcst2)이 인가될 수 있다. 제1 및 제2 스토리지 전압(Vcst1, Vcst2)은 일 실시예로 서로 전압 레벨이 동일할 수 있다.
제2 스위칭 소자(TR2)는 제i 게이트 라인(GLi)으로부터 제공받은 제i 게이트 신호(Gi)에 응답하여 턴 온 되어, 제j 데이터 라인(DLj)으로부터 제공받은 제j 데이터 신호(Dj)를 제3 스위칭 소자(TR3)의 일 전극에 제공할 수 있다. 이때, 제3 스위칭 소자(TR3)는 제i 제어 라인(RGLi)으로부터 제공받은 제i 제어 신호(RGi)에 따라 턴 온 되어, 저항 소자의 역할을 수행할 수 있다. 제3 스위칭 소자(TR3)의 온 저항 값은 일 실시예로 0.1 내지 1000(단위: MΩ)일 수 있다.
즉, 제2 스위칭 소자(TR2)로부터 제공받은 제j 데이터 신호(Dj)는 제3 스위칭 소자(TR3)의 온 저항 값에 의해 전압이 강하되어 제2 서브 화소 전극(PE2)에 제공될 수 있다. 결국 제2 서브 화소 전극(PE2)에 인가되는 전압의 레벨은 제1 서브 화소 전극(PE1)에 인가되는 전압의 레벨보다 낮을 수 있다.
이에 따라, 화소부(PXij)의 제1 및 제2 서브 화소 전극(PE1, PE2) 각각에 인가되는 전압이 달라짐에 따라, 제1 및 제2 서브 화소부(SPX1, SPX2)의 액정 분자들이 기울어지는 각도가 다르게 된다.
한편, 본 발명의 일 실시예에 따른 액정 표시 장치는 전압 분배를 위한 스위칭 소자에 분배 전압을 인가하기 위한 별도의 컨택홀을 형성할 필요가 없다. 따라서, 본 발명의 일 실시예에 따른 액정 표시 장치는 개구율 측면에서 유리하다.
도 3은 도 2에 도시한 화소부(PXij)를 보다 상세하게 나타낸 레이아웃도이다. 도 4는 도 3에 도시한 화소부(PXij)의 일부 구성만을 도시한 도면이다. 도 5는 도 3의 I1 - I1' 선을 따라 자른 단면도이다. 도 6은 도 3의 I2 - I2' 선을 따라 자른 단면도이다.
도 3 내지 도 6을 따라 본 발명의 일 실시예에 따른 액정 표시 장치의 구성 중 화소부(PXij)를 보다 상세하게 설명하기로 한다. 본 발명의 일 실시예에 따른 액정 표시 장치는 하부 표시판(10), 상부 표시판(20) 및 그 사이에 개재되는 액정층(30)을 포함할 수 있다. 하부 표시판(10)은 상부 표시판(20)과 서로 마주보도록 배치될 수 있다. 일 실시예로, 하부 표시판(10)은 상부 표시판(20)과 실링(sealing)을 통해 합착될 수 있다.
먼저, 하부 표시판(10)에 대해 설명하기로 한다.
하부 기판(110)은 일 실시예로 투명한 유리 기판, 플라스틱 기판 등일 수 있으며, 복수의 스위칭 소자가 배치되는 어레이 기판일 수 있다. 하부 기판(100)의 상부에는 제i 게이트 라인(GLi), 제i 제어 라인(RGLi), 제1 스토리지 라인(STL1) 및 제2 스토리지 라인(STL2)이 배치될 수 있다. 즉, 도 4를 참조하면, 제i 게이트 라인(GLi), 제i 제어 라인(RGLi), 제1 스토리지 라인(STL1) 및 제2 스토리지 라인(STL2)은 모두 동일 층에 배치될 수 있다. 제i 게이트 라인(GLi)은 제1 및 제2 게이트 전극(GE1, GE2)을 포함할 수 있으며, 제i 제어 라인(RGLi)은 제3 게이트 전극(GE3)을 포함할 수 있다.
보다 상세하게는, 제1 게이트 전극(GE1)은 제i 게이트 라인(GLi)으로부터 제1 반도체 패턴(130a)쪽으로 돌출 또는 확장될 수 있으며, 제2 게이트 전극(GE2)은 제i 게이트 라인(GLi)으로부터 제2 반도체 패턴(130b)쪽으로 돌출 또는 확장될 수 있다. 나아가, 제3 게이트 전극(GE3)은 제i 제어 라인(RGLi)으로부터 제3 반도체 패턴(130c)쪽으로 돌출 또는 확장될 수 있다. 제1 스토리지 라인(STL1)은 도 3을 기준으로 제i 게이트 라인(GLi)의 상부에 배치될 수 있으며, 제2 스토리지 라인(STL2)은 도 3을 기준으로 제i 게이트 라인(GLi)의 하부에 배치될 수 있다. 제1 및 제2 스토리지 라인(STL1, STL2)은 서로 전기적으로 연결될 수 있으며, 이에 따라 동일한 레벨을 갖는 스토리지 전압(Vcst1, Vcst2)이 각 스토리지 라인에 제공될 수 있다.
제i 게이트 라인(GLi), 제i 제어 라인(RGLi), 제1 스토리지 라인(STL1) 및 제2 스토리지 라인(STL2)은 일 실시예로 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다.
게이트 절연막(120)은 제i 게이트 라인(GLi), 제i 제어 라인(RGLi), 제1 스토리지 라인(STL1) 및 제2 스토리지 라인(STL2)의 상부에 배치될 수 있다. 게이트 절연막(120)은 일 실시예로 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 형성될 수 있다. 게이트 절연막(120)은 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다중 막 구조를 가질 수도 있다.
반도체층(130)은 게이트 절연막(120)의 상부에 배치될 수 있으며, 일 실시예로 비정질 규소, 다결정 규소 등으로 형성될 수 있다. 반도체층(130)은 제j 데이터 라인(DLj)과 적어도 일부가 중첩되도록 배치될 수 있다. 뿐만 아니라, 일 실시예로 하나의 마스크 공정을 통해 복수의 데이터 라인, 제1 내지 제3 소스 전극(SE1, SE2, SE3), 제1 내지 제3 드레인 전극(DE1, DE2, DE3)과 반도체층(130)을 함께 형성하는 경우, 상기 구성들의 하부에 반도체층(130)이 배치될 수 있다. 즉, 반도체층(130)은 채널 영역을 제외하고는 전반적으로 복수의 데이터 라인과 실질적으로 동일한 형태를 가질 수 있다. 반도체층(130)은 제1 스위칭 소자(TR1)를 형성하는 제1 반도체 패턴(130a), 제2 스위칭 소자(TR2)를 형성하는 제2 반도체 패턴(130b) 및 제3 스위칭 소자(TR3)를 형성하는 제2 반도체 패턴(130c)을 포함할 수 있다. 제1 반도체 패턴(130a)은 제1 게이트 전극(GE1)과 적어도 일부가 중첩되도록 배치되며, 제2 반도체 패턴(130b)은 제2 게이트 전극(GE2)과 적어도 일부가 중첩되도록 배치된다. 또한, 제3 반도체 패턴(130c)은 제3 게이트 전극(GE3)과 적어도 일부가 중첩되도록 배치된다.
저항성 접촉층(140)은 반도체층(130)의 상부에 배치될 수 있다. 저항성 접촉층(140)은 인(phosphorus)과 같은 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 등의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.
제j, 제j+1 데이터 라인(DLj, DLj+1), 제1 내지 제3 소스 전극(SE1, SE2, SE3) 및 제1 내지 제3 드레인 전극(DE1, DE2, DE3)은 저항성 접촉층(140)의 상부에 배치될 수 있다. 한편, 제1 스위칭 소자(TR1)는 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제1 반도체 패턴(130a) 및 제1 게이트 전극(GE1)을 포함한다. 제1 소스 전극(SE1)은 제j 데이터 라인(DLj)과 연결되어, 제j 데이터 신호(Dj)를 제공받을 수 있다. 제1 드레인 전극(DE1)은 제1 컨택홀(CNT1)을 통해 제1 서브 화소 전극(PE1)과 전기적으로 연결될 수 있다. 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 적어도 일부가 제1 게이트 전극(GE1)과 중첩되도록 배치될 수 있으며, 소정의 거리 이격되어 제1 반도체 패턴(130a) 및 저항성 접촉층(140)의 상부에 배치될 수 있다.
제2 스위칭 소자(TR2)는 제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제2 반도체 패턴(130b) 및 제2 게이트 전극(GE2)을 포함한다. 제2 소스 전극(SE2)은 제j 데이터 라인(DLj)과 연결되어, 제j 데이터 신호(Dj)를 제공받을 수 있다. 제2 드레인 전극(DE2)은 제3 스위칭 소자(TR3)의 소스 전극(SE3)과 전기적으로 연결될 수 있다. 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)은 적어도 일부가 제2 게이트 전극(GE2)과 중첩되도록 배치될 수 있으며, 소정의 거리 이격되어 제2 반도체 패턴(130b) 및 저항성 접촉층(140)의 상부에 배치될 수 있다.
제3 스위칭 소자(TR3)는 제3 소스 전극(SE3), 제3 드레인 전극(DE3), 제3 반도체 패턴(130c) 및 제3 게이트 전극(GE3)을 포함한다. 제3 소스 전극(SE2)은 제2 스위칭 소자(TR2)의 제2 드레인 전극(DE2)과 연결되어, 제2 스위칭 소자(TR2)로부터 제j 데이터 신호(Dj)를 제공받을 수 있다. 제3 드레인 전극(DE3)은 제2 컨택홀(CNT2)을 통해 제2 서브 화소 전극(PE2)과 전기적으로 연결될 수 있다. 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)은 적어도 일부가 제3 게이트 전극(GE3)과 중첩되도록 배치될 수 있으며, 소정의 거리 이격되어 제3 반도체 패턴(130c) 및 저항성 접촉층(140)의 상부에 배치될 수 있다.
이에 따라, 제1 서브 화소부(SPX1)는 제1 소스 전극(SE1)을 통해 제j 데이터 신호(Dj)를 제공받을 수 있으며, 제1 드레인 전극(DE1) 및 제1 컨택홀(CNT1)을 통해 제1 서브 화소 전극(PE1)에 상기 제j 데이터 신호(Dj)를 인가할 수 있다. 제2 서브 화소부(SPX2)는 제2 스위칭 소자(TR2)의 제2 소스 전극(SE2)을 통해 제공받은 제j 데이터 신호(Dj)를 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3)에 제공할 수 있다. 또한, 제3 스위칭 소자(TR3)는 스위칭 동작을 통해 제공받은 제j 데이터 신호(Dj)를 제3 드레인 전극(DE3) 및 제2 컨택홀(CNT2)을 통해 제2 서브 화소 전극(PE2)에 인가할 수 있다. 다만, 제j 데이터 신호(Dj)는 제3 스위칭 소자(TR3)의 스위칭 동작 시 제3 스위칭 소자(TR3) 자체의 온 저항 값으로 인해 전압 강하가 발생된다. 이에 따라, 제1 및 제2 서브 화소부(SPX1, SPX2)는 서로 동일한 제j 데이터 신호(Dj)를 제공받은 경우라도, 각 서브 화소 전극(PE1, PE2)에 인가되는 전압의 레벨이 서로 상이하게 된다. 즉, 제1 서브 화소 전극(PE1)에 인가되는 전압의 레벨이 제2 서브 화소 전극(PE2)에 인가되는 전압의 레벨보다 높음에 따라, 제1 및 제2 서브 화소부(SPX1, SPX2)의 액정 분자들이 기울어지는 각도가 다르게 된다.
이에 따라, 본 발명의 일 실시예에 따른 액정 표시 장치는 화소부가 하나의 데이터 신호를 제공받는 경우라도, 서로 다른 전압이 각 서브 화소 전극에 인가됨에 따라 측면 시인성이 향상될 수 있다. 또한, 별도의 컨택홀을 통해 전압 분배를 하지 않으므로, 컨택홀을 삭제할 수 있어 개구율을 향상시킬 수 있다.
한편, 제3 스위칭 소자(TR3)는 제1 및 제2 스위칭 소자(TR1, TR2)와는 달리, 제i 제어 라인(RGLi)과 전기적으로 연결된다. 이때, 제i 게이트 라인(GLi)으로부터 제공되는 제i 게이트 신호(Gi)는 제i 제어 라인(RGLi)으로부터 제공되는 제i 제어 신호(RGi)와 펄스 폭이 상이할 수 있다. 이에 대해서는 도 7 및 도 8을 참조하여 후술하기로 한다.
한편, 제j, 제j+1 데이터 라인(DLj, DLj+1), 제1 내지 제3 소스 전극(SE1, SE2, SE3) 및 제1 내지 제3 드레인 전극(DE1, DE2, DE3)은 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다. 다만 이에 제한되는 것은 아니며, 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
제1 패시베이션막(150)은 j, 제j+1 데이터 라인(DLj, DLj+1), 제1 내지 제3 소스 전극(SE1, SE2, SE3) 및 제1 내지 제3 드레인 전극(DE1, DE2, DE3)을 포함한 게이트 절연막(120)의 상부에 배치될 수 있다. 제1 패시베이션막(150)은 질화 규소와 산화 규소 등의 무기 절연물로 형성될 수 있다. 제1 패시베이션막(150)은 제1 패시베이션막(150)의 상부에 배치되는 컬러 필터(160)의 안료가 노출된 반도체 부분으로 유입되는 것을 방지할 수 있다.
컬러 필터(160)는 제1 패시배이션막(150)의 상부에 형성될 수 있다. 컬러 필터(160)는 적색, 녹색 및 청색의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있으나, 이에 제한되는 것은 아니다. 컬러 필터(160)는 인접하는 화소마다 서로 다른 색을 표시하는 물질로 형성될 수 있다.
컬러 필터(160)의 상부에는 제2 패시베이션막(170)이 배치될 수 있다. 제2 패시베이션막(170)은 질화 규소와 산화 규소 따위의 무기 절연물 또는 유기 절연물로 형성될 수 있다. 제2 패시베이션막(170)은 컬러 필터(160)의 상부가 들뜨는 것을 방지하고, 컬러 필터(160)로부터 유입되는 용제(solvent)와 같은 유기물에 의한 액정층(30)의 오염을 억제하여 화면 구동 시 야기될 수 있는 잔상 등의 불량을 방지할 수 있다.
제1 서브 화소 전극(PE1)은 제2 패시베이션막(170)의 상부에 배치되어, 제1 컨택홀(CNT1)을 통해 노출된 제1 드레인 전극(DE1)과 전기적으로 연결될 수 있다. 제2 서브 화소 전극(PE2)은 제2 패시베이션막(170)의 상부에 배치되어, 제2 컨택홀(CNT2)을 통해 노출된 제3 드레인 전극(DE3)과 전기적으로 연결될 수 있다. 제1 및 제2 서브 화소 전극(PE1, PE2)은 ITO 및 IZO 등의 투명 도전 물질이나, 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 형성될 수 있다.
제1 서브 화소 전극(PE1)은 일 실시예로 복수의 제1 슬릿(ST1)을 포함할 수 있으며, 제2 서브 화소 전극(PE2)은 일 실시예로 복수의 제2 슬릿(ST2)을 포함할 수 있다. 제1 서브 화소 전극(PE1)의 경우를 예로 들어 설명하면, 제1 슬릿(ST1)은 제1 서브 화소 전극(PE1)과 후술하는 공통 전극(220) 사이에 프린지 필드를 형성하여, 액정층(30) 내의 복수의 액정 분자들이 특정 방향으로 회전할 수 있도록 한다. 제1 및 제2 서브 화소 전극(PE1, PE2)은 일 실시예로 전체적인 모양이 사각형일 수 있으며, 복수의 가로 줄기부 및 이와 교차하는 복수의 세로 줄기부를 갖는 십자형 줄기부를 포함할 수 있다.
한편, 차폐 전극(180)은 제2 패시베이션막(170)의 상부에 배치될 수 있다. 즉, 차폐 전극(180)은 제1 및 제2 서브 화소 전극(PE1, PE2)과 동일 층에 배치될 수 있다. 차폐 전극(180)은 공통 전극(220)에 인가되는 공통 전압(Vcom)과 동일한 전압을 인가받을 수 있다. 차폐 전극(180)은 복수의 데이터 라인과 중첩되도록 배치될 수 있으며, 이에 따라 복수의 데이터 라인과 인접하는 화소 전극 사이의 커플링에 의한 빛샘 현상을 방지할 수 있다. 차폐 전극은 일 실시예로, ITO 및 IZO 등의 투명 도전 물질이나, 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 형성될 수 있다.
상부 기판(190)은 투명한 유리 또는 플라스틱 등으로 형성될 수 있다. 상부 기판(190) 상에는 블랙 매트릭스(black matrix)라고도 지칭되며 빛샘을 막아주는 차광 부재(200)가 배치될 수 있다. 상부 기판(190) 및 차광 부재(200) 상에는 오버코트층(210)이 배치될 수 있다. 오버코트층(210)은 절연 물질로 형성될 수 있으며, 경우에 따라 생략될 수도 있다.
공통 전극(220)은 오버코트층(210) 상에 배치될 수 있다. 공통 전극(220)은 적어도 일부가 제1 및 제2 서브 화소 전극(PE1, PE2)과 중첩되도록 배치될 수 있다. 한편, 제1 서브 화소 전극(PE1)에 제1 스위칭 소자(TR1)의 스위칭 동작에 의해 제j 데이터 신호(Dj)가 인가되고, 공통 전극(220)에 공통 전압(Vcom)이 인가되는 경우, 제1 서브 화소 전극(PE1)과 공통 전극(220) 사이에는 전계가 형성될 수 있으며, 생성된 전계에 따라 액정층(30) 내의 복수의 액정 분자들이 배향될 수 있다. 이와 유사하게, 제2 서브 화소 전극(PE2)과 공통 전극(220) 사이에도 전계가 형성될 수 있으나, 전술한 바와 같이 제2 서브 화소 전극(PE2)에 인가되는 전압이 제1 서브 화소 전극(PE1)에 인가되는 전압(PE2)보다 레벨이 낮으므로, 제2 서브 화소 전극(PE2)과 공통 전극(220) 사이에 위치하는 복수의 액정 분자들과 제1 서브 화소 전극(PE1)과 공통 전극(220) 사이에 위치하는 복수의 액정 분자들의 배향 상태는 서로 상이하게 된다. 이에 따라, 본 발명의 일 실시예에 따른 액정 표시 장치는 전압 분배를 위한 분배 전압이 인가되는 별도의 컨택홀을 추가로 형성하지 않더라도, 측면 시인성을 향상시킬 수 있다.
이하, 도 7 및 도 8을 참조하여 본 발명의 일 실시예에 따른 액정 표시 장치의 구동방법을 설명하기로 한다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 액정 표시 장치의 구동방법을 설명하기 위한 도면이다. 다만, 도 7에는 제1 내지 제n 게이트 라인(GL1 내지 GLn), 제1 내지 제m 데이터 라인(DL1 내지 DLm), 데이터 구동부(12) 및 타이밍 제어부(14)는 별도로 도시하지 않았다. 또한, 도 8에서는 설명의 편의를 위해 모든 게이트 신호를 720으로 지칭하기로 한다.
도 1 및 도 7을 먼저 참조하면, 복수의 제어 라인은 제1 내지 제k개의 제어 라인 그룹(k는 1보다 크고, n보다 작은 자연수)으로 구분될 수 있다. 일 실시예로 k는 5일 수 있으며, 이하 본 명세서에서는 k가 5인 것을 예로 들어 설명하기로 한다. 복수의 제어 라인은 제1 내지 제5 제어 라인 그룹(GP1 내지 GP5)으로 구분될 수 있다. 표시 패널(11)은 복수의 표시면을 포함할 수 있으며, 이때, 표시면의 개수는 상기 제어 라인 그룹의 개수와 동일할 수 있다. 이에 따라, 표시 패널(11)은 일 실시예로 제1 내지 제5 표시면(P1 내지 P5)을 포함할 수 있다.
제1 표시면(P1)은 제1 제어 라인 그룹(GP1)에 속하는 복수의 제어 라인을 통해 게이트 구동부(13)와 연결될 수 있다. 제2 표시면(P2)은 제2 제어 라인 그룹(GP2)에 속하는 복수의 제어 라인을 통해 게이트 구동부(13)와 연결될 수 있다. 제3 내지 제5 표시면(P3 내지 P5)도 제1 및 제2 표시면(P1, P2)과 마찬가지로, 각각 제3 내지 제5 제어 라인 그룹(GP3 내지 GP5)을 통해 게이트 구동부(13)와 연결될 수 있다.
한편, 도 7 및 도 8을 참조하면, 게이트 구동부(13)는 단위 프레임 동안 각 제어 라인 그룹(GP1 내지 GP5) 내의 복수의 제어 라인 각각에 서로 동일한 듀티 사이클(duty cycle)를 갖는 제어 신호를 인가할 수 있다. 즉, 동일한 제어 라인 그룹 내에 포함되는 복수의 제어 라인 각각에는 서로 동일한 주기의 제어 신호가 인가될 수 있다. 단위 프레임은 1개의 프레임을 표시하는데 할당된 시간을 의미하며, 일 실시예로 프레임 주파수가 60Hz인 경우 단위 프레임은 약 16.6msec 정도 일 수 있다.
게이트 구동부(13)는 제1 내지 제5 제어 라인 그룹(GP1 내지 GP5) 각각에 순차적으로 제1 내지 제5 제어 신호(710a 내지 710e)를 제공할 수 있다. 이때, 제1 내지 제5 제어 신호(710a 내지 710e)는 서로 적어도 일부가 중첩될 수 있다. 보다 상세히 예를 들어 설명하면, 게이트 구동부(13)는 먼저 제1 제어 라인 그룹(GP1)에 포함되는 복수의 제어 라인을 통해 제1 표시면(P1)에 속하는 복수의 화소부에 제1 제어 신호(710a)를 인가할 수 있다. 이후, 제1 제어 신호(710a)가 하이(High)에서 로우(Low)로 전환되기 전, 게이트 구동부(13)는 제2 제어 라인 그룹(GP2)에 포함되는 복수의 제어 라인을 통해 제2 표시면(P2)에 속하는 복수의 화소부에 제2 제어 신호(710b)를 인가할 수 있다. 이에 따라, 제1 및 제2 제어 신호(710a, 710b)는 서로 적어도 일부가 중첩되게 된다. 마찬가지로, 게이트 구동부(13)는 제3 내지 제5 제어 신호(710c 내지 710e)를 순차적으로 제3 내지 제5 표시면(P3 내지 P5)에 제공할 수 있으며, 이때 제3 내지 제5 제어 신호(710c 내지 710e)는 서로 적어도 일부가 중첩될 수 있다.
한편, 게이트 구동부(13)는 단위 프레임 동안 제1 내지 제n 게이트 라인(GL1 내지 GLn)에 순차적으로 제1 내지 제n 게이트 신호(G1 내지 Gn)를 제공할 수 있다. 즉, 게이트 구동부(13)는 단위 프레임 동안 제1 내지 제5 제어 신호(710a 내지 710e)를 각각 제1 내지 제5 표시면(P1 내지 P5)에 순차적으로 제공함과 동시에, 제1 내지 제n 게이트 신호(G1 내지 Gn)를 표시 패널(110)에 순차적으로 제공할 수 있다.
이때, 제1 내지 제5 제어 신호(710a 내지 710e)의 펄스 폭은 제1 내지 제n 게이트 신호(G1 내지 Gn)의 펄스 폭보다 클 수 있다. 이에 따라, 제1 표시면(P1) 내에 포함되는 복수의 화소부는 제2 제어 신호(710b)가 제2 표시면(P2)에 제공된 이후 소정의 시간까지, 각 화소부의 제3 스위칭 소자(TR3)가 턴 온 상태를 유지할 수 있다.
즉, 각 화소부의 제3 스위칭 소자(TR3)는 동일 화소부 내의 제1 및 제2 스위칭 소자(TR1, TR2)가 턴 온 되기 전부터 턴 온 될 수 있다. 또한, 각 화소부의 제3 스위칭 소자(TR3)는 이후 동일 화소부 내의 제1 및 제2 스위칭 소자가 턴 오프 상태로 전환되더라도, 다음 표시면에 제어 신호가 제공된 이후 소정의 시간까지 턴 온 상태를 유지할 수 있다. 즉, 단위 프레임 동안 5개의 제어 신호가 표시 패널(11)에 인가되므로, 결국 제3 스위칭 소자(TR3)는 20%의 듀티 사이클을 갖는 직류 형태의 제어 신호를 인가 받는다.
이때, 듀티 사이클의 일 실시예는 0.001% <=
Figure 112015088195034-pat00001
< 100% 일 수 있으며, 보다 바람직하게는 20% 내지 25%일 수 있다. Ton은 제3 스위칭 소자(TR3)의 턴 온 되는 시간이며, Tframe은 단위 프레임을 나타낸다.
만약, 게이트 구동부(13)로부터 듀티 사이클이 100%인 제어 신호가 제3 스위칭 소자(TR3)의 게이트 전극(GE3)에 인가되는 경우, 역잔상 문제가 발생될 수 있다. 역잔상은 잔상 패턴의 화이트(white)/블랙(black) 영역이 그레이(gray)에서 서로 반대로 보이는 현상을 말한다. 즉, 화이트 영역이 블랙 영역 대비 어두워 보이는 현상 또는 블랙 영역이 화이트 영역 대비 밝게 보이는 현상을 말한다. 이러한 역잔상 현상은 제3 스위칭 소자(TR3)의 제3 반도체 패턴(130c, 도 5 참조)의 저항 특성 변화로 야기될 수 있다. 즉, 제3 스위칭 소자(TR3)는 듀티 사이클이 100%인 제어 신호, 즉 직류(DC) 형태의 제어 신호를 인가받음으로써, 단위 프레임 동안 항상 턴 온 상태를 유지하게 된다. 이에 따라, 제3 반도체 패턴(130c)은 DC 바이어스(bias) 구간에서 전류량 감소에 의해 저항 성분이 증가될 수 있으며(charge trap 현상), 이러한 저항 성분 증가는 화이트 영역이 블랙 영역보다 크게 발생하여 결국 역잔상 현상이 발생한다.
본 발명의 일 실시예에 따른 액정 표시 장치의 경우, 제어 신호가 직류 형태가 아닌 소정의 듀티 사이클을 가짐으로써, 역잔상 현상을 개선할 수 있다.
즉, 게이트 구동부(13)는 소정의 듀티 사이클을 갖는 제어 신호를 각 화소부의 제3 스위칭 소자(TR3)에 인가시키고, 이에 따라, 제3 스위칭 소자(TR3)는 제어 신호가 로우 상태일 경우에는 턴 오프 된다. 결국 본 발명의 일 실시예에 따른 액정 표시 장치는 제3 스위칭 소자(TR3)가 턴 온 되는 시간을 줄여, 제3 반도체 패턴(130c)의 저항 성분이 증가되는 것을 완화시킬 수 있다. 한편, 상기 소정의 듀티 사이클은 일 실시예로 20% 내지 25%일 수 있다.
나아가, 복수의 제어 라인을 몇 개의 제어 라인 그룹으로 구분 짓는지는 결국 듀티 사이클에 따라 달라질 수 있다. 도 8에서 예로 든 것과 같이 본 발명의 일 실시예에 따른 액정 표시 장치는 제1 내지 제n 제어 라인(RGL1 내지 RGLn)을 5개의 제어 라인 그룹(GP1 내지 GP5)으로 구분지어, 각 화소부의 제3 스위칭 소자(TR3)가 듀티 사이클이 20%인 제어 신호를 제공받음에 따라, 제3 스위칭 소자(TR3)의 제3 반도체 패턴(130c)의 저항 성분 증가를 완화시켜, 역잔상 현상을 개선할 수 있다.
한편, 본 발명의 일 실시예에 따른 액정 표시 장치는 제1 내지 제5 제어 신호(710a 내지 710e)는 서로 적어도 일부가 중첩시킴으로써, 신호 안정성을 높일 수 있다.
한편 도면에는 도시하지 않았으나, 게이트 구동부(13)는 제1 내지 제n 게이트 라인(GL1 내지 GLn)에 제1 내지 제n 게이트 신호(G1 내지 Gn)를 순차적으로 제공하는 제1 구동부 및 제1 내지 제5 표시면(P1 내지 P5)에 제1 내지 제5 제어 신호(710a 내지 710e)를 순차적으로 제공하는 제2 구동부로 구분될 수 있다. 나아가, 제2 구동부는 표시 패널(11)의 표시면의 개수에 따라 복수의 서브 구동부를 포함할 수 있다. 예를 들어, k=5이므로, 제2 구동부는 제1 내지 제5 서브 구동부를 포함하며, 각 서브 구동부는 제1 내지 제5 제어 신호(710a 내지 710e)를 제1 내지 제5 표시면(P1 내지 P5)에 제공하는 것을 제어할 수 있다.
도 9 내지 도 11은 본 발명의 일 실시예에 따른 액정 표시 장치의 효과를 설명하기 위한 도면이다.
도 9는 초기 구동 시의 액정 표시 장치의 경우(810), 듀티 사이클이 100%인 액정 표시 장치의 경우(820) 및 듀티 사이클이 20%인 액정 표시 장치의 경우(830)의 휘도를 비교한 도면이다. 이때, 듀티 사이클이 100%인 액정 표시 장치의 경우(820) 및 듀티 사이클이 20%인 액정 표시 장치의 경우(830) 각각은 50도에서 2시간 아닐(anneal)을 수행한 이후의 휘도를 나타낸다.
도 9를 참조하면, 초기 구동 시의 액정 표시 장치의 경우(810)에 비해 듀티 사이클이 100%인 액정 표시 장치의 경우(820)는 전류량 감소에 의해 저항 성분이 증가되는 charge trap 현상으로 인해, 휘도 저하가 나타난 것을 알 수 있다. 이에 반해, 듀티 사이클이 20%인 액정 표시 장치의 경우(830)는 휘도 저하가 초기 구동 시의 액정 표시 장치의 경우(810)에 비해 거의 없는 것을 알 수 있다.
이를 도 10 및 도 11을 참조하여 보다 상세히 비교하기로 한다.
도 10은 듀티 사이클이 100%인 액정 표시 장치의 초기 구동 시 화이트 휘도(910a), 듀티 사이클이 100%인 액정 표시 장치의 초기 구동 시 블랙 휘도(910b), 듀티 사이클이 100%인 액정 표시 장치의 50도에서 40시간 아닐(anneal)이후 화이트 휘도(920a) 및 듀티 사이클이 100%인 액정 표시 장치의 50도에서 40시간 아닐(anneal)이후 블랙 휘도(920b)를 나타낸다.
즉, 듀티 사이클이 100%인 액정 표시 장치는 40시간 아닐 이후에는 초기 구동 시에 비해 화이트 및 블랙 모두 휘도가 저하된 것을 알 수 있다. 특히 블랙 보다 화이트 휘도 저하가 큰 것을 알 수 있으며, 이에 따라 역잔상 현상이 발생될 수 있다.
도 11은 듀티 사이클이 25%인 액정 표시 장치의 초기 구동 시 화이트 휘도(930a), 듀티 사이클이 25%인 액정 표시 장치의 초기 구동 시 블랙 휘도(930b), 듀티 사이클이 25%인 액정 표시 장치의 50도에서 40시간 아닐(anneal)이후 화이트 휘도(940a) 및 듀티 사이클이 25%인 액정 표시 장치의 50도에서 40시간 아닐(anneal)이후 블랙 휘도(940b)를 나타낸다.
즉, 듀티 사이클이 25%인 액정 표시 장치는 동일 조건에서 아닐을 수행한 경우라도, 휘도 저하가 거의 없는 것을 알 수 있다. 나아가, 화이트 및 블랙 각각의 휘도 차이가 없으므로, 역잔상 현상이 개선될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이지 않는 것으로 이해해야 한다.
10: 하부 표시판;
11: 표시 패널;
12: 데이터 구동부;
13: 게이트 구동부;
14: 타이밍 제어부;
20: 상부 표시판;
30: 액정층;
TR1, TR2, TR3: 제1 내지 제3 스위칭 소자;
PE1, PE2: 제1 및 제2 화소 전극;
CNT1, CNT2: 제1 및 제2 컨택홀;

Claims (20)

  1. 제1 내지 제n 게이트 라인(n은 1보다 큰 자연수) 및 제1 내지 제n 제어 라인과 연결되는 표시 패널; 및
    단위 프레임 동안 상기 제1 내지 제n 게이트 라인에 순차적으로 제1 펄스 폭을 갖는 제1 내지 제n 게이트 신호를 제공하는 게이트 구동부를 포함하고,
    상기 제1 내지 제n 제어 라인은 제1 내지 제k 제어 라인 그룹(k는 1보다 크고, n보다 작은 자연수)으로 구분되며,
    상기 게이트 구동부는 상기 단위 프레임 동안 상기 제1 내지 제k개의 제어 라인 그룹에 제2 펄스 폭을 갖는 제1 내지 제k 제어 신호를 순차적으로 제공하고,
    상기 제1 펄스 폭은 상기 제2 펄스 폭보다 작고,
    상기 단위 프레임은 제1 내지 제k 서브 프레임을 포함하며, 상기 제1 내지 제k 서브 프레임 중 하나의 서브 프레임 동안 제공되는 제어 신호는 상기 하나의 서브 프레임의 이전 서브 프레임 동안 제공되는 제어 신호 및 상기 하나의 서브 프레임의 다음 서브 프레임 동안 제공되는 제어 신호 중 적어도 하나와 중첩되는 표시 장치.
  2. 제1항에 있어서,
    상기 제1 내지 제k 제어 신호는 듀티 사이클이 20% 내지 25%인 표시 장치.
  3. 제1항에 있어서,
    상기 제1 내지 제k 제어 신호는 서로 적어도 일부가 중첩되는 표시 장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 내지 제k 제어 신호의 각각의 펄스 폭은 상기 제1 내지 제n 게이트 신호 각각의 펄스 폭보다 큰 표시 장치.
  6. 제1항에 있어서,
    제1 내지 제m 데이터 라인을 통해 상기 표시 패널과 연결되는 데이터 구동부를 더 포함하고,
    상기 제1 내지 제n 게이트 라인은 제i 게이트 라인(i는 1 이상 n 이하인 자연수)을 포함하며, 상기 제1 내지 제n 제어 라인은 제i 제어 라인(i는 1 이상 n 이하인 자연수)을 포함하고, 상기 제1 내지 제m 데이터 라인은 제j 데이터 라인(j는 1 이상 m 이하인 자연수)을 포함하는 표시 장치.
  7. 제6항에 있어서,
    상기 표시 패널은 제1 및 제2 서브 화소부를 갖는 화소부를 포함하고,
    상기 제1 서브 화소부는 게이트 전극이 상기 제i 게이트 라인과 연결되고 일 전극이 상기 제j 데이터 라인과 연결되며 타 전극이 제1 서브 화소 전극과 연결되는 제1 스위칭 소자를 포함하고,
    상기 제2 서브 화소부는 게이트 전극이 상기 제i 게이트 라인과 연결되고 일 전극이 상기 제j 데이터 라인과 연결되는 제2 스위칭 소자 및 게이트 전극이 상기 제i 제어 라인과 연결되고 일 전극이 상기 제1 스위칭 소자의 타 전극과 연결되며 타 전극이 제2 서브 화소 전극과 연결되는 제3 스위칭 소자를 포함하는 표시 장치.
  8. 제7항에 있어서,
    상기 제3 스위칭 소자의 온 저항 값은 0.1 내지 1000(단위: MΩ)인 표시 장치.
  9. 제1항에 있어서,
    상기 게이트 구동부는 제1 내지 제k 서브 구동부를 포함하고,
    상기 제1 내지 제k 서브 구동부는 상기 제1 내지 제k개의 제어 라인 그룹에 상기 제1 내지 제k 제어 신호를 순차적으로 제공하는 표시 장치.
  10. 제1 방향으로 배치되는 복수의 데이터 라인과 연결되는 데이터 구동부;
    상기 제1 방향과 다른 제2 방향으로 각각 배치되는 복수의 게이트 라인 및 복수의 제어 라인과 연결되는 게이트 구동부; 및
    제1 및 제2 서브 화소부를 갖는 화소부를 복수 개 포함하는 표시 패널을 포함하고,
    상기 제1 서브 화소부는 게이트 전극이 상기 복수의 게이트 라인 중 제i 게이트 라인(i는 1 이상의 자연수)과 연결되고 일 전극이 상기 복수의 데이터 라인 중 제j 데이터 라인(j는 1 이상의 자연수)과 연결되며 타 전극이 제1 서브 화소 전극과 연결되는 제1 스위칭 소자를 포함하며,
    상기 제2 서브 화소부는 게이트 전극이 상기 제i 게이트 라인과 연결되고 일 전극이 상기 제j 데이터 라인과 연결되는 제2 스위칭 소자 및 게이트 전극이 상기 복수의 제어 라인 중 제i 제어 라인과 연결되고 일 전극이 상기 제1 스위칭 소자의 타 전극과 연결되며 타 전극이 제2 서브 화소 전극과 연결되는 제3 스위칭 소자를 포함하며,
    상기 제i 제어 라인에 제공되는 제i 제어 신호의 듀티 사이클은 20% 내지 50%이고,
    상기 게이트 구동부는 단위 프레임 동안 상기 제i 제어 라인에 제i 제어 신호를 순차적으로 제공하고,
    상기 단위 프레임은 제1 내지 제k 서브 프레임(k는 1보다 크고, i보다 작은 자연수)을 포함하며, 상기 제1 내지 제k 서브 프레임 중 하나의 서브 프레임 동안 제공되는 제어 신호는 상기 하나의 서브 프레임의 이전 서브 프레임 동안 제공되는 제어 신호 및 상기 하나의 서브 프레임의 다음 서브 프레임 동안 제공되는 제어 신호 중 적어도 하나와 중첩되는 표시 장치.
  11. 제10항에 있어서,
    상기 제i 게이트 라인을 통해 제공되는 제i 게이트 신호와 상기 제i 제어 신호는 서로 펄스 폭이 상이한 표시 장치.
  12. 제10항에 있어서,
    상기 복수의 제어 라인은 제1 내지 제k 제어 라인 그룹(k는 1보다 크고, n보다 작은 자연수)으로 구분되며, 상기 표시 패널은 상기 제1 내지 제k 제어 라인 그룹 각각으로부터 제어 신호를 제공받는 제1 내지 제k 표시면을 포함하는 표시 장치.
  13. 제12항에 있어서, 상기 게이트 구동부는,
    상기 제1 내지 제k 표시면에 제1 내지 제k 제어 신호를 순차적으로 제공하는 표시 장치.
  14. 제12항에 있어서,
    상기 제1 내지 제k 제어 신호는 서로 적어도 일부가 중첩되는 표시 장치.
  15. 제12항에 있어서,
    상기 제1 내지 제k 제어 신호는 서로 펄스 폭이 동일한 표시 장치.
  16. 제10항에 있어서,
    상기 제3 스위칭 소자의 온 저항 값은 0.1 내지 1000(단위: MΩ)인 표시 장치.
  17. 제1 내지 제n 게이트 라인(n은 1 보다 큰 자연수) 및 제1 내지 제k 제어 라인(k는 1보다 크고, n보다 작은 자연수)과 연결되는 게이트 구동부;
    제1 내지 제j 데이터 라인과 연결되는 데이터 구동부; 및
    상기 제1 내지 제n 게이트 라인 각각과 연결되는 복수의 화소부를 갖는 표시 패널을 포함하고,
    상기 표시 패널은 상기 제1 내지 제k 제어 라인과 각각 연결되는 제1 내지 제k 표시면으로 구분되며, 상기 게이트 구동부는 단위 프레임 동안 상기 제1 내지 제n 게이트 라인에 대응되는 게이트 신호를 순차적으로 제공하고, 상기 제1 내지 제k 제어 라인에 대응되는 제어 신호를 순차적으로 제공하며,
    상기 게이트 신호와 상기 제어 신호의 펄스 폭은 서로 상이하고,
    상기 단위 프레임은 제1 내지 제k 서브 프레임을 포함하며, 상기 제1 내지 제k 서브 프레임 중 하나의 서브 프레임 동안 제공되는 제어 신호는 상기 하나의 서브 프레임의 이전 서브 프레임 동안 제공되는 제어 신호 및 상기 하나의 서브 프레임의 다음 서브 프레임 동안 제공되는 제어 신호 중 적어도 하나와 중첩되는 표시 장치.
  18. 제17항에 있어서,
    상기 제1 내지 제k 제어 신호는 서로 적어도 일부가 중첩되는 표시 장치.
  19. 제17항에 있어서,
    상기 제1 내지 제k 제어 신호는 듀티 사이클이 20% 내지 25%인 표시 장치.
  20. 제17항에 있어서,
    상기 복수의 화소부 중 적어도 하나의 화소부는 제1 및 제2 서브 화소부를 포함하고,
    상기 제1 서브 화소부는 게이트 전극이 상기 제1 내지 제n 게이트 라인 중 제i 게이트 라인(i는 1 이상, n 이하의 자연수)과 연결되고 일 전극이 상기 제1 내지 제m 데이터 라인 중 제j 데이터 라인(j는 1 이상, m 이하의 자연수)과 연결되며 타 전극이 제1 서브 화소 전극과 연결되는 제1 스위칭 소자를 포함하며,
    상기 제2 서브 화소부는 게이트 전극이 상기 제i 게이트 라인과 연결되고 일 전극이 상기 제j 데이터 라인과 연결되는 제2 스위칭 소자 및 게이트 전극이 상기 제1 내지 제k 제어 라인 중 제i 제어 라인(i는 1이상, k 이하의 자연수)과 연결되고 일 전극이 상기 제1 스위칭 소자의 타 전극과 연결되며 타 전극이 제2 서브 화소 전극과 연결되는 제3 스위칭 소자를 포함하는 표시 장치.
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