JP2015159501A - 撮像素子および撮像装置 - Google Patents

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Abstract

【課題】画質の低減を抑制しながら消費電力を低減させることができるようにする。【解決手段】本技術の撮像素子は、入射光を光電変換する光電変換部と、前記光電変換部に蓄積される電荷の転送を制御するトランジスタとが単位画素としてウェル上に形成される画素領域を備え、前記光電変換部は、前記画素領域のウェル電位に接続され、前記画素領域のウェル電位は、負電位に設定される。本技術は、例えば、撮像素子や電子機器に適用することができる。【選択図】図７

Description

本技術は、撮像素子および撮像装置に関し、特に、画質の低減を抑制しながら消費電力を低減させることができるようにした撮像素子および撮像装置に関する。
近年、製造技術の向上とともに、電子機器や電子回路において、小型化・低消費電力化が進められており、撮像素子においても低消費電力化の要求が高まっている。
しかしながら、撮像素子の場合、低消費電力化実現の為に、単に電源電位を低電位化すると、画素特性も変化し、読み出された画像の画質が大幅に低減してしまうおそれがあった。そこで、光電変換を行う受光素子を負電源に接続することにより、ノイズを低減し、かつ、低電圧駆動に適するようにすることが考えられた（例えば、特許文献１参照）。
特開２００９−１１７６１３号公報
しかしながら、特許文献１に記載の構成では、画素内の各トランジスタの動作特性が、受光素子のグランド電位を０Ｖとする場合から大幅に変化してしまう。また、画素内のトランジスタとして、デプレッション型のトランジスタを用いる必要があった。したがって、この特許文献１に記載の構成を設計する場合、受光素子のグランド電位が０Ｖの場合のトランジスタの動作特性を利用することができないため、画素特性が最適となるように各トランジスタの動作特性を設計し直さなければならなかった。そのため、煩雑な作業が必要であり、かつ、画質の低減の抑制を実現することができる保証がなかった。
本技術は、このような状況に鑑みて提案されたものであり、画質の低減を抑制しながら消費電力を低減させることができるようにすることを目的とする。
本技術の撮像素子は、入射光を光電変換する光電変換部と、前記光電変換部に蓄積される電荷の転送を制御するトランジスタとが単位画素としてウェル上に形成される画素領域を備え、前記光電変換部は、前記画素領域のウェル電位に接続され、前記画素領域のウェル電位は、負電位に設定される撮像素子である。
前記画素領域外に、前記単位画素から前記電荷が信号として伝送される回路が形成される周辺回路領域をさらに備え、前記画素領域のウェル電位は、前記周辺回路領域のウェル電位よりも低電位に設定されるようにすることができる。
前記光電変換部および前記トランジスタを含む回路の電源電位は、前記周辺回路領域の前記回路の電源電位と同電位に設定されるようにすることができる。
前記回路は、前記単位画素から伝送される前記信号をA/D変換するA/D変換部を有することができる。
互いに重畳される複数の半導体基板を有し、前記画素領域と前記周辺回路領域とは、互いに異なる前記半導体基板に形成されるようにすることができる。
前記周辺回路領域に、前記画素領域のウェル電位を生成する負電位生成部をさらに備えることができる。
前記光電変換部は、前記画素領域のウェル電位に接続されるフォトダイオードを有し、前記トランジスタは、前記フォトダイオードからの読み出しを制御する読み出しトランジスタと、前記フォトダイオードから読み出された電荷が転送されるフローティングディフュージョンをリセットするリセットトランジスタと、前記フローティングディフュージョンの電位を増幅する増幅トランジスタと、前記増幅トランジスタから出力される信号の転送を制御するセレクトトランジスタとを有することができる。
前記読み出しトランジスタのオフ時のゲート電位は、前記画素領域のウェル電位よりも低電位に設定されるようにすることができる。
前記周辺回路領域に、前記読み出しトランジスタのオフ時の前記ゲート電位を生成する負電位生成部をさらに備えることができる。
本技術の撮像装置は、入射光を光電変換する光電変換部と、前記光電変換部に蓄積される電荷の転送を制御するトランジスタとが単位画素としてウェル上に形成される画素領域を備え、前記光電変換部は、前記画素領域のウェル電位に接続され、前記画素領域のウェル電位は、負電位に設定される撮像素子と、前記撮像素子において光電変換された被写体の画像を画像処理する画像処理部とを備える撮像装置である。
本技術の一側面においては、撮像素子において、入射光を光電変換する光電変換部と、光電変換部に蓄積される電荷の転送を制御するトランジスタとが単位画素として画素領域のウェル上に形成され、光電変換部は、画素領域のウェル電位に接続され、その画素領域のウェル電位は、負電位に設定される。
本技術の他の側面においては、撮像装置において、入射光を光電変換する光電変換部と、光電変換部に蓄積される電荷の転送を制御するトランジスタとが単位画素として画素領域のウェル上に形成され、光電変換部は、画素領域のウェル電位に接続され、その画素領域のウェル電位は、負電位に設定され、その画素領域において得られた被写体の画像が画像処理される。
本技術によれば、信号を処理することが出来る。また本技術によれば、高速化若しくは高分解能化またはその両方をより容易に行うことができる。
撮像素子の主な構成例を示す図である。 撮像素子の他の構成例を示す図である。 各電位の例を示す図である。 図３の場合のポテンシャルの例を示す図である。 各電位の他の例を示す図である。 図５の場合のポテンシャルの例を示す図である。 撮像素子のさらに他の構成例を示す図である。 撮像素子のさらに他の構成例を示す図である。 負電圧生成部の例を示す図である。 負電圧生成部の他の例を示す図である。 各電位のさらに他の例を示す図である。 図１１の場合のポテンシャルの例を示す図である。 撮像素子のさらに他の構成例を示す図である。 図１３の場合の回路例を示す図である。 撮像装置の主な構成例を示す図である。
以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．電源電位の低電位化
２．第１の実施の形態（撮像素子）
３．第２の実施の形態（撮像素子）
４．第３の実施の形態（撮像素子）
５．第４の実施の形態（撮像装置）
＜１．電源電位の低電位化＞
＜低電位化と画素特性＞
近年、製造技術の向上とともに、電子機器や情報処理装置等の小型化・低消費電力化が進んでおり、それに伴い、それらの内部等に設けられる電子回路についても小型化・低消費電力化が進んでいる。同様に、それらに設けられる撮像素子においても低消費電力化の要求が高まっている。
図１は、撮像素子の構成の一部の例を示す図である。図１に示されるように、撮像素子１０において、画素部１１は、入射光を光電変換して電気信号を増幅部１２に供給し、増幅部１２は、画素部１１から供給される電気信号を増幅して読み出し部１３に供給し、読み出し部１３は、増幅部１２において増幅された電気信号をA/D変換して画像データとして読み出す。例えば、画素部１１は、フォトダイオードやトランジスタなどを有し、増幅部１２は、トランジスタ等を有し、単位画素として画素領域に形成される。読み出し部１３は、A/D変換部等を有し、画素領域の周辺回路として、画素領域外（周辺回路領域）に形成される。
図１に示されるように、画素部１１乃至読み出し部１３は、共通の電源電位とグランド電位を有する。つまり、画素部１１のグランド（以下、画素グランドとも称する）の電位と、増幅部１２および読み出し部１３のグランド（以下、回路グランドとも称する）の電位は、同電位である。
このような構成の撮像素子１０においては、一般的に、増幅部１２やA/D変換部等を有する読み出し部１３の消費電力が大きい。そこで、これらの消費電力を低減させるために、例えば、電源電位を下げると（低電位化すると）、画素部１１の電源電位も下がる（画素電圧レンジが狭くなる）ので、飽和電子数Qsや電荷転送完全性等の画素の特性が大幅に劣化してしまい、撮像素子１０で得られる画像データの画質が低減するおそれがあった。
＜ゲート電位の負電位化＞
ところで、単位画素において、フォトダイオードからの電荷の読み出しを制御する読み出しトランジスタのオフ時のゲート電位を負電位とするようにし、ノイズの発生を抑制する方法がある。
その場合の撮像素子の一部の構成例を図２に示す。図２に示されるように、撮像素子２０の場合、被写体からの入射光はフォトダイオード（PD）２１において光電変換され、電荷として蓄積される。読み出しトランジスタ２２は、そのフォトダイオード２１からの電荷の読み出しを制御する。読み出しトランジスタ２２を介して読み出された電荷は、フローティングディフュージョン（FD）に供給される。リセットトランジスタ２３は、そのフローティングディフュージョンをリセットする。フローティングディフュージョンの電荷は、増幅トランジスタ２４により信号として増幅され、セレクトトランジスタ２５を介して垂直信号線（VSL）に供給される。垂直信号線（VSL）は、電流源２６を介してグランド（以下、回路グランドとも称する）に接続されるとともに、周辺回路であるADC（Analog Digital Converter）２７に接続されており、セレクトトランジスタ２５から供給される電気信号は、垂直信号線を介してADC２７に供給され、A/D変換されデジタルデータ（画素データ）として撮像素子２０の外部に出力される。読み出しトランジスタ２２のゲート電位は、スイッチ２９により電源電位（オン時）若しくはVRL（オフ時）に切り替えられる。負電圧生成回路２８は、そのVRLの電位を生成する。
例えば、フォトダイオード２１乃至読出しトランジスタ２５は、単位画素として画素領域に形成され、電流源２６乃至スイッチ２９は、周辺回路として、画素領域外（周辺回路領域）に形成される。
図２に示されるように、画素領域および周辺回路領域の電源電位は共通である。フォトダイオード２１が接続される画素グランド、電流源２６、ADC２７、および負電圧生成部２８が接続される回路グランド、並びに、画素領域のウェル電位（すなわち、読出しトランジスタ２２のウェル電位２２Ａ、リセットトランジスタ２３のウェル電位２３Ａ、増幅トランジスタ２４のウェル電位２４Ａ、およびセレクトトランジスタ２５のウェル電位２５Ａ）は、互いに同電位である。また、読出しトランジスタ２２がオフの状態の際に、スイッチ２９が接続するVRL（つまり、読出しトランジスタ２２のオフ時のゲート電位）は、これらの電位と独立している。
負電圧生成部２８は、例えば図３のように、VRLの電位を負電位（回路グランド等よりも低電位）に設定する。図３の例の場合、電源電位は、2.7Vに設定され、画素グランド、回路グランド、およびウェル電位は、0Vに設定されている。これに対してVRLは、-1.2Vに設定されている。このようにして、読出しトランジスタ２２のオン時とオフ時のゲート電位差を大きくする（3.9V）ことにより、図４に示されるように、フォトダイオード２１の飽和電子数Qsを十分に大きくすることができ、電荷の完全転送を実現することができる。すなわち、画質の低減を抑制することができる。
しかしながらこの場合も、電力消費量が大きな増幅トランジスタ２４乃至ADC２７等（電力消費部）における電力消費量を低減させるために、電源電位を、例えば、図５の例（1.8V）のように下げる（低電位化する）と、読出しトランジスタ２２のオン時とオフ時のゲート電位差は、3Vと小さくなってしまう。したがって、図６に示されるように、フォトダイオード２１の飽和電子数Qsが小さくなり（飽和電子数Qsを十分に大きくすることが困難になり）、電荷の完全転送を実現することが困難になる。すなわち、画質が低減するおそれがあった。
＜受光素子の負電位化＞
ところで、特許文献１には、光電変換を行う受光素子を負電源に接続することにより、ノイズを低減し、かつ、低電圧駆動に適するようにすることが開示されている。
しかしながら、特許文献１に記載の構成では、画素内の各トランジスタの動作特性が、受光素子のグランド電位を0Vとする場合から大幅に変化してしまう。また、画素領域のウェル電位が0Vであるため、画素内の各トランジスタとして、ゲートの遮断電圧が負電圧のデプレッション型のトランジスタを用いる必要があった。したがって、受光素子のグランド電位が0Vである場合のトランジスタの設計値を利用することができないため、画素特性が最適となるように新たに設計しなければならなかった。そのため、煩雑な作業が必要であった。しかも、再設計によって、受光素子のグランド電位が0Vである場合と同等の画素特性が得られる保証はなく、場合によっては画素特性が劣化し、画質が低減するおそれもあった。
＜２．第１の実施の形態＞
＜画素領域のウェル電位の負電位化＞
そこで、撮像素子が、入射光を光電変換する光電変換部と、その光電変換部に蓄積される電荷の転送を制御するトランジスタとが単位画素としてウェル上に形成される画素領域を備えるようにし、光電変換部は、画素領域のウェル電位に接続され、画素領域のウェル電位は、負電位に設定されるようにする。
このようにすることにより、画素特性の劣化を抑制することができ、画質の低減を抑制しながら消費電力を低減させることができる。
また、このような撮像素子が、例えば、画素領域外に、単位画素から電荷が信号として伝送される回路が形成される周辺回路領域をさらに備え、画素領域のウェル電位は、その周辺回路領域のウェル電位よりも低電位に設定されるようにしてもよい。撮像素子が画素領域の構成以外に周辺回路を有する場合、各領域のウェル電位をこのように設定することにより、周辺回路領域の電源電位とグランド電位の電位差を小さくしても、画素領域の電源電位とグランド電位の電位差を維持することができるので、画素特性の劣化を抑制することができ、画質の低減を抑制しながら消費電力を低減させることができる。
また、このような撮像素子において、光電変換部およびトランジスタを含む画素領域の回路の電源電位は、周辺回路領域の回路の電源電位と同電位に設定されるようにしてもよい。両領域の電源電位を互いに異なる電位とするのは、設計が困難な場合がある。また、図１の例のような、受光素子のグランド電位が0Vである場合の構成の設計値を利用することができないため、新たに設計を行う必要があり、煩雑な作業を必要とするだけでなく、画素特性の維持が保証されない。上述したように、両領域の電源電位を同電位とし、画素領域のウェル電位（グランド電位）を負電位として周辺回路領域のウェル電位（グランド電位）よりも低電位とすることにより、図１の例のような、受光素子のグランド電位が0Vである場合の構成の設計値を利用することができ、容易に画質の低減を抑制しながら消費電力を低減させることができる。
また、このような撮像素子が、周辺回路領域の回路として、単位画素から伝送される信号をA/D変換するA/D変換部を有するようにしてもよい。撮像素子が、A/D変換部のように電力消費量が大きな回路を周辺回路として有する場合、電源電位の低電位化はより有用となる。そのため、上述したような構成として画質の低減を抑制しながら消費電力を低減させることの重要性も増大する。
また、このような撮像素子が、周辺回路領域に、画素領域のウェル電位を生成する負電位生成部をさらに備えるようにしてもよい。撮像素子内部において、画素領域のウェル電位（負電位）を生成することにより、撮像素子外部においてこの負電位を生成する必要がなくなる。したがって、本技術を適用した撮像素子を、図１の例のような、受光素子のグランド電位が0Vである場合の構成の撮像素子が適用される回路に適用することができるようになり、撮像素子の汎用性を向上させることができる。また、その撮像素子周辺の回路の設計が容易になり、コストの増大を抑制することができる。
＜撮像素子＞
このような本技術を適用した撮像素子の構成例を、図７に示す。図７に示される撮像素子１００は、被写体からの光を光電変換して画像データとして出力するデバイスである。図７に示されるように、撮像素子１００は、画素部１０１、増幅部１０２、読出し部（A/D変換部）１０３、および負電圧生成部１０４を有する。
例えば、画素部１０１は、フォトダイオードやトランジスタ等を含む回路を有し、単位画素として画素領域に形成される。増幅部１０２は、トランジスタや電流源等を含む回路を有し、画素領域から画素領域外（周辺画素領域）にかけて形成される。読み出し部１０３は、A/D変換部等を含む回路を有し、画素領域の周辺回路として、画素領域外（周辺回路領域）に形成される。負電圧生成部１０４は、画素領域の周辺回路として、画素領域外（周辺回路領域）に形成される。負電圧生成部１０４の構成は任意である。例えば、後述する図９や図１０に示されるようなチャージポンプ回路を有し、このチャージポンプ回路により負電位を生成するようにしてもよい。
図７に示されるように、画素部１０１乃至負電圧生成部１０４は、共通の電源電位を有する。また、画素部１０１は、画素領域のグランドである画素グランドに接続され、増幅部１０２、読出し部（A/D変換部）１０３、並びに、負電圧生成部１０４は、画素領域外（周辺回路領域）のグランドである回路グランドに接続される。
画素部１０１は、被写体からの入射光を光電変換して電荷を得る。画素部１０１は、その電荷を読み出し、増幅部１０２に供給する。増幅部１０２は、画素部１０１から供給される電気信号を増幅して読み出し部１３に供給する。読み出し部１０３は、増幅部１０２において増幅された電気信号をA/D変換して画像データとして読み出す。
負電圧生成部１０４は、負電位を生成し、画素グランドに供給する。つまり、負電圧生成部１０４は、画素グランドの電位として負電位を生成する。負電圧生成部１０４は、画素グランドおよび画素領域のウェルの電位（ウェル電位）を、回路グランドおよび周辺回路領域のウェル電位よりも低電位の負電位に設定する。
このような構成とすることにより、撮像素子１００は、電源電位を低電位化しても、画素グランドも同様に、回路グランドとは独立して、低電位化することができるので、画素部１０１における電源電位と画素グランドとの電位差として十分な電位差（例えば、図１の場合（電源電位を低電位化しない場合）と同様の電位差）を確保することができ、飽和電子数Qsや電荷転送完全性等の画素の特性の劣化を抑制することができる。つまり、撮像素子１００は、画質の低減を抑制しながら消費電力を低減させることができる。
また、その際、画素領域のウェル電位も画素グランドと同様に低電位化されるので、電源電位と、グランド電位やウェル電位との電位差は、電源電位を低電位化しない場合と同様とすることができる。つまり、各素子の動作電位を単に低電位側にシフトさせた状態となるので、画素部１０１に形成されるトランジスタやフォトダイオード等の各素子の動作特性を、電源電位を低電位化しない図１の撮像素子１０の場合と同様にすることができる。つまり、図１の撮像素子１０の画素部１１の設計値を撮像素子１００の画素部１０１にも利用することにより、画素部１０１の画素特性を画素部１１の画素特性と同様にすることができる。したがって、撮像素子１００は、設計のための煩雑な作業の増大を抑制することにより開発コストや開発期間等の増大を抑制することができる。すなわち、撮像素子１００は、容易に、画質の低減を抑制しながら消費電力を低減させることができる。
＜３．第２の実施の形態＞
＜撮像素子＞
なお、撮像素子は、は、光電変換部が、画素領域のウェル電位に接続されるフォトダイオードを有し、トランジスタが、フォトダイオードからの読み出しを制御する読み出しトランジスタと、フォトダイオードから読み出された電荷が転送されるフローティングディフュージョンをリセットするリセットトランジスタと、フローティングディフュージョンの電位を増幅する増幅トランジスタと、増幅トランジスタから出力される信号の転送を制御するセレクトトランジスタとを有するようにしてもよい。
また、図２の例のように、撮像素子の読み出しトランジスタのオフ時のゲート電位が、画素領域のウェル電位よりも低電位に設定されるようにしてもよい。このようにすることにより、電源電位を低電位化しても、読出しトランジスタのオン時とオフ時のゲート電位差を十分に大きくすることができ、ノイズの発生を抑制し、画質の低減を抑制することができる。
図８は、その場合の撮像素子の一部の構成例を図２に示す。図８に示される撮像素子２００は、撮像素子１００と同様に、被写体からの光を光電変換して画像データとして出力するデバイスである。図８に示されるように、撮像素子２００は、画素領域に単位画素として、フォトダイオード２１１、読出しトランジスタ２１２、リセットトランジスタ２１３、増幅トランジスタ２１４、およびセレクトトランジスタ２１５を有する。また、撮像素子２００は、画素領域外（周辺回路領域）の周辺回路として、電流源２１６、ADC２１７、負電圧生成部２１８、およびスイッチ２１９を有する。
フォトダイオード（PD）２１１は、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１１のアノード電極は画素領域のグランド（画素グランド）に接続され、カソード電極は読み出しトランジスタ２１２を介してフローティングディフュージョン（FD）に接続される。
読み出しトランジスタ２１２は、フォトダイオード２１１からの光電荷の読出しを制御する。読出しトランジスタ２１２は、ドレイン電極がフローティングディフュージョンに接続され、ソース電極がフォトダイオード２１１のカソード電極に接続される。また、読出しトランジスタ２１２のゲート電極は、スイッチ２１９に接続され、ゲート電位はそのスイッチ２１９により制御される。読出しトランジスタ２１２のゲート電位がオフ状態のとき、フォトダイオード２１１からの光電荷の読み出しが行われない（フォトダイオード２１１において光電荷が蓄積される）。読出しトランジスタ２１２のゲート電位がオン状態のとき、フォトダイオード２１１に蓄積された光電荷が読み出され、フローティングディフュージョンに供給される。
リセットトランジスタ２１３は、フローティングディフュージョンの電位をリセットする。リセットトランジスタ２１３は、ドレイン電極が電源電位に接続され、ソース電極がフローティングディフュージョンに接続される。また、リセットトランジスタ２１３のゲート電極には、リセットパルス（RST）がリセット線（図示せず）を介して与えられる。リセットトランジスタ２１３がオフ状態のとき、フローティングディフュージョンは電源電位と切り離されている。ゲート電極にリセットパルス（RST）が与えられると、リセットトランジスタ２１３はオン状態となり、フローティングディフュージョンの電荷を電源電位に捨てることによってフローティングディフュージョンをリセットする。
増幅トランジスタ２１４は、フローティングディフュージョン（FD）の電位変化を増幅し、電気信号（アナログ信号）として出力する。増幅トランジスタ２１４は、ゲート電極がフローティングディフュージョン（FD）に接続され、ドレイン電極が電源電位に接続され、ソース電極がセレクトトランジスタ２１５のドレイン電極に接続されている。例えば、増幅トランジスタ２１４は、リセットトランジスタ２１３によってリセットされたフローティングディフュージョン（FD）の電位をリセット信号（リセットレベル）としてセレクトトランジスタ２１５に出力する。また、増幅トランジスタ２１４は、読み出しトランジスタ２１２によって光電荷が転送されたフローティングディフュージョン（FD）の電位を光蓄積信号（信号レベル）としてセレクトトランジスタ２１５に出力する。
セレクトトランジスタ２１５は、増幅トランジスタ２１４から供給される電気信号の垂直信号線（VSL）への出力を制御する。セレクトトランジスタ２１５は、ドレイン電極が増幅トランジスタ２１４のソース電極に接続され、ソース電極が垂直信号線（VSL）に接続されている。また、セレクトトランジスタ２１５のゲート電極には、選択パルス（SEL）が選択線（図示せず）を介して与えられる。セレクトトランジスタ２１５がオフ状態のとき、増幅トランジスタ２１４と垂直信号線（VSL）は電気的に切り離されている。したがって、この状態のとき、当該単位画素から信号が出力されない。ゲート電極に選択パルス（SEL）が与えられると、セレクトトランジスタ２１５はオン状態となり、当該単位画素が選択状態となる。つまり、増幅トランジスタ２１４と垂直信号線（VSL）が電気的に接続され、増幅トランジスタ３７４から出力される信号が、当該単位画素の信号として、垂直信号線（VSL）に供給される。
図８においては、１単位画素分の構成のみ示されているが、実際には、画素領域には、複数の単位画素が、例えば行列状等、任意の並べ方で並べられて形成される。垂直信号線（VSL）は、このような画素領域の複数の単位画素の内、割り当てられた列の単位画素から出力される信号をADC２１７に伝送するための信号線である。垂直信号線VSLは、割り当てられた単位画素のセレクトトランジスタ２１５のソース電極、電流源２１６、およびADC２１７に接続される。
電流源２１６は、垂直信号線（VSL）に接続される周辺回路の負荷を表している。電流源２１６は、垂直信号線（VSL）と周辺回路のグランド（回路グランド）とに接続される。
ADC２１７は、垂直信号線（VSL）を介して各単位画素から供給される信号をA/D変換し、デジタルデータを後段の処理部（図示せず）または撮像素子２００の外部に出力する。ADC２１７は、垂直信号線（VSL）に接続される。また、ADC２１７は、電源電位と回路グランドにも接続され、これにより得られた電力により駆動する。
負電圧生成部２１８は、負電圧生成部１０４（図７）と同様に、画素グランド用の負電位を生成し、その負電位を画素グランドとして各単位画素に供給する。また、負電圧生成部２１８は、画素グランドとは別にVRL用の負電位を生成し、その負電位をVRLとして、各単位画素の動作を制御する画素走査部（図示せず）に供給する。負電圧生成部２１８は、電源電位と回路グランドに接続され、これにより得られた電力により駆動する。
負電圧生成部２１８の構成は任意である。例えば、負電圧生成部１０４の場合と同様に、負電圧生成部２１８がチャージポンプ回路を有し、そのチャージポンプ回路により負電位を生成するようにしてもよい。図９にチャージポンプ回路の例を示す。なお、図９の例では、チャージポンプ回路の段数が１段の場合を示しているが、チャージポンプ回路の段数は任意である。例えば、図１０の例のように２段にしてもよいし、３段以上としてもよい。チャージポンプ回路の段数を多くすることにより、負電圧生成部２１８は、より負側に大きな負電位を生成することができる。
なお、負電圧生成部２１８が、画素グランド用の負電位を生成するためのチャージポンプ回路と、VRL用の負電位を生成するためのチャージポンプ回路とをそれぞれ有するようにしてもよい。
画素グランドの電位（画素グランド電位）は、画素領域のウェルの電位（ウェル電位）と同電位である。すなわち、読出しトランジスタ２１２のウェル電位２１２Ａ、リセットトランジスタ２１３のウェル電位２１３Ａ、増幅トランジスタ２１４のウェル電位２１４Ａ、およびセレクトトランジスタ２１５のウェル電位２１５Ａは、画素グランド電位と同様に、負電圧生成部２１８により生成された負電位に設定される。換言するに、負電圧生成部２１８は、生成した負電位を画素グランド電位および画素領域のウェル電位に供給することにより、これらの電位を負電位に設定する。
画素走査部は、画素領域外（周辺回路領域）に形成され、各単位画素に、例えば、リセットパルス（RST）や選択パルス（SEL）等を供給することにより、各単位画素の動作（電荷の読出しなど）を制御する。また、画素走査部は、スイッチ２１９を有し、このスイッチ２１９の接続を切り替えることにより、読出しトランジスタ２１２のゲート電極に対して、読出しトランジスタ２１２の動作を制御する読出しパルスを供給する。
スイッチ２１９は、画素走査部として画素領域外（周辺回路領域）に形成され、読出しトランジスタ２１２のゲート電極の接続先を切り替える（選択する）素子である。スイッチ２１９は、読出しトランジスタ２１２のゲート電極を、電源電位若しくはVRLに接続する。VRLは、負電圧生成部２１８により生成された負電位に設定される。スイッチ２１９が読出しトランジスタ２１２のゲート電極を電源電位に接続すると、読出しトランジスタ２１２がオン状態となる。また、スイッチ２１９が読出しトランジスタ２１２のゲート電極をVRLに接続すると、読出しトランジスタ２１２がオフ状態となる。
なお、負電圧生成部２１８は、図２の負電圧生成部２８と同様に、このVRL（読出しトランジスタのオフ時のゲート電位）を画素グランド電位（すなわち、画素領域のウェル電位）よりも低電位に設定する。つまり、撮像素子２００は、撮像素子２０の場合と同様に、読出しトランジスタ２２のオン時とオフ時のゲート電位差が大きくなるように画素グランド電位が設定されるので、撮像素子１００の場合よりも、フォトダイオード２１１の飽和電子数Qsを十分に大きくすることができ、電荷の完全転送を実現することができる。すなわち、画質の低減を抑制することができる。
また、負電圧生成部２１８は、電圧生成部１０４（図７）と同様に、画素グランド電位（すなわち、画素領域のウェル電位）を回路グランドよりも低電位に設定する（負電位化する）ので、VRLは、この画素グランド電位よりもさらに低電位に設定されることになる。
例えば、電力消費量が大きな増幅トランジスタ２１４乃至ADC２１７等（電力消費部）における電力消費量を低減させるために、電源電位を図１１の例（1.8V）のように下げた（低電位化した）場合であっても、負電圧生成部２１８は、画素グランド電位を-0.9Vに設定し、VRLを-2.1Vに設定する（画素グランドおよびVRLを電源電位と同様に低電位化する）。したがって、読出しトランジスタ２１２のオン時とオフ時のゲート電位差は、図３の場合と同様に3.9Vを維持する（十分に大きな電位差を確保する）ことができる。つまり、撮像素子２００は、図１２に示されるように、フォトダイオード２１１の飽和電子数Qsを、図４の場合と同様に十分に大きくすることができ、電荷の完全転送を実現することができる。したがって、撮像素子２００は、画質の低減を抑制しながら、消費電力を低減させることができる。
なお、その際、撮像素子１００の場合と同様に、画素領域のウェル電位も画素グランドと同様に低電位化されるので、電源電位と、グランド電位やウェル電位との電位差は、電源電位を低電位化しない場合と同様とすることができる。つまり、各素子の動作電位を単に低電位側にシフトさせた状態となるので、フォトダイオード２１１乃至セレクトトランジスタ２１５等の画素領域の各素子の動作特性を、電源電位を低電位化しない図２の撮像素子２０の場合と同様にすることができる。つまり、図２の撮像素子２０の各素子の設計値を撮像素子２００の各素子にも利用することにより、撮像素子２００の画素特性を撮像素子２０の画素特性と同様にすることができる。したがって、撮像素子２００は、設計のための煩雑な作業の増大を抑制することにより開発コストや開発期間等の増大を抑制することができる。すなわち、撮像素子２００は、容易に、画質の低減を抑制しながら消費電力を低減させることができる。
＜４．第３の実施の形態＞
＜撮像素子＞
なお、本技術を適用する撮像素子が、互いに重畳される複数の半導体基板を有し、画素領域と周辺回路領域とが、互いに異なる前記半導体基板に形成されるようにしてもよい。
図１３は、本技術を適用した撮像素子の一例の主な構成例を示す図である。図１３に示される撮像素子３００は、撮像素子１００や撮像素子２００と同様に、被写体を撮像し、撮像画像のデジタルデータを得る素子である。図１３に示されるように、撮像素子３００は、互いに重畳される２枚の半導体基板（積層チップ３０１および積層チップ３０２）を有する。なお、この半導体基板（積層チップ）の数（層数）は、複数であればよく、例えば、３層以上であってもよい。
積層チップ３０１（画素チップとも称する）には、入射光を光電変換する光電変換素子を含む単位画素が複数並べられた画素領域３０１Ａが形成されている。また、積層チップ３０２には、画素領域３０１Ａから読み出された画素信号を処理する周辺回路が形成される周辺回路領域３０２Ａが形成されている。
上述したように積層チップ３０１および積層チップ３０２は、互いに重畳され、多層構造（積層構造）を形成する。積層チップ３０１に形成される画素領域３０１Ａの各画素と積層チップ３０２に形成される周辺回路領域３０２Ａの回路は、VIA３０１ＢおよびVIA３０２Ｂに形成される貫通ビア（VIA）等により互いに電気的に接続されている。
図１４は、撮像素子３００の回路の主な構成の例を示す図である。図１４に示されるように、撮像素子３００は、基本的に撮像素子２００と同様の構成を有する。積層チップ（画素チップ）３０１（の画素領域３０１Ａ）には、単位画素として、フォトダイオード２１１と同様のフォトダイオード３１１、読み出しトランジスタ２１２と同様の読み出しトランジスタ３１２、リセットトランジスタ２１３と同様のリセットトランジスタ３１３、増幅トランジスタ２１４と同様の増幅トランジスタ３１４、セレクトトランジスタ２１５と同様のセレクトトランジスタ３１５が形成される。図１４においては、１単位画素分の構成のみが示されているが、実際には、画素領域３０１Ａには、複数の単位画素が所定の配列で並べられて形成される。
また、積層チップ（回路チップ）３０２（の周辺画素領域３０２Ａ）には、電流源２１６と同様の電流源３１６、ADC２１７と同様のADC３１７、負電圧生成部２１８と同様の負電圧生成部３１８が形成される。負電圧生成部３１８は、負電位を生成し、その負電位を画素グランドやウェル電位として、積層チップ３０１の画素領域３０１Ａに供給する。
このように撮像素子３００の場合、画素領域３０１Ａ（単位画素）と、周辺回路領域３０２Ａ（周辺回路）とが互いに異なる積層チップに形成されるので、各積層チップのウェル電位を互いに独立設定するだけで、上述した撮像素子１００や撮像素子２００の構成を容易に実現することができる。
例えば、１つの半導体基板において、画素領域と画素領域外（周辺回路領域等）とを形成し、上述したように、各領域においてウェル電位が互いに異なるものとする（画素グランド電位と回路グランド電位とが互いに異なる電位とする）場合、１つの半導体基板において、互いにウェル電位が異なる複数の領域を形成しなければならず、設計や製造の難易度が上がってしまう可能性がある。
これに対して、撮像素子３００のように、画素領域と画素領域外（周辺回路領域等）とを互いに異なる積層チップに形成することにより、画素領域と画素領域外（周辺回路領域等）とでウェル電位を共通化する場合と同様に、各積層チップにおいて１つのウェル電位を設定すればよい。したがって、設計や製造を容易にすることができる。
なお、図１４の例においても、負電圧生成部３１８が、撮像素子２００の場合と同様に、VRLを設定するようにしてもよい。その場合、スイッチ２１９（画素走査部）は、積層チップ３０２に形成されるようにしてもよいし、積層チップ３０１に形成されるようにしてもよいし、さらに他の積層チップに形成されるようにしてもよい。
＜５．第４の実施の形態＞
＜撮像装置＞
本技術は、撮像素子以外にも適用することができる。例えば、撮像装置のような、撮像素子を有する装置（電子機器等）に本技術を適用するようにしてもよい。図１５は、本技術を適用した電子機器の一例としての撮像装置の主な構成例を示すブロック図である。図１５に示される撮像装置６００は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。
図１５に示されるように撮像装置６００は、光学部６１１、CMOSセンサ６１２、A/D変換器６１３、操作部６１４、制御部６１５、画像処理部６１６、表示部６１７、コーデック処理部６１８、および記録部６１９を有する。
光学部６１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ、露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等よりなる。光学部６１１は、被写体からの光（入射光）を透過し、CMOSセンサ６１２に供給する。
CMOSセンサ６１２は、入射光を光電変換して画素毎の信号（画素信号）をA/D変換器６１３に供給する。
A/D変換器６１３は、CMOSセンサ６１２から、所定のタイミングで供給された画素信号を、デジタルデータ（画像データ）に変換し、所定のタイミングで順次、画像処理部６１６に供給する。
なお、このCMOSセンサ６１２およびA/D変換器６１３は、一体化し（１つのモジュールとして形成し）、それを撮像素子６２１（撮像部）としてしてもよい。
操作部６１４は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等により構成され、ユーザによる操作入力を受け、その操作入力に対応する信号を制御部６１５に供給する。
制御部６１５は、操作部６１４により入力されたユーザの操作入力に対応する信号に基づいて、光学部６１１、CMOSセンサ６１２、A/D変換器６１３、画像処理部６１６、表示部６１７、コーデック処理部６１８、および記録部６１９の駆動を制御し、各部に撮像に関する処理を行わせる。
画像処理部６１６は、撮像により得られた画像データを画像処理する。より具体的には、画像処理部６１６は、A/D変換器６１３（撮像素子６２１）から供給された画像データに対して、例えば、混色補正や、黒レベル補正、ホワイトバランス調整、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部６１６は、画像処理を施した画像データを表示部８１７およびコーデック処理部６１８に供給する。
表示部６１７は、例えば、液晶ディスプレイ等として構成され、画像処理部６１６から供給された画像データに基づいて、被写体の画像を表示する。
コーデック処理部６１８は、画像処理部６１６から供給された画像データに対して、所定の方式の符号化処理を施し、得られた符号化データを記録部６１９に供給する。
記録部６１９は、コーデック処理部６１８からの符号化データを記録する。記録部６１９に記録された符号化データは、必要に応じて画像処理部６１６に読み出されて復号される。復号処理により得られた画像データは、表示部８１７に供給され、対応する画像が表示される。
以上のような撮像装置６００のCMOSセンサ６１２およびA/D変換器６１３を含む撮像素子６２１として、上述した本技術を適用する。すなわち、撮像素子６２１として、上述した実施の形態の撮像素子が用いられる。これにより、撮像素子６２１は、画質の低減を抑制しながら消費電力を低減させることができる。したがって撮像装置６００は、被写体を撮像することにより、消費電力の増大を抑制しながら、高画質な画像を得ることができる。
なお、本技術を適用した撮像装置は、上述した構成に限らず、他の構成であってもよい。例えば、デジタルスチルカメラやビデオカメラだけでなく、携帯電話機、スマートホン、タブレット型デバイス、パーソナルコンピュータ等の、撮像機能を有する情報処理装置であってもよい。また、他の情報処理装置に装着して使用される（若しくは組み込みデバイスとして搭載される）カメラモジュールであってもよい。
また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
なお、本技術は以下のような構成も取ることができる。
（１） 入射光を光電変換する光電変換部と、
前記光電変換部に蓄積される電荷の転送を制御するトランジスタと
が単位画素としてウェル上に形成される画素領域を備え、
前記光電変換部は、前記画素領域のウェル電位に接続され、
前記画素領域のウェル電位は、負電位に設定される
撮像素子。
（２） 前記画素領域外に、前記単位画素から前記電荷が信号として伝送される回路が形成される周辺回路領域をさらに備え、
前記画素領域のウェル電位は、前記周辺回路領域のウェル電位よりも低電位に設定される
（１）、（３）乃至（９）のいずれかに記載の撮像素子。
（３） 前記光電変換部および前記トランジスタを含む回路の電源電位は、前記周辺回路領域の前記回路の電源電位と同電位に設定される
（１）、（２）、（４）乃至（９）のいずれかに記載の撮像素子。
（４） 前記回路は、前記単位画素から伝送される前記信号をA/D変換するA/D変換部を有する
（１）乃至（３）、（５）乃至（９）のいずれかに記載の撮像素子。
（５） 互いに重畳される複数の半導体基板を有し、
前記画素領域と前記周辺回路領域とは、互いに異なる前記半導体基板に形成される
（１）乃至（４）、（６）乃至（９）のいずれかに記載の撮像素子。
（６） 前記周辺回路領域に、前記画素領域のウェル電位を生成する負電位生成部をさらに備える
（１）乃至（５）、（７）乃至（９）のいずれかに記載の撮像素子。
（７） 前記光電変換部は、前記画素領域のウェル電位に接続されるフォトダイオードを有し、
前記トランジスタは、
前記フォトダイオードからの読み出しを制御する読み出しトランジスタと、
前記フォトダイオードから読み出された電荷が転送されるフローティングディフュージョンをリセットするリセットトランジスタと、
前記フローティングディフュージョンの電位を増幅する増幅トランジスタと、
前記増幅トランジスタから出力される信号の転送を制御するセレクトトランジスタと
を有する
（１）乃至（６）、（８）、（９）のいずれかに記載の撮像素子。
（８） 前記読み出しトランジスタのオフ時のゲート電位は、前記画素領域のウェル電位よりも低電位に設定される
（１）乃至（７）、（９）のいずれかに記載の撮像素子。
（９） 前記周辺回路領域に、前記読み出しトランジスタのオフ時の前記ゲート電位を生成する負電位生成部をさらに備える
（１）乃至（８）のいずれかに記載の撮像素子。
（１０） 入射光を光電変換する光電変換部と、前記光電変換部に蓄積される電荷の転送を制御するトランジスタとが単位画素としてウェル上に形成される画素領域を備え、前記光電変換部は、前記画素領域のウェル電位に接続され、前記画素領域のウェル電位は、負電位に設定される撮像素子と、
前記撮像素子において光電変換された被写体の画像を画像処理する画像処理部と
を備える撮像装置。
１００ 撮像素子， １０１ 画素部， １０２ 増幅部， １０３ 読み出し部， １０４ 負電圧生成部， ２００ 撮像素子， ２１１ フォトダイオード， ２１２ 読み出しトランジスタ， ２１３ リセットトランジスタ， ２１４ 増幅トランジスタ， ２１５ セレクトトランジスタ， ２１６ 電流源， ２１７ ADC， ２１８ 負電圧生成部， ２１９ スイッチ， ３００ 撮像素子， ３０１ 画素チップ， ３０２ 回路チップ， ３１１ フォトダイオード， ３１２ 読み出しトランジスタ， ３１３ リセットトランジスタ， ３１４ 増幅トランジスタ， ３１５ セレクトトランジスタ， ３１６ 電流源， ３１７ ADC， ３１８ 負電圧生成部， ６００ 撮像装置， ６１２ CMOSセンサ， ６１３ A/D変換器， ６２１ 撮像素子

Claims (10)

  1. 入射光を光電変換する光電変換部と、
    前記光電変換部に蓄積される電荷の転送を制御するトランジスタと
    が単位画素としてウェル上に形成される画素領域を備え、
    前記光電変換部は、前記画素領域のウェル電位に接続され、
    前記画素領域のウェル電位は、負電位に設定される
    撮像素子。
  2. 前記画素領域外に、前記単位画素から前記電荷が信号として伝送される回路が形成される周辺回路領域をさらに備え、
    前記画素領域のウェル電位は、前記周辺回路領域のウェル電位よりも低電位に設定される
    請求項１に記載の撮像素子。
  3. 前記光電変換部および前記トランジスタを含む回路の電源電位は、前記周辺回路領域の前記回路の電源電位と同電位に設定される
    請求項２に記載の撮像素子。
  4. 前記回路は、前記単位画素から伝送される前記信号をA/D変換するA/D変換部を有する
    請求項２に記載の撮像素子。
  5. 互いに重畳される複数の半導体基板を有し、
    前記画素領域と前記周辺回路領域とは、互いに異なる前記半導体基板に形成される
    請求項２に記載の撮像素子。
  6. 前記周辺回路領域に、前記画素領域のウェル電位を生成する負電位生成部をさらに備える
    請求項２に記載の撮像素子。
  7. 前記光電変換部は、前記画素領域のウェル電位に接続されるフォトダイオードを有し、
    前記トランジスタは、
    前記フォトダイオードからの読み出しを制御する読み出しトランジスタと、
    前記フォトダイオードから読み出された電荷が転送されるフローティングディフュージョンをリセットするリセットトランジスタと、
    前記フローティングディフュージョンの電位を増幅する増幅トランジスタと、
    前記増幅トランジスタから出力される信号の転送を制御するセレクトトランジスタと
    を有する
    請求項２に記載の撮像素子。
  8. 前記読み出しトランジスタのオフ時のゲート電位は、前記画素領域のウェル電位よりも低電位に設定される
    請求項７に記載の撮像素子。
  9. 前記周辺回路領域に、前記読み出しトランジスタのオフ時の前記ゲート電位を生成する負電位生成部をさらに備える
    請求項８に記載の撮像素子。
  10. 入射光を光電変換する光電変換部と、前記光電変換部に蓄積される電荷の転送を制御するトランジスタとが単位画素としてウェル上に形成される画素領域を備え、前記光電変換部は、前記画素領域のウェル電位に接続され、前記画素領域のウェル電位は、負電位に設定される撮像素子と、
    前記撮像素子において光電変換された被写体の画像を画像処理する画像処理部と
    を備える撮像装置。
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