WO2023002566A1 - 撮像装置、スコープ、および内視鏡システム - Google Patents

撮像装置、スコープ、および内視鏡システム Download PDF

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WO2023002566A1
WO2023002566A1 PCT/JP2021/027142 JP2021027142W WO2023002566A1 WO 2023002566 A1 WO2023002566 A1 WO 2023002566A1 JP 2021027142 W JP2021027142 W JP 2021027142W WO 2023002566 A1 WO2023002566 A1 WO 2023002566A1
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voltage
transistor
imaging device
selection
pixels
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PCT/JP2021/027142
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Inventor
義雄 萩原
Original Assignee
オリンパスメディカルシステムズ株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B1/00—Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor
    • A61B1/04—Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor combined with photographic or television appliances
    • A61B1/05—Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor combined with photographic or television appliances characterised by the image sensor, e.g. camera, being in the distal end portion
    • A61B1/051—Details of CCD assembly
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/50—Constructional details
    • H04N23/555—Constructional details for picking-up images in sites, inaccessible due to their dimensions or hazardous conditions, e.g. endoscopes or borescopes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/60—Control of cameras or camera modules
    • H04N23/65—Control of camera operation in relation to power supply

Definitions

  • the present invention relates to imaging devices, scopes, and endoscope systems.
  • Physical quantity detection semiconductor devices in which sensors sensitive to externally input electromagnetic waves (light, radiation, etc.) are arranged are used in various fields.
  • a physical quantity is converted into an electrical signal by a sensor.
  • the sensors in imaging devices are pixels.
  • electrical signals at a reference level and a signal level are read from the sensor.
  • the reference level in an imaging device is the reset level.
  • CMOS Complementary Metal-Oxide-Semiconductor
  • Negative voltages are sometimes used in addition to the power supply and ground voltages to ensure pixel characteristics in CMOS imagers.
  • the value of the power supply voltage is 3.3V
  • the value of the ground voltage is 0V
  • the value of the negative voltage is -1V.
  • pixel characteristics such as dark current characteristics
  • a negative voltage to, for example, the gate electrode of a transfer transistor.
  • a circuit that supplies a negative voltage from outside the CMOS imager, a negative voltage generation circuit that generates a negative voltage in the CMOS imager, or the like is required (Patent Document 1).
  • Patent Document 2 provides an endoscope system that supplies a negative voltage to the imaging unit.
  • a pulse signal superimposing section on the body side of the endoscope system generates a pulse signal having a negative voltage.
  • a separator and a pulse signal detector in the scope separate the pulse signal having a negative voltage into a negative voltage and a pulse signal.
  • the imaging section is driven by using a negative voltage and a pulse signal.
  • JP 2006-129127 A Japanese Patent No. 6138406
  • BSI-CIS BSI-type CMOS imager
  • the BSI-CIS is used for the scope of an endoscope system
  • a dedicated power supply line for supplying the negative voltage is required, and the fineness of the scope is required. Difficult to diameterize.
  • the negative voltage generating circuit is arranged at the tip of the scope, the diameter of the scope can be reduced, but a large capacitive element is required, which makes it difficult to reduce the size of the tip of the scope.
  • An object of the present invention is to provide an imaging device, a scope, and an endoscope system suitable for miniaturization.
  • an imaging device has pixels and a voltage generation circuit.
  • the pixels operate based on a power supply voltage and a reference voltage that is lower than the power supply voltage and equal to or higher than a ground voltage.
  • the voltage generation circuit generates a predetermined positive voltage higher than the reference voltage and lower than the power supply voltage.
  • the pixels have photodiodes, floating diffusions, and transfer transistors.
  • the photodiode is a photodiode that generates charges by photoelectric conversion.
  • the floating diffusion stores the charge generated by the photodiode.
  • the transfer transistor is formed on the well and transfers the charge generated by the photodiode to the floating diffusion.
  • the predetermined positive voltage is applied to the well.
  • the transfer transistor operates based on the power supply voltage and the predetermined positive voltage, and operates based on the reference voltage and the predetermined positive voltage.
  • the pixel may further have a reset transistor, an amplification transistor, and a selection transistor.
  • the reset transistor is formed on the well and resets the floating diffusion.
  • the amplification transistor is formed on the well and generates a pixel signal by amplifying the charge transferred to the floating diffusion.
  • the selection transistor is formed on the well and outputs the pixel signal to a signal line.
  • the reset transistor, the amplification transistor, and the selection transistor may operate based on the power supply voltage and the predetermined positive voltage, and may operate based on the reference voltage and the predetermined positive voltage.
  • the reference voltage may be the ground voltage.
  • the imaging device may further have two or more pixels and a vertical selection circuit.
  • the vertical selection circuit outputs a power supply voltage and a reference voltage to the selection transistors of each of two or more pixels.
  • the imaging device has a first substrate on which the pixels are arranged, and a second substrate laminated on the first substrate. You may The first substrate and the second substrate may be connected to each other by the signal line. The second substrate may have a voltage output circuit that outputs a voltage equal to or higher than the predetermined positive voltage to the signal line.
  • the voltage output circuit may be a cascode current source.
  • the voltage output circuit may be a diode.
  • a scope is inserted into a living body and has the imaging device.
  • the imaging device is arranged at the tip of the scope.
  • an endoscope system has a scope to be inserted into a living body and the imaging device.
  • the imaging device is arranged at the tip of the scope.
  • an imaging device a scope, and an endoscope system suitable for miniaturization are provided.
  • FIG. 1 is a circuit diagram showing the configuration of an imaging device according to a first embodiment of the present invention
  • FIG. It is a figure which shows the structure of the imaging device of the 2nd Embodiment of this invention.
  • FIG. 4 is a block diagram showing the configuration of an imaging device according to a second embodiment of the present invention
  • FIG. 5 is a circuit diagram showing the configuration of current sources and column circuits in an imaging device according to a second embodiment of the present invention
  • 9 is a timing chart showing the operation of the imaging device according to the second embodiment of the present invention
  • FIG. 10 is a circuit diagram showing the configuration of current sources and column circuits in an imaging device according to a third embodiment of the present invention.
  • FIG. 10 is a circuit diagram showing the configuration of current sources and column circuits in an imaging device according to a third embodiment of the present invention
  • FIG. 10 is a circuit diagram showing the configuration of current sources and column circuits in an imaging device according to a third embodiment of the present invention
  • It is a block diagram which shows the structure of the endoscope system of the 4th Embodiment of this invention.
  • FIG. 1 shows the configuration of an imaging device 1 according to the first embodiment of the present invention.
  • the imaging device 1 shown in FIG. 1 has pixels 3 , a vertical selection section 4 , a peripheral circuit section 10 and a current source 50 .
  • the pixel 3 has a photoelectric conversion portion 31 (photodiode), a transfer transistor 32 , a charge accumulation portion 33 (floating diffusion), a reset transistor 34 , an amplification transistor 35 , a selection transistor 36 and a well 37 .
  • the peripheral circuit section 10 has a voltage generation circuit 9 .
  • the pixels 3 operate based on the power supply voltage VDD and the reference voltage.
  • the power supply voltage VDD is a positive voltage.
  • the reference voltage is lower than the power supply voltage VDD and higher than the ground voltage GND.
  • a voltage generation circuit 9 generates a predetermined positive voltage Vpw that is higher than the reference voltage and lower than the power supply voltage VDD.
  • the photoelectric conversion unit 31 generates charges by photoelectric conversion.
  • the charge storage unit 33 stores charges generated by the photoelectric conversion unit 31 .
  • the transfer transistor 32 is formed on the well 37 and transfers charges generated by the photoelectric conversion section 31 to the charge storage section 33 .
  • a predetermined positive voltage Vpw is applied to well 37 . Transfer transistor 32 operates based on power supply voltage VDD and predetermined positive voltage Vpw, and operates based on the reference voltage and predetermined positive voltage Vpw.
  • the reset transistor 34 is formed on the well 37 and resets the charge storage section 33 .
  • the amplification transistor 35 is formed on the well 37 and amplifies the charge transferred to the charge storage section 33 to generate a pixel signal.
  • a selection transistor 36 is formed on the well 37 and outputs a pixel signal to the vertical signal line 20 . Reset transistor 34, amplification transistor 35, and selection transistor 36 operate based on power supply voltage VDD and predetermined positive voltage Vpw, and operate based on the reference voltage and predetermined positive voltage Vpw.
  • the reference voltage may be a voltage corresponding to the voltage of the patient's body surface.
  • the power supply voltage VDD power supply potential
  • the ground voltage GND ground potential
  • the positive voltage Vpw positive potential
  • a power supply voltage range Rpw of the imaging device 1 is equal to or higher than the ground voltage GND and equal to or lower than the power supply voltage VDD.
  • the vertical selection unit 4 outputs control signals for controlling the pixels 3 to the pixels 3 .
  • the peripheral circuit section 10 includes a processing circuit that processes the pixel signal output from the pixel 3 or a control circuit that controls the processing circuit.
  • the pixels 3 are arranged in the pixel area.
  • the vertical selection section 4 and the peripheral circuit section 10 are arranged in a peripheral circuit region different from the pixel region.
  • the current source 50 and the peripheral circuit section 10 are connected to the vertical signal line 20 .
  • Voltage generating circuit 9 generates positive voltage Vpw and outputs positive voltage Vpw to well 37 .
  • a ground voltage GND is supplied to the wells of each of the vertical selection portion 4, the peripheral circuit portion 10, and the current source 50 in order to reduce noise.
  • the vertical selection section 4 and the peripheral circuit section 10 operate between the power supply voltage VDD and the ground voltage GND.
  • the vertical selection section 4 outputs a control signal having the power supply voltage VDD or the ground voltage GND to the gate terminals of the transfer transistors 32 , the reset transistors 34 and the selection transistors 36 of the pixels 3 .
  • power supply voltage VDD is output to each transistor, each transistor operates based on power supply voltage VDD and positive voltage Vpw of well 37 .
  • the ground voltage GND is output to each transistor, each transistor operates based on the ground voltage GND and the positive voltage Vpw of the well 37 .
  • the ground voltage GND When the ground voltage GND is viewed with the positive voltage Vpw of the well 37 as a reference, the ground voltage GND appears as a negative voltage.
  • the ground voltage GND By applying the ground voltage GND to the gate terminal of each transistor, an effect similar to that obtained when a negative voltage is applied to the gate terminal of each transistor can be obtained.
  • ground voltage GND By applying the ground voltage GND to the gate terminal of the transfer transistor 32, noise in the photoelectric conversion section 31 is suppressed and the amount of charge accumulated in the photoelectric conversion section 31 is increased.
  • the ground voltage GND By applying the ground voltage GND to the gate terminal of the reset transistor 34, noise superimposed on the charge of the charge storage section 33 is suppressed during the period in which the pixel signal is read out.
  • the positive voltage Vpw higher than the ground voltage GND and lower than the power supply voltage VDD is supplied to the well 37 of the pixel 3 . Therefore, the imaging device 1 does not need to receive a negative voltage from outside the imaging device 1 . Also, the imaging device 1 does not need to have a negative voltage generating circuit that requires a large capacitive element.
  • Each transistor that the pixel 3 has is an NMOS transistor.
  • Each transistor has a source terminal, a drain terminal, and a gate terminal.
  • the photoelectric conversion unit 31 is a photodiode.
  • the photoelectric conversion unit 31 has a terminal T31a and a terminal T31b.
  • a terminal T ⁇ b>31 a of the photoelectric conversion unit 31 is connected to the well 37 .
  • a positive voltage Vpw is input to the terminal T31a of the photoelectric conversion section 31 .
  • a terminal T ⁇ b>31 b of the photoelectric conversion unit 31 is connected to the transfer transistor 32 .
  • the source terminal T32s of the transfer transistor 32 is connected to the terminal T31b of the photoelectric conversion section 31.
  • a drain terminal T32d of the transfer transistor 32 is connected to the charge storage section 33 .
  • a gate terminal T32g of the transfer transistor 32 is connected to the vertical selection section 4 .
  • a transfer pulse ⁇ Tx is output from the vertical selector 4 to the gate terminal T32g of the transfer transistor 32 .
  • a drain terminal T34d of the reset transistor 34 is connected to a power supply that outputs the power supply voltage VDD.
  • a power supply voltage VDD is input to the drain terminal T34d of the reset transistor 34.
  • a source terminal T34s of the reset transistor 34 is connected to the charge storage section 33 .
  • a gate terminal T34g of the reset transistor 34 is connected to the vertical selection section 4 .
  • a reset pulse ⁇ Rst is output from the vertical selector 4 to the gate terminal T34g of the reset transistor 34 .
  • a drain terminal T35d of the amplification transistor 35 is connected to a power supply that outputs the power supply voltage VDD.
  • a power supply voltage VDD is input to the drain terminal T35d of the amplification transistor 35 .
  • a source terminal T35s of the amplification transistor 35 is connected to the selection transistor 36 .
  • a gate terminal T35g of the amplification transistor 35 is connected to the charge storage section 33 .
  • a drain terminal T36d of the selection transistor 36 is connected to a source terminal T35s of the amplification transistor 35.
  • a source terminal T36s of the selection transistor 36 is connected to the vertical signal line 20 .
  • a gate terminal T36g of the selection transistor 36 is connected to the vertical selection section 4 .
  • a selection pulse ⁇ Sel is output from the vertical selection section 4 to the gate terminal T36g of the selection transistor 36 .
  • the selection transistor 36 Since the selection transistor 36 is arranged, two or more pixels 3 connected to the same vertical signal line 20 are easily separated into selected pixels and non-selected pixels.
  • the selected pixel is the pixel 3 selected based on the selection pulse ⁇ Sel.
  • a non-selected pixel is a pixel 3 that is not selected based on the selection pulse ⁇ Sel.
  • a terminal T31a of the photoelectric conversion unit 31 is connected to the well 37.
  • Back gates of transfer transistor 32 , reset transistor 34 , amplification transistor 35 and selection transistor 36 are connected to well 37 .
  • the well 37 is shared by the photoelectric conversion unit 31 , transfer transistor 32 , reset transistor 34 , amplification transistor 35 and selection transistor 36 .
  • a positive voltage Vpw is output from the voltage generation circuit 9 to the well 37 .
  • the positive voltage Vpw is supplied to the photoelectric conversion section 31 , transfer transistor 32 , reset transistor 34 , amplification transistor 35 and selection transistor 36 .
  • the transfer transistor 32 is controlled based on the transfer pulse ⁇ Tx output from the vertical selection section 4 .
  • the reset transistor 34 is controlled based on the reset pulse ⁇ Rst output from the vertical selection section 4 .
  • the selection transistor 36 is controlled based on a selection pulse ⁇ Sel output from the vertical selection section 4 .
  • the photoelectric conversion unit 31 generates electric charges according to the magnitude of incident light.
  • the transfer transistor 32 transfers the charges generated by the photoelectric conversion unit 31 to the charge storage unit 33 .
  • the charge storage section 33 is a floating diffusion.
  • the charge accumulation unit 33 accumulates charges transferred by the transfer transistor 32 .
  • the reset transistor 34 resets the voltage of the charge storage section 33 to a predetermined voltage.
  • the amplification transistor 35 generates a pixel signal by amplifying a signal based on the voltage of the charge storage section 33 .
  • the selection transistor 36 outputs a pixel signal to the vertical signal line 20 .
  • a first pixel signal having a reset level and a second pixel signal having a signal level are output from the pixel 3 .
  • the voltage generation circuit 9 generates a predetermined positive voltage Vpw that is higher than the reference voltage and lower than the power supply voltage VDD.
  • a positive voltage Vpw is applied to well 37 of pixel 3 . Therefore, the imaging device 1 does not need to receive a negative voltage from the outside of the imaging device 1, and does not need to have a negative voltage generating circuit.
  • the imaging device 1 is suitable for miniaturization.
  • FIGS. 2 and 3 show the configuration of an imaging device 1a according to a second embodiment of the present invention.
  • the imaging device 1 a shown in FIGS. 2 and 3 has a first substrate 11 and a second substrate 12 laminated on the first substrate 11 .
  • the second substrate 12 is stacked on the first substrate 11 in the stacking direction D1.
  • the stacking direction D1 is perpendicular to the main surface of the first substrate 11 or the second substrate 12 .
  • the first substrate 11 and the second substrate 12 are connected by Cu—Cu bonding or the like.
  • the imaging device 1a has an imaging section 2, a vertical selection section 4, a current source section 5, a column circuit section 6, a horizontal selection section 7, an output section 8, and a voltage generation circuit 9.
  • the column circuit section 6, horizontal selection section 7, output section 8, and voltage generation circuit 9 correspond to the peripheral circuit section 10 shown in FIG.
  • the imaging section 2 and the vertical selection section 4 are arranged on the first substrate 11 .
  • the current source section 5 , column circuit section 6 , horizontal selection section 7 , output section 8 , and voltage generation circuit 9 are arranged on the second substrate 12 .
  • the vertical selection 4 may be arranged on the second substrate 12 .
  • the imaging unit 2 has two or more pixels 3 arranged in a matrix. Two or more pixels 3 form an array of m rows and n columns. Number m and number n are integers of 2 or more. The number of rows and columns need not be identical. FIG. 3 shows an example in which the number of rows is two and the number of columns is three. This is an example and is not limited to this. Pixel 3 outputs a first pixel signal with a reset level and a second pixel signal with a signal level. Pixel 3 shown in FIG. 3 is the same as pixel 3 shown in FIG.
  • the vertical selection unit 4 selects pixels 3 arranged in the row direction in an array of two or more pixels 3 .
  • the vertical selection section 4 controls the operation of the selected pixels 3 .
  • the vertical selection unit 4 outputs a control signal for controlling two or more pixels 3 for each row in the arrangement of the two or more pixels 3 .
  • the vertical selection unit 4 outputs transfer pulses, reset pulses, and selection pulses to each of two or more pixels 3 .
  • the transfer transistors 32 of the pixels 3 in the first row are controlled based on the transfer pulse ⁇ Tx_1, and the transfer transistors 32 of the pixels 3 in the second row are controlled based on the transfer pulse ⁇ Tx_2.
  • the reset transistors 34 of the pixels 3 in the first row are controlled based on the reset pulse ⁇ Rst_1, and the reset transistors 34 of the pixels 3 in the second row are controlled based on the reset pulse ⁇ Rst_2.
  • the selection transistors 36 of the pixels 3 in the first row are controlled based on the selection pulse ⁇ Sel_1, and the selection transistors 36 of the pixels 3 in the second row are controlled based on the selection pulse ⁇ Sel_2.
  • the vertical selection unit 4 outputs the power supply voltage VDD and the ground voltage GND as transfer pulses to the transfer transistors 32 of each of the two or more pixels 3 .
  • the vertical selection unit 4 outputs the power supply voltage VDD and the ground voltage GND as reset pulses to the reset transistors 34 of each of the two or more pixels 3 .
  • the vertical selection section 4 outputs the power supply voltage VDD and the ground voltage GND as selection pulses to the selection transistors 36 of each of the two or more pixels 3 .
  • the first substrate 11 and the second substrate 12 are connected to each other by vertical signal lines 20 extending in the vertical direction, that is, in the column direction.
  • the vertical signal line 20 is arranged for each column in the array of two or more pixels 3 .
  • a vertical signal line 20 is connected to the pixels 3 in each column.
  • the vertical signal line 20 sequentially transfers the first pixel signal and the second pixel signal output from the pixels 3 to the second substrate 12 .
  • the current source unit 5 has two or more current sources 50 .
  • a current source 50 is arranged for each column in an array of two or more pixels 3 .
  • a current source 50 is connected to the vertical signal line 20 .
  • the column circuit section 6 has two or more column circuits 60 .
  • a column circuit 60 is arranged for each column in an array of two or more pixels 3 .
  • a column circuit 60 is connected to the vertical signal line 20 .
  • the column circuit 60 is electrically connected to the pixels 3 via the vertical signal lines 20 .
  • Column circuit 60 holds the first pixel signal and the second pixel signal output from pixel 3 .
  • the column circuit 60 is connected to a first horizontal signal line 21 and a second horizontal signal line 22 extending horizontally, that is, in the row direction.
  • a selection pulse HSR[k] is output from the horizontal selection section 7 to the column circuit 60 corresponding to the k-th column.
  • the number k is one of 1, 2, and 3.
  • the column circuit 60 selected based on the selection pulse HSR[k] outputs the first pixel signal to the first horizontal signal line 21 and outputs the second pixel signal to the second horizontal signal line 22. do.
  • One column circuit 60 may be arranged for every two or more columns in an array of two or more pixels 3, and one column circuit 60 may be used in two or more columns in a time division manner. Therefore, the column circuits 60 need only be arranged so as to correspond to one or more columns in the array of two or more pixels 3 .
  • the first horizontal signal line 21 and the second horizontal signal line 22 are connected to the output section 8 .
  • the horizontal selection unit 7 sequentially selects the column circuits 60 by sequentially applying a selection pulse HSR[1], a selection pulse HSR[2], and a selection pulse HSR[3] to the column circuits 60 .
  • the first pixel signal and the second pixel signal output from the column circuit 60 selected by the horizontal selection section 7 are transferred to the output section 8 .
  • the output unit 8 generates an output signal based on the first pixel signal and the second pixel signal.
  • the output signal is the difference between the first pixel signal and the second pixel signal.
  • the output unit 8 outputs an output signal to a subsequent circuit.
  • the voltage generation circuit 9 generates a positive voltage Vpw that is higher than the ground voltage GND and lower than the power supply voltage VDD. Voltage generating circuit 9 outputs positive voltage Vpw to well 37 .
  • FIG. 4 shows the configuration of the current source 50 and the column circuit 60.
  • the current source 50 shown in FIG. 4 has a transistor M1.
  • the column circuit 60 shown in FIG. 4 has a sample transistor M2, a sample transistor M3, an amplification transistor M4, an amplification transistor M5, a column selection transistor M6, a column selection transistor M7, a capacitive element Cr, and a capacitive element Cs.
  • a transistor M8 is also arranged to generate a predetermined voltage based on the power supply voltage VDD.
  • Each transistor shown in FIG. 4 is an NMOS transistor.
  • Each transistor shown in FIG. 4 has a gate terminal, a source terminal, and a drain terminal.
  • the drain terminal of the transistor M1 is connected to the vertical signal line 20.
  • the source terminal of transistor M1 is connected to ground.
  • the gate terminal of transistor M1 is connected to the gate terminal of transistor M8.
  • a predetermined voltage generated by transistor M8 is input to the gate terminal of transistor M1.
  • the drain terminal of the sample transistor M2 is connected to the vertical signal line 20.
  • a source terminal of the sample transistor M2 is connected to the capacitive element Cr.
  • a gate terminal of the sample transistor M2 is connected to the control signal line 23 .
  • the control signal line 23 extends in the row direction in the arrangement of the plurality of pixels 3 .
  • the control signal line 23 transfers the sample hold pulse ⁇ SHR.
  • the drain terminal of the sample transistor M3 is connected to the vertical signal line 20.
  • a source terminal of the sample transistor M3 is connected to the capacitive element Cs.
  • a gate terminal of the sample transistor M3 is connected to the control signal line 24 .
  • the control signal line 24 extends in the row direction in the arrangement of the plurality of pixels 3 .
  • the control signal line 24 transfers the sample hold pulse ⁇ SHS.
  • Each of the capacitive element Cr and the capacitive element Cs has a first terminal and a second terminal.
  • a first terminal of the capacitive element Cr is connected to a source terminal of the sample transistor M2.
  • a second terminal of the capacitive element Cr is connected to the ground.
  • a first terminal of the capacitive element Cs is connected to a source terminal of the sample transistor M3.
  • a second terminal of the capacitive element Cs is connected to the ground.
  • a power supply voltage VDD is input to the drain terminal of the amplification transistor M4.
  • a source terminal of the amplification transistor M4 is connected to the column selection transistor M6.
  • a gate terminal of the amplification transistor M4 is connected to a first terminal of the capacitive element Cr.
  • a power supply voltage VDD is input to the drain terminal of the amplification transistor M5.
  • a source terminal of the amplification transistor M5 is connected to the column selection transistor M7.
  • a gate terminal of the amplification transistor M5 is connected to a first terminal of the capacitive element Cs.
  • the drain terminal of the column selection transistor M6 is connected to the source terminal of the amplification transistor M4.
  • a source terminal of the column select transistor M6 is connected to the first horizontal signal line 21 .
  • a gate terminal of the column selection transistor M6 is connected to the horizontal selection section 7 .
  • the drain terminal of the column selection transistor M7 is connected to the source terminal of the amplification transistor M5.
  • a source terminal of the column select transistor M7 is connected to the second horizontal signal line 22 .
  • a gate terminal of the column selection transistor M7 is connected to the horizontal selection section 7 .
  • the operation of the sample transistor M2 is controlled based on the sample hold pulse ⁇ SHR.
  • the operation of the sample transistor M3 is controlled based on the sample hold pulse ⁇ SHS.
  • the operation of each of column selection transistor M6 and column selection transistor M7 is controlled based on selection pulse HSR[k] output from horizontal selection section .
  • the number k is one of 1, 2, and 3.
  • the transistor M1 functions as a current source.
  • the sample transistor M2 samples the reset-level first pixel signal output from the pixel 3 to the vertical signal line 20 .
  • the sample transistor M3 samples the signal level second pixel signal output from the pixel 3 to the vertical signal line 20 .
  • the capacitive element Cr holds the first pixel signal sampled by the sample transistor M2.
  • the capacitive element Cs holds the second pixel signal sampled by the sample transistor M3.
  • Capacitive element Cr and capacitive element Cs are sample capacitances.
  • the amplification transistor M4 amplifies the reset-level first pixel signal held in the capacitive element Cr.
  • the amplification transistor M5 amplifies the second pixel signal at the signal level held in the capacitive element Cs.
  • the column selection transistor M6 outputs the first pixel signal amplified by the amplification transistor M4 to the first horizontal signal line 21.
  • the column selection transistor M7 outputs to the second horizontal signal line 22 the second pixel signal amplified by the amplification transistor M5.
  • Column selection transistor M6 and column selection transistor M7 of the first column are controlled based on selection pulse HSR[1].
  • Column select transistor M6 and column select transistor M7 of the second column are controlled based on select pulse HSR[2].
  • Column select transistor M6 and column select transistor M7 of the third column are controlled based on select pulse HSR[3].
  • FIG. 5 shows the operation of the imaging device 1a.
  • a signal readout operation performed by the imaging device 1a will be described below.
  • An example of the operation of the imaging device 1a reading out pixel signals from the pixels 3 in the first row in the array of two or more pixels 3 will be described.
  • Voltage generation circuit 9 always outputs positive voltage Vpw to well 37 while the operation shown in FIG.
  • the horizontal direction in FIG. 5 indicates time, and the vertical direction in FIG. 5 indicates voltage.
  • the voltage of each pulse is either high level or low level.
  • a high level corresponds to the power supply voltage VDD.
  • a low level corresponds to the ground voltage GND.
  • a 1H period during which pixel signals for one row are read includes a blanking period and an effective period. During the blanking period, the first pixel signal at the reset level and the second pixel signal at the signal level are read.
  • select pulse ⁇ Sel_1, reset pulse ⁇ Rst_1, transfer pulse ⁇ Tx_1, sample hold pulse ⁇ SHR, sample hold pulse ⁇ SHS, select pulse HSR[1], select pulse HSR[2], and select pulse HSR[3]. ] is at a low level.
  • the voltage of the selection pulse ⁇ Sel_1 changes from low level to high level. Therefore, the state of the select transistor 36 changes to the ON state. This selects pixel 3 in the first row.
  • the reset level first pixel signal is output to the vertical signal line 20 .
  • the voltage of the sample-and-hold pulse ⁇ SHR changes from low level to high level. This changes the state of the sample transistor M2 to the ON state. After that, the voltage of the sample and hold pulse ⁇ SHR changes from high level to low level. Therefore, the state of the sample transistor M2 changes to the off state. As a result, the first pixel signal at the reset level is held in the capacitive element Cr.
  • the voltage of the transfer pulse ⁇ Tx_1 changes to low level
  • the voltage of the sample hold pulse ⁇ SHS changes from low level to high level. Therefore, the state of the sample transistor M3 changes to the ON state.
  • the voltage of the sample and hold pulse ⁇ SHS changes from high level to low level. Therefore, the state of the sample transistor M3 changes to the off state. As a result, the second pixel signal at the signal level is held in the capacitive element Cs.
  • the valid period begins.
  • the voltage of the selection pulse HSR[1] changes from low level to high level. Therefore, the state of each of column select transistor M6 and column select transistor M7 changes to the ON state.
  • the first pixel signal of the reset level of the pixel 3 in the first row and first column is output to the first horizontal signal line 21 .
  • the second pixel signal having the signal level of the pixel 3 in the first row and first column is output to the second horizontal signal line 22 .
  • the voltage of the selection pulse HSR[1] changes from high level to low level. Therefore, the state of each of column select transistor M6 and column select transistor M7 changes to the off state.
  • the voltage of the selection pulse HSR[2] changes from low level to high level.
  • the first pixel signals of the pixels 3 in the first row and the second column are read out, and the second pixel signals of the pixels 3 in the first row and the second column are read out in the same manner as the above operation. .
  • the voltage of the selection pulse HSR[2] changes from high level to low level.
  • the voltage of the selection pulse HSR[3] changes from low level to high level.
  • the first pixel signal of the pixel 3 in the first row and the third column is read out, and the second pixel signal of the pixel 3 in the first row and the third column is read out in the same manner as the above operation. .
  • the voltage of the selection pulse HSR[3] changes from high level to low level.
  • the imaging device 1a reads pixel signals from the pixels 3 in the second row. This operation is similar to the operation shown in FIG.
  • the imaging device of each aspect of the present invention does not need to have a configuration other than the configuration corresponding to each of the imaging section 2 and the voltage generation circuit 9 .
  • the imaging device 1a of the second embodiment has a voltage generating circuit 9. Therefore, the imaging device 1a does not need to receive a negative voltage from the outside of the imaging device 1a, and does not need to have a negative voltage generating circuit.
  • the imaging device 1a is suitable for miniaturization.
  • the imaging device 1a has two or more pixels 3 and a vertical selection section 4 (vertical selection circuit).
  • the vertical selection section 4 outputs the power supply voltage VDD and the ground voltage GND to the selection transistors 36 of each of the two or more pixels 3 . Therefore, control of the pixel 3 is easy.
  • FIG. 6 shows the configuration of the current source 50a and the column circuit 60 in the third embodiment.
  • the current source 50 shown in FIG. 4 is changed to a current source 50a shown in FIG.
  • the description of the same parts as those shown in FIG. 4 will be omitted.
  • a current source 50 a shown in FIG. 6 has a transistor M 1 and a voltage output circuit 13 .
  • the voltage output circuit 13 is connected to the vertical signal line 20 and the transistor M1.
  • the voltage output circuit 13 outputs a voltage equal to or higher than the positive voltage Vpw generated by the voltage generation circuit 9 to the vertical signal line 20 .
  • FIG. 7 shows a first example of the voltage output circuit 13.
  • FIG. The voltage output circuit 13 has a transistor M9.
  • a transistor M10 is arranged to generate a predetermined voltage based on the power supply voltage VDD.
  • the drain terminal of the transistor M9 is connected to the vertical signal line 20.
  • the source terminal of transistor M9 is connected to the drain terminal of transistor M1.
  • a gate terminal of the transistor M9 is connected to a gate terminal of the transistor M10.
  • a predetermined voltage generated by transistor M10 is input to the gate terminal of transistor M9.
  • Transistor M9 and transistor M1 are connected in series to form a cascode current source. The sum of the drain-source voltage of the transistor M9 and the drain-source voltage of the transistor M1 is output to the vertical signal line 20.
  • FIG. The transistor M9 applies a voltage equal to or higher than the positive voltage Vpw to the vertical signal line 20.
  • FIG. 8 shows a second example of the voltage output circuit 13.
  • FIG. The voltage output circuit 13 has a transistor M11 functioning as a diode.
  • the drain terminal of the transistor M11 is connected to the vertical signal line 20.
  • a source terminal of the transistor M11 is connected to a drain terminal of the transistor M1.
  • a gate terminal of the transistor M11 is connected to a drain terminal of the transistor M11.
  • the voltage at the drain terminal of transistor M11 is higher than the voltage at the source terminal of transistor M11.
  • the sum of the drain-source voltage of the transistor M11 and the drain-source voltage of the transistor M1 is output to the vertical signal line 20.
  • the transistor M11 applies a voltage equal to or higher than the positive voltage Vpw to the vertical signal line 20 .
  • a ground voltage GND is applied to the gate terminal T36g of the selection transistor 36 of the pixel 3 not selected by the vertical selection section 4.
  • a positive voltage Vpw is applied to the well 37 .
  • the selection transistors 36 of the pixels 3 not selected by the vertical selection section 4 are turned on. Since a voltage equal to or higher than the positive voltage Vpw is applied to the vertical signal line 20 by the voltage output circuit 13, the selection transistor 36 of the pixel 3 not selected by the vertical selection section 4 is reliably turned off.
  • An imaging device 1a of the third embodiment has a first substrate 11 on which pixels 3 are arranged, and a second substrate 12 laminated on the first substrate 11 .
  • the first substrate 11 and the second substrate 12 are connected to each other by vertical signal lines 20 .
  • the second substrate 12 has a voltage output circuit 13 that outputs a voltage equal to or higher than the positive voltage Vpw to the vertical signal line 20 .
  • the voltage output circuit 13 outputs to the vertical signal line 20 a voltage equal to or higher than the positive voltage Vpw. Therefore, the imaging device 1a can reliably suppress the influence of the pixels 3 that are not selected by the vertical selection section 4 .
  • the voltage output circuit 13 is a cascode current source.
  • the voltage output circuit 13 is a diode. Therefore, the voltage output circuit 13 can be easily constructed.
  • FIG. 9 shows the configuration of an endoscope system 100 according to a fourth embodiment of the invention.
  • the endoscope system 100 has any one imaging device of the first to third embodiments.
  • An endoscope system 100 shown in FIG. 9 has a scope 102 and a housing 107 .
  • Scope 102 has imaging device 1, lens 103, lens 104, and fiber 106 shown in FIG.
  • the imaging device 1 , lens 103 and lens 104 are arranged at the distal end portion 102 a of the scope 102 .
  • the housing 107 has an image processing section 108 , a light source device 109 and a setting section 110 .
  • the lens 103 forms an image of the reflected light from the subject 120 on the imaging device 1 .
  • Fiber 106 transports illumination light that illuminates object 120 .
  • Lens 104 irradiates subject 120 with illumination light transferred by fiber 106 .
  • the light source device 109 has a light source that generates illumination light that illuminates the subject 120 .
  • the image processing unit 108 generates a captured image by performing predetermined processing on the signal output from the imaging device 1 .
  • a setting unit 110 controls the imaging mode of the endoscope system 100 .
  • the configuration of the endoscope system 100 is not limited to the configuration described above.
  • the endoscope system of each aspect of the present invention does not need to have a configuration corresponding to at least one of the lens 103, the lens 104, the fiber 106, the image processing section 108, the light source device 109, and the setting section 110.
  • the endoscope system 100 has the scope 102 to be inserted into the living body and the imaging device 1 .
  • the imaging device 1 is arranged at the distal end portion 102 a of the scope 102 .
  • An imaging device 1 a shown in FIG. 3 may be used instead of the imaging device 1 .
  • the imaging device 1 is suitable for miniaturization.
  • an imaging device a scope, and an endoscope system suitable for miniaturization are provided.
  • Reference Signs List 1 1a imaging device 2 imaging section 3 pixel 4 vertical selection section 5 current source section 6 column circuit section 7 horizontal selection section 8 output section 9 voltage generation circuit 10 peripheral circuit section 11 first substrate 12 second substrate 13 voltage output Circuit 31 photoelectric conversion unit 32 transfer transistor 33 charge storage unit 34 reset transistor 35 amplification transistor 36 selection transistor 37 well 50, 50a current source 60 column circuit 100 endoscope system 102 scope 103, 104 lens 106 fiber 107 housing 108 image processing Part 109 Light source device 110 Setting part

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Abstract

撮像装置は、画素および電圧生成回路を有する。前記画素は、電源電圧と、前記電源電圧よりも低くかつグランド電圧以上である基準電圧とに基づいて動作する。前記電圧生成回路は、前記基準電圧よりも高くかつ前記電源電圧よりも低い所定の正電圧を生成する。前記画素の転送トランジスタは、ウェル上に形成される。前記所定の正電圧は、前記ウェルに印加される。前記転送トランジスタは、前記電源電圧および前記基準電圧に基づいて動作する。

Description

撮像装置、スコープ、および内視鏡システム
　本発明は、撮像装置、スコープ、および内視鏡システムに関する。
　外部から入力される電磁波（光および放射線など）に対して感応性を有するセンサーが配置された物理量検知半導体装置が様々な分野で使われている。物理量はセンサーによって電気信号に変換される。例えば、撮像装置におけるセンサーは画素である。一般的に、基準レベルおよび信号レベルの各電気信号がセンサーから読み出される。例えば、撮像装置における基準レベルはリセットレベルである。
　上記の撮像装置の例として、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージャが開発されている。ＣＭＯＳイメージャの画素特性を確保するために、電源電圧およびグランド電圧に加えて負電圧が使用される場合がある。例えば、電源電圧の値は３．３Ｖであり、グランド電圧の値は０Ｖであり、負電圧の値は－１Ｖである。
　負電圧を、例えば転送トランジスタのゲート電極に印加することにより画素特性、例えば暗電流の特性が向上することが知られている。ＣＭＯＳイメージャの画素に負電圧を供給するためには、ＣＭＯＳイメージャの外部から負電圧を供給する回路、またはＣＭＯＳイメージャにおいて負電圧を生成する負電圧生成回路等が必要である（特許文献１）。
　特許文献２に記載された技術は、負電圧を撮像部に供給する内視鏡システムを提供する。その内視鏡システムの本体側のパルス信号重畳部は、負電圧を持つパルス信号を生成する。スコープ内の分離部およびパルス信号検出部は、負電圧を持つパルス信号を負電圧およびパルス信号に分離する。負電圧およびパルス信号を使用することにより撮像部が駆動される。
特開２００６－１２９１２７号公報 特許第６１３８４０６号公報
　しかし、従来の撮像装置には、以下に示す課題がある。近年、チップサイズの小型化を実現するために、ＢＳＩ型のＣＭＯＳイメージャ（ＢＳＩ－ＣＩＳ）が製品化されている。ＢＳＩ－ＣＩＳにおいて、撮像部を有するセンサーブロックと、それ以外の周辺回路ブロックとは、積層された複数のチップに分離されている。
　ＢＳＩ－ＣＩＳが内視鏡システムのスコープに使用される場合でも、イメージャの外部から負電圧を供給するためには、例えば負電圧を供給するための専用の電源線が必要であり、スコープの細径化が困難である。また、スコープの先端部に負電圧生成回路が配置される場合、スコープの細径化は可能であるが、大きな容量素子が必要であり、スコープの先端部の小型化が困難である。
　本発明は、小型化に適した撮像装置、スコープ、および内視鏡システムを提供することを目的とする。
　本発明の第１の態様によれば、撮像装置は、画素および電圧生成回路を有する。前記画素は、電源電圧と、前記電源電圧よりも低くかつグランド電圧以上である基準電圧とに基づいて動作する。前記電圧生成回路は、前記基準電圧よりも高くかつ前記電源電圧よりも低い所定の正電圧を生成する。前記画素は、フォトダイオード、フローティングディフュージョン、および転送トランジスタを有する。前記フォトダイオードは、光電変換によって電荷を生成するフォトダイオード。前記フローティングディフュージョンは、前記フォトダイオードによって生成された前記電荷を蓄積する。前記転送トランジスタは、ウェル上に形成され、前記フォトダイオードによって生成された前記電荷を前記フローティングディフュージョンに転送する。前記所定の正電圧は、前記ウェルに印加される。前記転送トランジスタは、前記電源電圧および前記所定の正電圧に基づいて動作し、かつ前記基準電圧および前記所定の正電圧に基づいて動作する。
　本発明の第２の態様によれば、第１の態様において、前記画素は、リセットトランジスタ、増幅トランジスタ、および選択トランジスタをさらに有してもよい。前記リセットトランジスタは、前記ウェル上に形成され、前記フローティングディフュージョンをリセットする。前記増幅トランジスタは、前記ウェル上に形成され、前記フローティングディフュージョンに転送された前記電荷を増幅することにより画素信号を生成する。前記選択トランジスタは、前記ウェル上に形成され、前記画素信号を信号線に出力する。前記リセットトランジスタ、前記増幅トランジスタ、および前記選択トランジスタは、前記電源電圧および前記所定の正電圧に基づいて動作し、かつ前記基準電圧および前記所定の正電圧に基づいて動作してもよい。
　本発明の第３の態様によれば、第１または第２の態様において、前記基準電圧は前記グランド電圧であってもよい。
　本発明の第４の態様によれば、第２の態様において、前記撮像装置は、２つ以上の前記画素および垂直選択回路をさらに有してもよい。前記垂直選択回路は、２つ以上の画素の各々の前記選択トランジスタに電源電圧および基準電圧を出力する。
　本発明の第５の態様によれば、第２の態様において、前記撮像装置は、前記画素が配置された第１の基板と、前記第１の基板に積層された第２の基板とを有してもよい。前記第１の基板および前記第２の基板は、前記信号線によって互いに接続されてもよい。前記第２の基板は、前記所定の正電圧以上の電圧を前記信号線に出力する電圧出力回路を有してもよい。
　本発明の第６の態様によれば、第５の態様において、前記電圧出力回路は、カスコード型電流源であってもよい。
　本発明の第７の態様によれば、第５の態様において、前記電圧出力回路は、ダイオードであってもよい。
　本発明の第８の態様によれば、スコープは、生体内に挿入され、前記撮像装置を有する。前記撮像装置は、前記スコープの先端に配置されている。
　本発明の第９の態様によれば、内視鏡システムは、生体内に挿入されるスコープと、前記撮像装置とを有する。前記撮像装置は、前記スコープの先端に配置されている。
　上記の各態様によれば、小型化に適した撮像装置、スコープ、および内視鏡システムが提供される。
本発明の第１の実施形態の撮像装置の構成を示す回路図である。 本発明の第２の実施形態の撮像装置の構成を示す図である。 本発明の第２の実施形態の撮像装置の構成を示すブロック図である。 本発明の第２の実施形態の撮像装置における電流源および列回路の構成を示す回路図である。 本発明の第２の実施形態の撮像装置の動作を示すタイミングチャートである。 本発明の第３の実施形態の撮像装置における電流源および列回路の構成を示す回路図である。 本発明の第３の実施形態の撮像装置における電流源および列回路の構成を示す回路図である。 本発明の第３の実施形態の撮像装置における電流源および列回路の構成を示す回路図である。 本発明の第４の実施形態の内視鏡システムの構成を示すブロック図である。
　図面を参照し、本発明の実施形態を説明する。
　（第１の実施形態）
　図１は、本発明の第１の実施形態の撮像装置１の構成を示す。図１に示す撮像装置１は、画素３、垂直選択部４、周辺回路部１０、および電流源５０を有する。画素３は、光電変換部３１（フォトダイオード）、転送トランジスタ３２、電荷蓄積部３３（フローティングディフュージョン）、リセットトランジスタ３４、増幅トランジスタ３５、選択トランジスタ３６、およびウェル３７を有する。周辺回路部１０は、電圧生成回路９を有する。
　撮像装置１の概略構成について説明する。画素３は、電源電圧ＶＤＤおよび基準電圧に基づいて動作する。電源電圧ＶＤＤは、正電圧である。基準電圧は、電源電圧ＶＤＤよりも低くかつグランド電圧ＧＮＤ以上である。電圧生成回路９は、基準電圧よりも高くかつ電源電圧ＶＤＤよりも低い所定の正電圧Ｖｐｗを生成する。光電変換部３１は、光電変換によって電荷を生成する。電荷蓄積部３３は、光電変換部３１によって生成された電荷を蓄積する。転送トランジスタ３２は、ウェル３７上に形成され、光電変換部３１によって生成された電荷を電荷蓄積部３３に転送する。所定の正電圧Ｖｐｗは、ウェル３７に印加される。転送トランジスタ３２は、電源電圧ＶＤＤおよび所定の正電圧Ｖｐｗに基づいて動作し、かつ基準電圧および所定の正電圧Ｖｐｗに基づいて動作する。
　リセットトランジスタ３４は、ウェル３７上に形成され、電荷蓄積部３３をリセットする。増幅トランジスタ３５は、ウェル３７上に形成され、電荷蓄積部３３に転送された電荷を増幅することにより画素信号を生成する。選択トランジスタ３６は、ウェル３７上に形成され、画素信号を垂直信号線２０に出力する。リセットトランジスタ３４、増幅トランジスタ３５、および選択トランジスタ３６は、電源電圧ＶＤＤおよび所定の正電圧Ｖｐｗに基づいて動作し、かつ基準電圧および所定の正電圧Ｖｐｗに基づいて動作する。
　撮像装置１の詳細な構成について説明する。以下では、基準電圧がグランド電圧ＧＮＤである例を説明する。撮像装置１が内視鏡システムに使用される場合、基準電圧は、患者の体表面の電圧に応じた電圧であってもよい。例えば、電源電圧ＶＤＤ（電源電位）の値は４．３Ｖであり、グランド電圧ＧＮＤ（グランド電位）の値は０Ｖであり、正電圧Ｖｐｗ（正電位）の値は１Ｖである。各電圧の値は、この例に限らない。撮像装置１の電源電圧範囲Ｒｐｗは、グランド電圧ＧＮＤ以上かつ電源電圧ＶＤＤ以下である。
　垂直選択部４は、画素３を制御するための制御信号を画素３に出力する。周辺回路部１０は、画素３から出力された画素信号を処理する処理回路または処理回路を制御する制御回路等を含む。画素３は、画素領域に配置されている。垂直選択部４および周辺回路部１０は、画素領域とは異なる周辺回路領域に配置されている。
　電流源５０および周辺回路部１０は、垂直信号線２０に接続されている。電圧生成回路９は、正電圧Ｖｐｗを生成し、かつ正電圧Ｖｐｗをウェル３７に出力する。ノイズを低減するために、グランド電圧ＧＮＤが垂直選択部４、周辺回路部１０、および電流源５０の各々のウェルに供給される。
　垂直選択部４および周辺回路部１０は、電源電圧ＶＤＤとグランド電圧ＧＮＤとの間で動作する。垂直選択部４は、電源電圧ＶＤＤまたはグランド電圧ＧＮＤを持つ制御信号を画素３の転送トランジスタ３２、リセットトランジスタ３４、および選択トランジスタ３６の各々のゲート端子に出力する。電源電圧ＶＤＤが各トランジスタに出力されたとき、各トランジスタは、電源電圧ＶＤＤおよびウェル３７の正電圧Ｖｐｗに基づいて動作する。グランド電圧ＧＮＤが各トランジスタに出力されたとき、各トランジスタは、グランド電圧ＧＮＤおよびウェル３７の正電圧Ｖｐｗに基づいて動作する。
　ウェル３７の正電圧Ｖｐｗを基準としてグランド電圧ＧＮＤを見た場合、グランド電圧ＧＮＤは負電圧として見える。各トランジスタのゲート端子にグランド電圧ＧＮＤを印加することにより、各トランジスタのゲート端子に負電圧が印加される場合の効果と同様な効果が得られる。
　グランド電圧ＧＮＤを転送トランジスタ３２のゲート端子に印加することにより、光電変換部３１におけるノイズが抑制され、かつ光電変換部３１に蓄積される電荷の量が増加する。グランド電圧ＧＮＤをリセットトランジスタ３４のゲート端子に印加することにより、画素信号が読み出される期間において電荷蓄積部３３の電荷に重畳されるノイズが抑制される。
　上記のように、グランド電圧ＧＮＤよりも高くかつ電源電圧ＶＤＤよりも低い正電圧Ｖｐｗが画素３のウェル３７に供給される。そのため、撮像装置１は、撮像装置１の外部から負電圧を受けとる必要はない。また、大きな容量素子が必要な負電圧生成回路を撮像装置１が有する必要はない。
　画素３の詳細な構成について説明する。画素３が有する各トランジスタは、ＮＭＯＳトランジスタである。各トランジスタは、ソース端子、ドレイン端子、およびゲート端子を有する。
　光電変換部３１は、フォトダイオードである。光電変換部３１は、端子Ｔ３１ａおよび端子Ｔ３１ｂを有する。光電変換部３１の端子Ｔ３１ａはウェル３７に接続されている。正電圧Ｖｐｗが光電変換部３１の端子Ｔ３１ａに入力される。光電変換部３１の端子Ｔ３１ｂは転送トランジスタ３２に接続されている。
　転送トランジスタ３２のソース端子Ｔ３２ｓは、光電変換部３１の端子Ｔ３１ｂに接続されている。転送トランジスタ３２のドレイン端子Ｔ３２ｄは、電荷蓄積部３３に接続されている。転送トランジスタ３２のゲート端子Ｔ３２ｇは、垂直選択部４に接続されている。転送パルスφＴｘが垂直選択部４から転送トランジスタ３２のゲート端子Ｔ３２ｇに出力される。
　リセットトランジスタ３４のドレイン端子Ｔ３４ｄは、電源電圧ＶＤＤを出力する電源に接続されている。電源電圧ＶＤＤがリセットトランジスタ３４のドレイン端子Ｔ３４ｄに入力される。リセットトランジスタ３４のソース端子Ｔ３４ｓは、電荷蓄積部３３に接続されている。リセットトランジスタ３４のゲート端子Ｔ３４ｇは、垂直選択部４に接続されている。リセットパルスφＲｓｔが垂直選択部４からリセットトランジスタ３４のゲート端子Ｔ３４ｇに出力される。
　増幅トランジスタ３５のドレイン端子Ｔ３５ｄは、電源電圧ＶＤＤを出力する電源に接続されている。電源電圧ＶＤＤが増幅トランジスタ３５のドレイン端子Ｔ３５ｄに入力される。増幅トランジスタ３５のソース端子Ｔ３５ｓは、選択トランジスタ３６に接続されている。増幅トランジスタ３５のゲート端子Ｔ３５ｇは、電荷蓄積部３３に接続されている。
　選択トランジスタ３６のドレイン端子Ｔ３６ｄは、増幅トランジスタ３５のソース端子Ｔ３５ｓに接続されている。選択トランジスタ３６のソース端子Ｔ３６ｓは、垂直信号線２０に接続されている。選択トランジスタ３６のゲート端子Ｔ３６ｇは、垂直選択部４に接続されている。選択パルスφＳｅｌが垂直選択部４から選択トランジスタ３６のゲート端子Ｔ３６ｇに出力される。
　選択トランジスタ３６が配置されているため、同じ垂直信号線２０に接続されている２つ以上の画素３が選択画素と非選択画素とに容易に分離される。選択画素は、選択パルスφＳｅｌに基づいて選択された画素３である。非選択画素は、選択パルスφＳｅｌに基づいて選択されていない画素３である。
　光電変換部３１の端子Ｔ３１ａはウェル３７に接続されている。転送トランジスタ３２、リセットトランジスタ３４、増幅トランジスタ３５、および選択トランジスタ３６の各々のバックゲートはウェル３７に接続されている。ウェル３７は、光電変換部３１、転送トランジスタ３２、リセットトランジスタ３４、増幅トランジスタ３５、および選択トランジスタ３６によって共有される。正電圧Ｖｐｗが電圧生成回路９からウェル３７に出力される。正電圧Ｖｐｗは、光電変換部３１、転送トランジスタ３２、リセットトランジスタ３４、増幅トランジスタ３５、および選択トランジスタ３６に供給される。
　転送トランジスタ３２は、垂直選択部４から出力される転送パルスφＴｘに基づいて制御される。リセットトランジスタ３４は、垂直選択部４から出力されるリセットパルスφＲｓｔに基づいて制御される。選択トランジスタ３６は、垂直選択部４から出力される選択パルスφＳｅｌに基づいて制御される。
　光電変換部３１は、入射された光の大きさに応じた電荷を生成する。転送トランジスタ３２は、光電変換部３１で生成された電荷を電荷蓄積部３３に転送する。電荷蓄積部３３は、フローティングディフュージョンである。電荷蓄積部３３は、転送トランジスタ３２によって転送された電荷を蓄積する。リセットトランジスタ３４は、電荷蓄積部３３の電圧を所定の電圧にリセットする。増幅トランジスタ３５は、電荷蓄積部３３の電圧に基づく信号を増幅することにより、画素信号を生成する。選択トランジスタ３６は、垂直信号線２０に画素信号を出力する。リセットレベルを持つ第１の画素信号および信号レベルを持つ第２の画素信号が画素３から出力される。
　第１の実施形態において、電圧生成回路９は、基準電圧よりも高くかつ電源電圧ＶＤＤよりも低い所定の正電圧Ｖｐｗを生成する。正電圧Ｖｐｗは、画素３のウェル３７に印加される。そのため、撮像装置１は、撮像装置１の外部から負電圧を受けとる必要はなく、かつ負電圧生成回路を有する必要はない。撮像装置１は、小型化に適している。
　（第２の実施形態）
　図２および図３は、本発明の第２の実施形態の撮像装置１ａの構成を示す。図２および図３に示す撮像装置１ａは、第１の基板１１と、第１の基板１１に積層された第２の基板１２とを有する。第２の基板１２は、第１の基板１１に対して積層方向Ｄ１に積層されている。積層方向Ｄ１は、第１の基板１１または第２の基板１２の主面に垂直である。例えば、第１の基板１１および第２の基板１２は、Ｃｕ－Ｃｕ接合などにより接続されている。
　図３に示すように、撮像装置１ａは、撮像部２、垂直選択部４、電流源部５、列回路部６、水平選択部７、出力部８、および電圧生成回路９を有する。列回路部６、水平選択部７、出力部８、および電圧生成回路９は、図１に示す周辺回路部１０と対応する。撮像部２および垂直選択部４は第１の基板１１に配置されている。電流源部５、列回路部６、水平選択部７、出力部８、および電圧生成回路９は、第２の基板１２に配置されている。垂直選択部４は第２の基板１２に配置されてもよい。
　撮像部２は、行列状に配置された２つ以上の画素３を有する。２つ以上の画素３は、ｍ行かつｎ列の配列を形成する。数字ｍおよび数字ｎは、２以上の整数である。行数および列数が同一である必要はない。図３において、行数が２であり、かつ列数が３である例が示されている。これは一例であって、これに限らない。画素３は、リセットレベルを持つ第１の画素信号および信号レベルを持つ第２の画素信号を出力する。図３に示す画素３は、図１に示す画素３と同じである。
　垂直選択部４は、２つ以上の画素３の配列における行方向に配置された画素３を選択する。垂直選択部４は、選択された画素３の動作を制御する。垂直選択部４は、２つ以上の画素３を制御するための制御信号を２つ以上の画素３の配列における行毎に出力する。垂直選択部４は、転送パルス、リセットパルス、および選択パルスを２つ以上の画素３の各々に出力する。
　第１行の画素３の転送トランジスタ３２は、転送パルスφＴｘ＿１に基づいて制御され、かつ第２行の画素３の転送トランジスタ３２は、転送パルスφＴｘ＿２に基づいて制御される。第１行の画素３のリセットトランジスタ３４は、リセットパルスφＲｓｔ＿１に基づいて制御され、かつ第２行の画素３のリセットトランジスタ３４は、リセットパルスφＲｓｔ＿２に基づいて制御される。第１行の画素３の選択トランジスタ３６は、選択パルスφＳｅｌ＿１に基づいて制御され、かつ第２行の画素３の選択トランジスタ３６は、選択パルスφＳｅｌ＿２に基づいて制御される。
　垂直選択部４は、２つ以上の画素３の各々の転送トランジスタ３２に転送パルスとして電源電圧ＶＤＤおよびグランド電圧ＧＮＤを出力する。垂直選択部４は、２つ以上の画素３の各々のリセットトランジスタ３４にリセットパルスとして電源電圧ＶＤＤおよびグランド電圧ＧＮＤを出力する。垂直選択部４は、２つ以上の画素３の各々の選択トランジスタ３６に選択パルスとして電源電圧ＶＤＤおよびグランド電圧ＧＮＤを出力する。
　第１の基板１１および第２の基板１２は、垂直方向すなわち列方向に伸びる垂直信号線２０によって互いに接続されている。垂直信号線２０は、２つ以上の画素３の配列における列毎に配置されている。垂直信号線２０は、各列の画素３に接続されている。垂直信号線２０は、画素３から出力された第１の画素信号および第２の画素信号を第２の基板１２に順次転送する。
　電流源部５は、２つ以上の電流源５０を有する。電流源５０は、２つ以上の画素３の配列における列毎に配置されている。電流源５０は、垂直信号線２０に接続されている。
　列回路部６は、２つ以上の列回路６０を有する。列回路６０は、２つ以上の画素３の配列における列毎に配置されている。列回路６０は、垂直信号線２０に接続されている。列回路６０は、垂直信号線２０を経由して画素３と電気的に接続されている。列回路６０は、画素３から出力された第１の画素信号および第２の画素信号を保持する。
　列回路６０は、水平方向すなわち行方向に伸びる第１の水平信号線２１および第２の水平信号線２２に接続されている。選択パルスＨＳＲ［ｋ］が水平選択部７から第ｋの列に対応する列回路６０に出力される。数字ｋは、１、２、および３のいずれか１つである。選択パルスＨＳＲ［ｋ］に基づいて選択された列回路６０は、第１の画素信号を第１の水平信号線２１に出力し、かつ第２の画素信号を第２の水平信号線２２に出力する。
　２つ以上の画素３の配列における２つ以上の列毎に１つの列回路６０が配置され、かつ１つの列回路６０が２つ以上の列において時分割で使用されてもよい。したがって、列回路６０は、２つ以上の画素３の配列における１つ以上の列に対応するように配置されてさえいればよい。
　第１の水平信号線２１および第２の水平信号線２２は、出力部８に接続されている。水平選択部７は、選択パルスＨＳＲ［１］、選択パルスＨＳＲ［２］、および選択パルスＨＳＲ［３］を列回路６０に順次することにより列回路６０を順次選択する。水平選択部７によって選択された列回路６０から出力された第１の画素信号および第２の画素信号は出力部８に転送される。
　出力部８は、第１の画素信号および第２の画素信号に基づいて出力信号を生成する。例えば、出力信号は、第１の画素信号および第２の画素信号の差分である。出力部８は、出力信号を後段の回路に出力する。
　電圧生成回路９は、グランド電圧ＧＮＤよりも高くかつ電源電圧ＶＤＤよりも低い正電圧Ｖｐｗを生成する。電圧生成回路９は、正電圧Ｖｐｗをウェル３７に出力する。
　図４は、電流源５０および列回路６０の構成を示す。図４に示す電流源５０は、トランジスタＭ１を有する。図４に示す列回路６０は、サンプルトランジスタＭ２、サンプルトランジスタＭ３、増幅トランジスタＭ４、増幅トランジスタＭ５、列選択トランジスタＭ６、列選択トランジスタＭ７、容量素子Ｃｒ、および容量素子Ｃｓを有する。また、電源電圧ＶＤＤに基づいて所定の電圧を生成するトランジスタＭ８が配置されている。図４に示す各トランジスタは、ＮＭＯＳトランジスタである。図４に示す各トランジスタは、ゲート端子、ソース端子、およびドレイン端子を有する。
　トランジスタＭ１のドレイン端子は、垂直信号線２０に接続されている。トランジスタＭ１のソース端子は、グランドに接続されている。トランジスタＭ１のゲート端子は、トランジスタＭ８のゲート端子に接続されている。トランジスタＭ８によって生成された所定の電圧がトランジスタＭ１のゲート端子に入力される。
　サンプルトランジスタＭ２のドレイン端子は、垂直信号線２０に接続されている。サンプルトランジスタＭ２のソース端子は、容量素子Ｃｒに接続されている。サンプルトランジスタＭ２のゲート端子は、制御信号線２３に接続されている。制御信号線２３は、複数の画素３の配列における行方向に伸びる。制御信号線２３は、サンプルホールドパルスφＳＨＲを転送する。
　サンプルトランジスタＭ３のドレイン端子は、垂直信号線２０に接続されている。サンプルトランジスタＭ３のソース端子は、容量素子Ｃｓに接続されている。サンプルトランジスタＭ３のゲート端子は、制御信号線２４に接続されている。制御信号線２４は、複数の画素３の配列における行方向に伸びる。制御信号線２４は、サンプルホールドパルスφＳＨＳを転送する。
　容量素子Ｃｒおよび容量素子Ｃｓの各々は、第１の端子および第２の端子を有する。容量素子Ｃｒの第１の端子は、サンプルトランジスタＭ２のソース端子に接続されている。容量素子Ｃｒの第２の端子は、グランドに接続されている。容量素子Ｃｓの第１の端子は、サンプルトランジスタＭ３のソース端子に接続されている。容量素子Ｃｓの第２の端子は、グランドに接続されている。
　電源電圧ＶＤＤが増幅トランジスタＭ４のドレイン端子に入力される。増幅トランジスタＭ４のソース端子は、列選択トランジスタＭ６に接続されている。増幅トランジスタＭ４のゲート端子は、容量素子Ｃｒの第１の端子に接続されている。
　電源電圧ＶＤＤが増幅トランジスタＭ５のドレイン端子に入力される。増幅トランジスタＭ５のソース端子は、列選択トランジスタＭ７に接続されている。増幅トランジスタＭ５のゲート端子は、容量素子Ｃｓの第１の端子に接続されている。
　列選択トランジスタＭ６のドレイン端子は、増幅トランジスタＭ４のソース端子に接続されている。列選択トランジスタＭ６のソース端子は、第１の水平信号線２１に接続されている。列選択トランジスタＭ６のゲート端子は、水平選択部７に接続されている。
　列選択トランジスタＭ７のドレイン端子は、増幅トランジスタＭ５のソース端子に接続されている。列選択トランジスタＭ７のソース端子は、第２の水平信号線２２に接続されている。列選択トランジスタＭ７のゲート端子は、水平選択部７に接続されている。
　サンプルトランジスタＭ２の動作は、サンプルホールドパルスφＳＨＲに基づいて制御される。サンプルトランジスタＭ３の動作は、サンプルホールドパルスφＳＨＳに基づいて制御される。列選択トランジスタＭ６および列選択トランジスタＭ７の各々の動作は、水平選択部７から出力される選択パルスＨＳＲ［ｋ］に基づいて制御される。数字ｋは、１、２、および３のいずれか１つである。
　トランジスタＭ１は、電流源として機能する。サンプルトランジスタＭ２は、画素３から垂直信号線２０に出力されたリセットレベルの第１の画素信号をサンプルする。サンプルトランジスタＭ３は、画素３から垂直信号線２０に出力された信号レベルの第２の画素信号をサンプルする。容量素子Ｃｒは、サンプルトランジスタＭ２によってサンプルされた第１の画素信号を保持する。容量素子Ｃｓは、サンプルトランジスタＭ３によってサンプルされた第２の画素信号を保持する。容量素子Ｃｒおよび容量素子Ｃｓは、サンプル容量である。
　増幅トランジスタＭ４は、容量素子Ｃｒに保持されたリセットレベルの第１の画素信号を増幅する。増幅トランジスタＭ５は、容量素子Ｃｓに保持された信号レベルの第２の画素信号を増幅する。
　列選択トランジスタＭ６は、増幅トランジスタＭ４によって増幅された第１の画素信号を第１の水平信号線２１に出力する。列選択トランジスタＭ７は、増幅トランジスタＭ５によって増幅された第２の画素信号を第２の水平信号線２２に出力する。第１列の列選択トランジスタＭ６および列選択トランジスタＭ７は、選択パルスＨＳＲ［１］に基づいて制御される。第２列の列選択トランジスタＭ６および列選択トランジスタＭ７は、選択パルスＨＳＲ［２］に基づいて制御される。第３列の列選択トランジスタＭ６および列選択トランジスタＭ７は、選択パルスＨＳＲ［３］に基づいて制御される。
　撮像装置１ａの動作について説明する。図５は、撮像装置１ａの動作を示す。以下では、撮像装置１ａが実行する信号読み出し動作を説明する。撮像装置１ａが２つ以上の画素３の配列における第１行の画素３から画素信号を読み出す動作の例を説明する。図５に示す動作が実行される間、電圧生成回路９は正電圧Ｖｐｗをウェル３７に常に出力する。
　図５において、選択パルスφＳｅｌ＿１、リセットパルスφＲｓｔ＿１、転送パルスφＴｘ＿１、サンプルホールドパルスφＳＨＲ、サンプルホールドパルスφＳＨＳ、選択パルスＨＳＲ［１］、選択パルスＨＳＲ［２］、および選択パルスＨＳＲ［３］の各々の波形が示されている。図５における横方向は時間を示し、かつ図５における縦方向は電圧を示す。
　各パルスの電圧は、ハイレベルまたはローレベルである。ハイレベルは、電源電圧ＶＤＤと対応する。ローレベルは、グランド電圧ＧＮＤと対応する。
　１行の画素信号が読み出される１Ｈ期間は、ブランキング期間および有効期間を含む。ブランキング期間において、リセットレベルの第１の画素信号と、信号レベルの第２の画素信号とが読み出される。１Ｈ期間が開始される前、選択パルスφＳｅｌ＿１、リセットパルスφＲｓｔ＿１、転送パルスφＴｘ＿１、サンプルホールドパルスφＳＨＲ、サンプルホールドパルスφＳＨＳ、選択パルスＨＳＲ［１］、選択パルスＨＳＲ［２］、および選択パルスＨＳＲ［３］の各々の電圧は、ローレベルである。
　ブランキング期間が開始されたとき、選択パルスφＳｅｌ＿１の電圧がローレベルからハイレベルに変化する。そのため、選択トランジスタ３６の状態がオン状態に変化する。これにより、第１行の画素３が選択される。
　（リセットレベルの読み出し）
　リセットパルスφＲｓｔ＿１の電圧がローレベルからハイレベルに変化する。そのため、リセットトランジスタ３４の状態がオン状態に変化する。これにより、電荷蓄積部３３がリセットされ、かつリセットレベルの第１の画素信号が垂直信号線２０に出力される。その後、リセットパルスφＲｓｔ＿１の電圧がハイレベルからローレベルに変化する。そのため、リセットトランジスタ３４の状態がオフ状態に変化する。これにより、リセットトランジスタ３４は電荷蓄積部３３のリセットを停止する。
　電荷蓄積部３３がリセットされている間、リセットレベルの第１の画素信号が垂直信号線２０に出力される。電荷蓄積部３３のリセットが停止された後、サンプルホールドパルスφＳＨＲの電圧がローレベルからハイレベルに変化する。これにより、サンプルトランジスタＭ２の状態がオン状態に変化する。その後、サンプルホールドパルスφＳＨＲの電圧がハイレベルからローレベルに変化する。そのため、サンプルトランジスタＭ２の状態がオフ状態に変化する。これにより、リセットレベルの第１の画素信号が容量素子Ｃｒに保持される。
　（信号レベルの読み出し）
　サンプルホールドパルスφＳＨＲの電圧がローレベルに変化した後、転送パルスφＴｘ＿１の電圧がローレベルからハイレベルに変化する。そのため、転送トランジスタ３２の状態がオン状態に変化する。これにより、光電変換部３１の電荷が電荷蓄積部３３に転送され、かつ信号レベルの第２の画素信号が垂直信号線２０に出力される。その後、転送パルスφＴｘ＿１の電圧がハイレベルからローレベルに変化する。そのため、転送トランジスタ３２の状態がオフ状態に変化する。これにより、転送トランジスタ３２は電荷の転送を停止する。
　転送パルスφＴｘ＿１の電圧がローレベルに変化した後、サンプルホールドパルスφＳＨＳの電圧がローレベルからハイレベルに変化する。そのため、サンプルトランジスタＭ３の状態がオン状態に変化する。その後、サンプルホールドパルスφＳＨＳの電圧がハイレベルからローレベルに変化する。そのため、サンプルトランジスタＭ３の状態がオフ状態に変化する。これにより、信号レベルの第２の画素信号が容量素子Ｃｓに保持される。
　ブランキング期間が終了したとき、有効期間が開始される。このとき、選択パルスＨＳＲ［１］の電圧がローレベルからハイレベルに変化する。そのため、列選択トランジスタＭ６および列選択トランジスタＭ７の各々の状態がオン状態に変化する。これにより、第１行かつ第１列の画素３のリセットレベルの第１の画素信号が第１の水平信号線２１に出力される。同時に、第１行かつ第１列の画素３の信号レベルの第２の画素信号が第２の水平信号線２２に出力される。
　その後、選択パルスＨＳＲ［１］の電圧がハイレベルからローレベルに変化する。そのため、列選択トランジスタＭ６および列選択トランジスタＭ７の各々の状態がオフ状態に変化する。上記の動作により、第１行かつ第１列の画素３の第１の画素信号が読み出され、第１行かつ第１列の画素３の第２の画素信号が読み出される。
　選択パルスＨＳＲ［１］の電圧がローレベルに変化した後、選択パルスＨＳＲ［２］の電圧がローレベルからハイレベルに変化する。これにより、上記の動作と同様に、第１行かつ第２列の画素３の第１の画素信号が読み出され、第１行かつ第２列の画素３の第２の画素信号が読み出される。その後、選択パルスＨＳＲ［２］の電圧がハイレベルからローレベルに変化する。
　選択パルスＨＳＲ［２］の電圧がローレベルに変化した後、選択パルスＨＳＲ［３］の電圧がローレベルからハイレベルに変化する。これにより、上記の動作と同様に、第１行かつ第３列の画素３の第１の画素信号が読み出され、第１行かつ第３列の画素３の第２の画素信号が読み出される。その後、選択パルスＨＳＲ［３］の電圧がハイレベルからローレベルに変化する。
　選択パルスＨＳＲ［３］の電圧がローレベルに変化するのと同時に、選択パルスφＳｅｌ＿１の電圧レベルがハイレベルからローレベルに変化する。そのため、選択トランジスタ３６の状態がオフ状態に変化する。これにより、第１行の画素３の選択が解除され、かつ第１行の画素３から画素信号を読み出す動作が終了する。図５に示す動作に続いて、撮像装置１ａは第２行の画素３から画素信号を読み出す。この動作は、図５に示す動作と同様である。
　本発明の各態様の撮像装置は、撮像部２および電圧生成回路９の各々に対応する構成以外の構成を有する必要はない。
　第２の実施形態の撮像装置１ａは電圧生成回路９を有する。そのため、撮像装置１ａは、撮像装置１ａの外部から負電圧を受けとる必要はなく、かつ負電圧生成回路を有する必要はない。撮像装置１ａは、小型化に適している。
　撮像装置１ａは、２つ以上の画素３と、垂直選択部４（垂直選択回路）とを有する。垂直選択部４は、２つ以上の画素３の各々の選択トランジスタ３６に電源電圧ＶＤＤおよびグランド電圧ＧＮＤを出力する。そのため、画素３の制御が容易である。
　（第３の実施形態）
　本発明の第３の実施形態を説明する。図６は、第３の実施形態における電流源５０ａおよび列回路６０の構成を示す。図４に示す電流源５０は、図６に示す電流源５０ａに変更される。図４に示す部分と同じ部分の説明を省略する。
　図６に示す電流源５０ａは、トランジスタＭ１および電圧出力回路１３を有する。電圧出力回路１３は、垂直信号線２０およびトランジスタＭ１に接続されている。電圧出力回路１３は、電圧生成回路９によって生成された正電圧Ｖｐｗ以上の電圧を垂直信号線２０に出力する。
　図７は、電圧出力回路１３の第１の例を示す。電圧出力回路１３は、トランジスタＭ９を有する。電源電圧ＶＤＤに基づいて所定の電圧を生成するトランジスタＭ１０が配置されている。
　トランジスタＭ９のドレイン端子は、垂直信号線２０に接続されている。トランジスタＭ９のソース端子は、トランジスタＭ１のドレイン端子に接続されている。トランジスタＭ９のゲート端子は、トランジスタＭ１０のゲート端子に接続されている。トランジスタＭ１０によって生成された所定の電圧がトランジスタＭ９のゲート端子に入力される。トランジスタＭ９およびトランジスタＭ１は、直列に接続されており、カスコード型電流源を構成する。トランジスタＭ９のドレイン－ソース間電圧とトランジスタＭ１のドレイン－ソース間電圧との和が垂直信号線２０に出力される。トランジスタＭ９は、正電圧Ｖｐｗ以上の電圧を垂直信号線２０に印加する。
　図８は、電圧出力回路１３の第２の例を示す。電圧出力回路１３は、ダイオードとして機能するトランジスタＭ１１を有する。
　トランジスタＭ１１のドレイン端子は、垂直信号線２０に接続されている。トランジスタＭ１１のソース端子は、トランジスタＭ１のドレイン端子に接続されている。トランジスタＭ１１のゲート端子は、トランジスタＭ１１のドレイン端子に接続されている。トランジスタＭ１１のドレイン端子の電圧は、トランジスタＭ１１のソース端子の電圧よりも高い。トランジスタＭ１１のドレイン－ソース間電圧とトランジスタＭ１のドレイン－ソース間電圧との和が垂直信号線２０に出力される。トランジスタＭ１１は、正電圧Ｖｐｗ以上の電圧を垂直信号線２０に印加する。
　グランド電圧ＧＮＤが、垂直選択部４によって選択されていない画素３の選択トランジスタ３６のゲート端子Ｔ３６ｇに印加される。このとき、正電圧Ｖｐｗがウェル３７に印加されている。垂直信号線２０の電圧が正電圧Ｖｐｗよりも低い場合、垂直選択部４によって選択されていない画素３の選択トランジスタ３６の状態がオン状態になる可能性がある。正電圧Ｖｐｗ以上の電圧が電圧出力回路１３によって垂直信号線２０に印加されるため、垂直選択部４によって選択されていない画素３の選択トランジスタ３６の状態は確実にオフ状態になる。
　第３の実施形態の撮像装置１ａは、画素３が配置された第１の基板１１と、第１の基板１１に積層された第２の基板１２とを有する。第１の基板１１および第２の基板１２は、垂直信号線２０によって互いに接続される。第２の基板１２は、正電圧Ｖｐｗ以上の電圧を垂直信号線２０に出力する電圧出力回路１３を有する。
　第３の実施形態において電圧出力回路１３は、正電圧Ｖｐｗ以上の電圧を垂直信号線２０に出力する。そのため、撮像装置１ａは、垂直選択部４によって選択されていない画素３の影響を確実に抑制することができる。
　図７に示す第１の例では、電圧出力回路１３はカスコード型電流源である。図８に示す第２の例では、電圧出力回路１３はダイオードである。そのため、電圧出力回路１３を容易に構成することができる。
　（第４の実施形態）
　図９は、本発明の第４の実施形態の内視鏡システム１００の構成を示す。内視鏡システム１００は、第１から第３の実施形態のうちのいずれか１つの撮像装置を有する。図９に示す内視鏡システム１００は、スコープ１０２および筐体１０７を有する。スコープ１０２は、図１に示す撮像装置１、レンズ１０３、レンズ１０４、およびファイバー１０６を有する。撮像装置１、レンズ１０３、およびレンズ１０４は、スコープ１０２の先端部１０２ａに配置されている。筐体１０７は、画像処理部１０８、光源装置１０９、および設定部１１０を有する。
　レンズ１０３は、被写体１２０からの反射光を撮像装置１に結像する。ファイバー１０６は、被写体１２０に照射される照明光を転送する。レンズ１０４は、ファイバー１０６によって転送された照明光を被写体１２０に照射する。光源装置１０９は、被写体１２０に照射される照明光を生成する光源を有する。画像処理部１０８は、撮像装置１から出力される信号に所定の処理を行うことにより撮影画像を生成する。設定部１１０は、内視鏡システム１００の撮影モードを制御する。
　内視鏡システム１００の構成は、上記の構成に限らない。本発明の各態様の内視鏡システムは、レンズ１０３、レンズ１０４、ファイバー１０６、画像処理部１０８、光源装置１０９、および設定部１１０の少なくとも１つに対応する構成を有する必要はない。
　上記のように、内視鏡システム１００は、生体内に挿入されるスコープ１０２と、撮像装置１とを有する。撮像装置１は、スコープ１０２の先端部１０２ａに配置されている。図３に示す撮像装置１ａが撮像装置１の代わりに使用されてもよい。
　第４の実施形態の内視鏡システム１００において、撮像装置１は小型化に適している。
　以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
　本発明の各実施形態によれば、小型化に適した撮像装置、スコープ、および内視鏡システムが提供される。
　１，１ａ　撮像装置
　２　撮像部
　３　画素
　４　垂直選択部
　５　電流源部
　６　列回路部
　７　水平選択部
　８　出力部
　９　電圧生成回路
　１０　周辺回路部
　１１　第１の基板
　１２　第２の基板
　１３　電圧出力回路
　３１　光電変換部
　３２　転送トランジスタ
　３３　電荷蓄積部
　３４　リセットトランジスタ
　３５　増幅トランジスタ
　３６　選択トランジスタ
　３７　ウェル
　５０，５０ａ　電流源
　６０　列回路
　１００　内視鏡システム
　１０２　スコープ
　１０３，１０４　レンズ
　１０６　ファイバー
　１０７　筐体
　１０８　画像処理部
　１０９　光源装置
　１１０　設定部

Claims (9)

  1. 　電源電圧と、前記電源電圧よりも低くかつグランド電圧以上である基準電圧とに基づいて動作する画素と、
    　前記基準電圧よりも高くかつ前記電源電圧よりも低い所定の正電圧を生成する電圧生成回路と、
    　を有し、
    　前記画素は、
    　光電変換によって電荷を生成するフォトダイオードと、
    　前記フォトダイオードによって生成された前記電荷を蓄積するフローティングディフュージョンと、
    　ウェル上に形成され、前記フォトダイオードによって生成された前記電荷を前記フローティングディフュージョンに転送する転送トランジスタと、
    　を有し、
    　前記所定の正電圧は、前記ウェルに印加され、
    　前記転送トランジスタは、前記電源電圧および前記基準電圧に基づいて動作する
    　撮像装置。
  2. 　前記画素は、
    　前記ウェル上に形成され、前記フローティングディフュージョンをリセットするリセットトランジスタと、
    　前記ウェル上に形成され、前記フローティングディフュージョンに転送された前記電荷を増幅することにより画素信号を生成する増幅トランジスタと、
    　前記ウェル上に形成され、前記画素信号を信号線に出力する選択トランジスタと、
    　をさらに有し、
    　前記リセットトランジスタ、前記増幅トランジスタ、および前記選択トランジスタは、前記電源電圧および前記基準電圧に基づいて動作する
    　請求項１に記載の撮像装置。
  3. 　前記基準電圧は、前記グランド電圧である、
    　請求項１および請求項２の何れか一項に記載の撮像装置。
  4. 　２つ以上の前記画素と、
    　前記２つ以上の前記画素の各々の前記選択トランジスタに前記電源電圧および前記基準電圧を出力する垂直選択回路と、
    　をさらに有する請求項２に記載の撮像装置。
  5. 　前記画素が配置された第１の基板と、
    　前記第１の基板に積層された第２の基板と、
    　を有し、
    　前記第１の基板および前記第２の基板は、前記信号線によって互いに接続され、
    　前記第２の基板は、前記所定の正電圧以上の電圧を前記信号線に出力する電圧出力回路を有する
    　請求項２に記載の撮像装置。
  6. 　前記電圧出力回路は、カスコード型電流源である
    　請求項５に記載の撮像装置。
  7. 　前記電圧出力回路は、ダイオードである
    　請求項５に記載の撮像装置。
  8. 　生体内に挿入されるスコープであって、
    　請求項１に記載の撮像装置を有し、
    　前記撮像装置は、前記スコープの先端に配置されている
    　スコープ。
  9. 　生体内に挿入されるスコープと、
    　請求項１に記載の撮像装置と、
    　を有し、
    　前記撮像装置は、前記スコープの先端に配置されている
    　内視鏡システム。
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