JP7419500B2 - 撮像装置および内視鏡システム - Google Patents

Description

本発明は、撮像装置および内視鏡システムに関する。

外部から入力される電磁波（光および放射線など）に対して感応性を有するセンサーが配置された物理量検知半導体装置が様々な分野で使われている。物理量はセンサーによって電気信号に変換される。例えば、撮像装置におけるセンサーは画素である。一般的に、基準レベルおよび信号レベルの各電気信号がセンサーから読み出される。例えば、撮像装置における基準レベルはリセットレベルである。

撮像装置を使用する内視鏡システムにおいて、一般的にＣＣＤ型撮像装置が使用されていた。ＣＣＤ型撮像装置は複数の電源電圧を必要とするため、ＣＣＤ型撮像装置の小型化には限界がある。近年、これを解決するために、単一の電源電圧（例えば、３．３［Ｖ］）で駆動できるＣＭＯＳ型撮像装置が使用されるようになった。

例えば、特許文献１には、チャージポンプを使用する昇圧回路を有する撮像装置が開示されている。その昇圧回路は、複数の容量素子および複数のダイオードを有する。

日本国特開２００６－１２９１２７号公報

しかしながら、単一の電源電圧で駆動できるＣＭＯＳ型撮像装置を小型化することに伴い、以下の問題が発生する。以下では、従来のＣＭＯＳ型撮像装置の問題を説明する。

画素サイズが小さくなると、フォトダイオードおよびフローティングディフュージョンに蓄積できる電荷の量が減少する。そのため、Ｓ／Ｎ比が劣化し、かつ画質が低下する。蓄積できる電荷の量を増やすためには、画素サイズを大きくするのではなく、電源電圧（例えば、３．３［Ｖ］）よりも高い電圧を使用することが考えられる。

これを実現するためには、電源電圧よりも高い電圧を生成するための回路が必要である。特許文献１に示す昇圧回路のようにチャージポンプを使用する回路では大きな容量素子が必要である。そのため、撮像装置の小型化が困難である。

本発明は、大きな容量素子を使用せずに電源電圧の絶対値よりも大きな絶対値を持つ電圧を生成することができる撮像装置および内視鏡システムを提供することを目的とする。

本発明の第１の態様によれば、撮像装置は、２つ以上の画素、電圧生成回路、および出力回路を有する。前記２つ以上の画素は、行列状に配置されている。前記２つ以上の画素の各々は、フォトダイオード、フローティングディフュージョン、リセットトランジスタ、および転送トランジスタを有する。前記フォトダイオードは、光電変換によって電荷を生成する。前記フローティングディフュージョンは、前記フォトダイオードによって生成された前記電荷を蓄積する。前記リセットトランジスタは、第１の端子、第２の端子、およびゲート端子を有する。前記第１の端子および前記第２の端子の一方はソース端子である。前記第１の端子および前記第２の端子の他方はドレイン端子である。電源電圧が前記第１の端子に入力される。前記第２の端子は前記フローティングディフュージョンに電気的に接続されている。前記転送トランジスタは、第３の端子、第４の端子、およびゲート端子を有する。前記第３の端子および前記第４の端子の一方はソース端子である。前記第３の端子および前記第４の端子の他方はドレイン端子である。前記第３の端子は前記フォトダイオードに電気的に接続されている。前記第４の端子は前記フローティングディフュージョンに電気的に接続されている。前記電圧生成回路は、第５の端子を有する第１の容量素子を有する。前記電圧生成回路は、前記電源電圧と同じまたは前記電源電圧よりも低い第１の電圧を前記第５の端子および前記第７の端子に与えることにより電荷を前記第１の容量素子および前記第２の容量素子に蓄積する。前記電圧生成回路は、前記電源電圧と同じまたは前記電源電圧よりも低い第２の電圧だけ前記第５の端子および前記第７の端子の電圧を増加させることにより、前記電源電圧の絶対値よりも大きな絶対値を持つ制御電圧を生成する。前記出力回路は、前記制御電圧を前記リセットトランジスタの前記ゲート端子および前記転送トランジスタの前記ゲート端子の少なくとも一方に出力する。前記電圧生成回路は、第９の端子および第１０の端子を有し、前記第９の端子は前記第５の端子および前記第７の端子に電気的に接続され、前記第１の電圧が前記第１０の端子に入力され、前記第９の端子および前記第１０の端子が互いに電気的に導通するオン状態と前記第９の端子および前記第１０の端子が互いに電気的に絶縁されるオフ状態とのいずれか一方になるスイッチを有する。前記スイッチの状態が前記オン状態であるとき、前記第１の電圧が前記第５の端子および前記第７の端子に入力され、グランド電圧が前記第８の端子に入力される。前記スイッチの状態が前記オン状態から前記オフ状態に変化した後、前記電源電圧と同じまたは前記電源電圧よりも低く前記グランド電圧よりも高い第３の電圧を前記第８の端子に入力することにより前記第５の端子および前記第７の端子の電圧が前記第２の電圧だけ増加する。

本発明の第２の態様によれば、第１の態様において、前記２つ以上の画素の配列は、２つ以上の行を有してもよい。前記出力回路は、前記行を順次選択し、かつ選択された前記行に含まれる前記画素と前記電圧生成回路とを電気的に接続してもよい。

本発明の第３の態様によれば、第２の態様において、前記出力回路は、前記２つ以上の画素の各々における前記リセットトランジスタの前記ゲート端子と前記電圧生成回路とに電気的に接続された選択トランジスタを有してもよい。リセット指示信号が前記選択トランジスタに与えられるリセット期間において、前記選択トランジスタは、前記リセットトランジスタの前記ゲート端子と前記電圧生成回路とを互いに電気的に導通させてもよい。前記リセット期間において前記電圧生成回路は前記制御電圧を生成してもよい。

本発明の第４の態様によれば、第２の態様において、前記出力回路は、前記２つ以上の画素の各々における前記転送トランジスタの前記ゲート端子と前記電圧生成回路とに電気的に接続された選択トランジスタを有してもよい。転送指示信号が前記選択トランジスタに与えられる転送期間において、前記選択トランジスタは、前記転送トランジスタの前記ゲート端子と前記電圧生成回路とを互いに電気的に導通させてもよい。前記転送期間において前記電圧生成回路は前記制御電圧を生成してもよい。

本発明の第５の態様によれば、第１の態様において、前記電圧生成回路は、前記第５の端子および前記第７の端子に電気的に接続され、かつ前記出力回路に電気的に接続された第１の信号線と、前記出力回路および前記リセットトランジスタの前記ゲート端子に電気的に接続された第２の信号線とを有してもよい。前記電圧生成回路は、前記第１の電圧を前記第１の信号線に出力した後、前記制御電圧を前記第１の信号線に出力してもよい。前記出力回路は、前記電圧生成回路から前記第１の信号線を経由して入力された前記第１の電圧を前記第２の信号線に出力した後、前記電圧生成回路から前記第１の信号線を経由して入力された前記制御電圧を前記第２の信号線に出力してもよい。

本発明の第６の態様によれば、第５の態様において、前記第１の電圧は前記電源電圧であってもよい。

本発明の第７の態様によれば、第１の態様において、前記電圧生成回路は、前記第５の端子および前記第７の端子に電気的に接続され、かつ前記出力回路に電気的に接続された第１の信号線と、前記出力回路および前記転送トランジスタの前記ゲート端子に電気的に接続された第２の信号線とを有してもよい。前記電圧生成回路は、前記第１の電圧を前記第１の信号線に出力した後、前記制御電圧を前記第１の信号線に出力してもよい。前記出力回路は、前記電圧生成回路から前記第１の信号線を経由して入力された前記第１の電圧を前記第２の信号線に出力した後、前記電圧生成回路から前記第１の信号線を経由して入力された前記制御電圧を前記第２の信号線に出力してもよい。

本発明の第８の態様によれば、第７の態様において、前記第１の電圧は前記電源電圧であってもよい。

本発明の第９の態様によれば、内視鏡システムは、前記撮像装置を有する。

上記の各態様によれば、撮像装置および内視鏡システムは、大きな容量素子を使用せずに電源電圧の絶対値よりも大きな絶対値を持つ電圧を生成することができる。

本発明の第１の実施形態の撮像装置の構成を示すブロック図である。 本発明の第１の実施形態の撮像装置における画素の構成を示す回路図である。 本発明の第１の実施形態の撮像装置における垂直選択部および電圧生成回路の構成を示す回路図である。 本発明の第１の実施形態の撮像装置における列回路の構成を示す回路図である。 本発明の第１の実施形態の撮像装置の動作を示すタイミングチャートである。 本発明の第２の実施形態の撮像装置における垂直選択部および電圧生成回路の構成を示す回路図である。 本発明の第２の実施形態の撮像装置の動作を示すタイミングチャートである。 本発明の第３の実施形態の撮像装置における電圧生成回路の構成を示す回路図である。 本発明の第４の実施形態の内視鏡システムの構成を示すブロック図である。

図面を参照し、本発明の実施形態を説明する。以下の説明において第１の回路要素が第２の回路要素と電気的に接続されている場合、第１の回路要素は第２の回路要素と直接接続されている。あるいは、第１の回路要素と第２の回路要素との間に第２の回路要素と異なる第３の回路要素が配置され、第１の回路要素は第３の回路要素と接続され、かつ第３の回路要素は第２の回路要素と接続されている。

（第１の実施形態）
図１は、本発明の第１の実施形態の撮像装置１の構成を示す。図１に示す撮像装置１は、撮像部２、垂直選択部４、列回路部５、水平選択部６、出力部７、および電圧生成回路９を有する。例えば、撮像部２、垂直選択部４、列回路部５、水平選択部６、出力部７、および電圧生成回路９は、同一の基板に配置されている。撮像装置１が配置されたチップが複数の基板を有する場合、撮像部２、垂直選択部４、列回路部５、水平選択部６、出力部７、および電圧生成回路９は、複数の基板に分散してもよい。

撮像部２は、行列状に配置された２つ以上の画素３を有する。２つ以上の画素３は、ｍ行かつｎ列の配列を形成する。数字ｍおよび数字ｎは、２以上の整数である。行数および列数が同一でなくてもよい。図１において、行数が２であり、かつ列数が２である例が示されている。これは一例であって、これに限らない。画素３は、リセットレベルを持つ第１の画素信号と信号レベルを持つ第２の画素信号とを出力する。

垂直選択部４は、２つ以上の画素３の配列における行方向に配置された画素３を選択する。垂直選択部４は、選択された画素３の動作を制御する。垂直選択部４は、２つ以上の画素３を制御するための制御信号を２つ以上の画素３の配列における行毎に出力する。垂直選択部４から出力される制御信号は、リセット制御信号Ｖｒｓｉ、転送制御信号Ｖｔｘｉ、および選択制御信号Ｖｓｅｌｉを含む。数字ｉは、１または２である。図１において、リセット制御信号Ｖｒｓ１、転送制御信号Ｖｔｘ１、および選択制御信号Ｖｓｅｌ１は、第１行の画素３に出力される。図１において、リセット制御信号Ｖｒｓ２、転送制御信号Ｖｔｘ２、および選択制御信号Ｖｓｅｌ２は、第２行の画素３に出力される。

列回路部５は、２つ以上の列回路８を有する。列回路８は、２つ以上の画素３の配列における列毎に配置されている。列回路８は、垂直方向すなわち列方向に伸びる垂直信号線７０に接続されている。垂直信号線７０は、２つ以上の画素３の配列における列毎に配置されている。垂直信号線７０は、各列の画素３に接続されている。列回路８は、垂直信号線７０を経由して画素３と電気的に接続されている。列回路８は、画素３から出力されたリセットレベルの第１の画素信号を生成し、かつ画素３から出力された信号レベルの第２の画素信号を生成する。

列回路８は、水平方向すなわち行方向に伸びる第１の水平信号線７１および第２の水平信号線７２に接続されている。選択パルスＨＳＲ［ｋ］が水平選択部６から第ｋの列に対応する列回路８に出力される。数字ｋは１または２である。選択パルスＨＳＲ［ｋ］に基づいて選択された列回路８は、第１の画素信号を第１の水平信号線７１に出力し、かつ第２の画素信号を第２の水平信号線７２に出力する。

２つ以上の画素３の配列における２つ以上の列毎に１つの列回路８が配置され、かつ１つの列回路８が２つ以上の列において時分割で使用されてもよい。したがって、列回路８は、２つ以上の画素３の配列における１つ以上の列に対応するように配置されてさえいればよい。

第１の水平信号線７１および第２の水平信号線７２は、出力部７に接続されている。水平選択部６は、選択パルスＨＳＲ［１］および選択パルスＨＳＲ［２］を列回路８に順次することにより列回路８を順次選択する。水平選択部６によって選択された列回路８から出力された第１の画素信号および第２の画素信号は出力部７に転送される。

出力部７は、第１の画素信号および第２の画素信号に基づいて出力信号ＡＯＵＴを生成する。例えば、出力信号ＡＯＵＴは、第１の画素信号および第２の画素信号の差分である。出力部７は、出力信号ＡＯＵＴを後段の回路に出力する。

電圧生成回路９は、電源電圧の絶対値よりも大きな絶対値を持つ制御電圧を生成する。電圧生成回路９は、生成された制御電圧を垂直選択部４に出力する。

垂直選択部４は、制御電圧を選択された画素３に出力する。具体的には、垂直選択部４は、制御電圧をリセット制御信号Ｖｒｓｉとして画素３に出力する。

図２は、画素３の構成を示す。図２に示す画素３は、光電変換部３１、転送トランジスタ３２、電荷蓄積部３３、リセットトランジスタ３４、増幅トランジスタ３５、および選択トランジスタ３６を有する。図２に示す各トランジスタは、ＮＭＯＳトランジスタである。図２に示す各トランジスタは、ソース端子、ドレイン端子、およびゲート端子を有する。

光電変換部３１は、フォトダイオードである。光電変換部３１は、端子Ｔ３１ａおよび端子Ｔ３１ｂを有する。光電変換部３１の端子Ｔ３１ａはグランドに接続されている。グランド電圧ＧＮＤが光電変換部３１の端子Ｔ３１ａに入力される。光電変換部３１の端子Ｔ３１ｂは転送トランジスタ３２に接続されている。

転送トランジスタ３２のソース端子Ｔ３２ｓは、光電変換部３１の端子Ｔ３１ｂに接続されている。転送トランジスタ３２のドレイン端子Ｔ３２ｄは、電荷蓄積部３３に接続されている。転送トランジスタ３２のゲート端子Ｔ３２ｇは、制御信号線８２に接続されている。制御信号線８２は、２つ以上の画素３の配列における行方向に伸び、かつ垂直選択部４に接続されている。制御信号線８２は、垂直選択部４から出力された転送制御信号Ｖｔｘｉを転送する。

リセットトランジスタ３４のドレイン端子Ｔ３４ｄは、電源線８０に接続されている。電源線８０は、電源電圧ＶＤＤを出力する電源に接続されている。リセットトランジスタ３４のソース端子Ｔ３４ｓは、電荷蓄積部３３に接続されている。リセットトランジスタ３４のゲート端子Ｔ３４ｇは、制御信号線８１に接続されている。制御信号線８１は、２つ以上の画素３の配列における行方向に伸び、かつ垂直選択部４に接続されている。制御信号線８１は、リセット制御信号Ｖｒｓｉを転送する。

増幅トランジスタ３５のドレイン端子Ｔ３５ｄは、電源線８０に接続されている。増幅トランジスタ３５のソース端子Ｔ３５ｓは、選択トランジスタ３６に接続されている。増幅トランジスタ３５のゲート端子Ｔ３５ｇは、電荷蓄積部３３に接続されている。

選択トランジスタ３６のドレイン端子Ｔ３６ｄは、増幅トランジスタ３５のソース端子Ｔ３５ｓに接続されている。選択トランジスタ３６のソース端子Ｔ３６ｓは、垂直信号線７０に接続されている。選択トランジスタ３６のゲート端子Ｔ３６ｇは、制御信号線８３に接続されている。制御信号線８３は、２つ以上の画素３の配列における行方向に伸び、かつ垂直選択部４に接続されている。制御信号線８３は、選択制御信号Ｖｓｅｌｉを転送する。

転送トランジスタ３２は、垂直選択部４から出力された転送制御信号Ｖｔｘｉに基づいて制御される。第１行の画素３の転送トランジスタ３２は、転送制御信号Ｖｔｘ１に基づいて制御され、かつ第２行の画素３の転送トランジスタ３２は、転送制御信号Ｖｔｘ２に基づいて制御される。リセットトランジスタ３４は、垂直選択部４から出力されたリセット制御信号Ｖｒｓｉに基づいて制御される。第１行の画素３のリセットトランジスタ３４は、リセット制御信号Ｖｒｓ１に基づいて制御され、かつ第２行の画素３のリセットトランジスタ３４は、リセット制御信号Ｖｒｓ２に基づいて制御される。選択トランジスタ３６は、垂直選択部４から出力された選択制御信号Ｖｓｅｌｉに基づいて制御される。第１行の画素３の選択トランジスタ３６は、選択制御信号Ｖｓｅｌ１に基づいて制御され、かつ第２行の画素３の選択トランジスタ３６は、選択制御信号Ｖｓｅｌ２に基づいて制御される。

光電変換部３１は、入射光の大きさに基づく電荷を生成する。転送トランジスタ３２は、光電変換部３１で生成された電荷を電荷蓄積部３３に転送する。電荷蓄積部３３は、フローティングディフュージョンである。電荷蓄積部３３は、転送トランジスタ３２によって転送された電荷を蓄積する。リセットトランジスタ３４は、電荷蓄積部３３の電圧を所定の電圧にリセットする。増幅トランジスタ３５は、電荷蓄積部３３の電圧に基づく信号を増幅することにより、画素信号を生成する。選択トランジスタ３６は、垂直信号線７０に画素信号を出力する。垂直信号線７０は、２つ以上の画素３の配列における列毎に配置されている。リセットレベルを持つ第１の画素信号および信号レベルを持つ第２の画素信号が画素３から出力される。

転送トランジスタ３２のドレイン端子が光電変換部３１の端子Ｔ３１ｂに接続され、かつ転送トランジスタ３２のソース端子が電荷蓄積部３３に接続されてもよい。リセットトランジスタ３４のソース端子が電源線８０に接続され、かつリセットトランジスタ３４のドレイン端子が電荷蓄積部３３に接続されてもよい。増幅トランジスタ３５のソース端子が電源線８０に接続され、かつ増幅トランジスタ３５のドレイン端子が選択トランジスタ３６に接続されてもよい。選択トランジスタ３６のソース端子が増幅トランジスタ３５のドレイン端子またはソース端子に接続され、かつ選択トランジスタ３６のドレイン端子が垂直信号線７０に接続されてもよい。

上記の撮像装置１は、行列状に配置された２つ以上の画素３を有する。２つ以上の画素３の各々は、少なくとも光電変換部３１（フォトダイオード）、電荷蓄積部３３（フローティングディフュージョン）、リセットトランジスタ３４、および転送トランジスタ３２を有する。光電変換部３１は、光電変換によって電荷を生成する。電荷蓄積部３３は、光電変換部３１によって生成された電荷を蓄積する。電源電圧ＶＤＤがリセットトランジスタ３４のドレイン端子Ｔ３４ｄ（第１の端子）に入力される。リセットトランジスタ３４のソース端子Ｔ３４ｓ（第２の端子）は電荷蓄積部３３に電気的に接続されている。転送トランジスタ３２のソース端子Ｔ３２ｓ（第３の端子）は光電変換部３１に電気的に接続されている。転送トランジスタ３２のドレイン端子Ｔ３２ｄ（第４の端子）は電荷蓄積部３３に電気的に接続されている。

電源電圧ＶＤＤおよびグランド電圧ＧＮＤは、直流電圧である。電源電圧ＶＤＤは、グランド電圧ＧＮＤよりも高い正電圧である。

図３は、垂直選択部４および電圧生成回路９の構成を示す。電圧生成回路９は昇圧回路である。図３に示す垂直選択部４において、リセット制御信号Ｖｒｓ１およびリセット制御信号Ｖｒｓ２を生成する回路が示されている。図３に示す垂直選択部４において、転送制御信号Ｖｔｘ１、転送制御信号Ｖｔｘ２、選択制御信号Ｖｓｅｌ１、および選択制御信号Ｖｓｅｌ２を生成する回路は示されていない。

図３に示す電圧生成回路９は、第１の容量素子９１、第２の容量素子９２、およびスイッチ９３を有する。第１の容量素子９１は、端子Ｔ９１ａ（第６の端子）および端子Ｔ９１ｂ（第５の端子）を有し、端子Ｔ９１ａの電圧と端子Ｔ９１ｂの電圧との差に応じた電荷を蓄積する。第２の容量素子９２は、端子Ｔ９２ａ（第７の端子）および端子Ｔ９２ｂ（第８の端子）を有し、端子Ｔ９２ａの電圧と端子Ｔ９２ｂの電圧との差に応じた電荷を蓄積する。

電源電圧ＶＤＤが第１の容量素子９１の端子Ｔ９１ａに入力される。第１の容量素子９１の端子Ｔ９１ｂは信号線７３に電気的に接続されている。第２の容量素子９２の端子Ｔ９２ａは第１の容量素子９１の端子Ｔ９１ｂに電気的に接続されている。信号φＣＫが第２の容量素子９２の端子Ｔ９２ｂに入力される。信号φＣＫは、ローレベルまたはハイレベルを持つ。例えば、ローレベルはグランド電圧ＧＮＤであり、ハイレベルは電源電圧ＶＤＤである。したがって、グランド電圧ＧＮＤまたは電源電圧ＶＤＤが第２の容量素子９２の端子Ｔ９２ｂに入力される。

スイッチ９３は、端子Ｔ９３ａ（第９の端子）および端子Ｔ９３ｂ（第１０の端子）を有する。スイッチ９３の端子Ｔ９３ａは第１の容量素子９１の端子Ｔ９１ｂに電気的に接続されている。電源電圧ＶＤＤ（第１の電圧）がスイッチ９３の端子Ｔ９３ｂに入力される。スイッチ９３の状態は、オン状態およびオフ状態のいずれか一方になる。スイッチ９３の状態がオン状態であるとき、端子Ｔ９３ａおよび端子Ｔ９３ｂが互いに電気的に導通する。スイッチ９３の状態がオフ状態であるとき、端子Ｔ９３ａおよび端子Ｔ９３ｂが互いに電気的に絶縁される。

スイッチ９３の状態は、制御信号φＣＫＰに基づいて制御される。制御信号φＣＫＰは、ローレベルまたはハイレベルを持つ。制御信号φＣＫＰの電圧がローレベルであるとき、スイッチ９３の状態はオン状態である。このとき、電源電圧ＶＤＤがスイッチ９３を経由して第１の容量素子９１の端子Ｔ９１ｂに入力される。制御信号φＣＫＰの電圧がハイレベルであるとき、スイッチ９３の状態はオフ状態である。図３に示されていない回路は信号φＣＫおよび制御信号φＣＫＰを生成する。

図３に示す例では、スイッチ９３はＰＭＯＳトランジスタである。スイッチ９３の端子Ｔ９３ａはドレイン端子であり、スイッチ９３の端子Ｔ９３ｂはソース端子である。制御信号φＣＫＰはスイッチ９３のゲート端子に入力される。

電圧生成回路９は、第１の容量素子９１の端子Ｔ９１ｂの電圧をグランド電圧ＧＮＤにリセットするためのトランジスタを有してもよい。電源電圧ＶＤＤと異なる直流電圧が第１の容量素子９１の端子Ｔ９１ａに入力されてもよい。例えば、グランド電圧ＧＮＤが第１の容量素子９１の端子Ｔ９１ａに入力されてもよい。

電圧生成回路９の概略動作を説明する。電圧生成回路９は、電源電圧ＶＤＤ（第１の電圧）を第１の容量素子９１の端子Ｔ９１ｂに与えることにより電荷を第１の容量素子９１に蓄積する。電源電圧ＶＤＤに応じた電荷が第１の容量素子９１に蓄積された後、電圧生成回路９は、電源電圧ＶＤＤに応じた電圧（第２の電圧）だけ第１の容量素子９１の端子Ｔ９１ｂの電圧を増加させる。これにより、電圧生成回路９は、電源電圧ＶＤＤの絶対値よりも大きな絶対値を持つ制御電圧を生成する。

具体的には、スイッチ９３の状態がオン状態であるとき、電源電圧ＶＤＤ（第１の電圧）が第１の容量素子９１の端子Ｔ９１ｂに入力される。スイッチ９３の状態がオン状態からオフ状態に変化した後、電源電圧ＶＤＤ（第３の電圧）を第２の容量素子９２の端子Ｔ９２ｂに入力することにより第１の容量素子９１の端子Ｔ９１ｂの電圧が電源電圧ＶＤＤに応じた電圧（第２の電圧）だけ増加する。

スイッチ９３の状態がオン状態であるとき、信号φＣＫの電圧はローレベルである。このとき、グランド電圧ＧＮＤが第２の容量素子９２の端子Ｔ９２ｂに入力される。スイッチ９３の状態がオフ状態になった後、信号φＣＫの電圧はハイレベルに変化する。このとき、電源電圧ＶＤＤが第２の容量素子９２の端子Ｔ９２ｂに入力される。第１の容量素子９１および第２の容量素子９２に蓄積されている電荷が保存され、かつ第２の容量素子９２の端子Ｔ９２ｂの電圧が増加するため、第２の容量素子９２の端子Ｔ９２ａおよび第１の容量素子９１の端子Ｔ９１ｂの電圧は増加する。

制御電圧の値Ｖｈは以下の式（１）で表される。式（１）において第１の容量素子９１の容量値はＣ１であり、第２の容量素子９２の容量値はＣ２である。式（１）において電源電圧ＶＤＤの値はＶｄｄである。

電源電圧ＶＤＤが第２の容量素子９２の端子Ｔ９２ｂに入力されたとき、第１の容量素子の端子Ｔ９１ｂの電圧は式（１）に示す電圧（Ｃ２／（Ｃ１＋Ｃ２））×Ｖｄｄだけ増加する。例えば、容量値Ｃ１が２．８［ｐＦ］であり、容量値Ｃ２が０．５［ｐＦ］であり、電圧値Ｖｄｄが３．３［Ｖ］であるとき、制御電圧の値Ｖｈは３．８［Ｖ］である。

電源電圧ＶＤＤよりも高い制御電圧が生成される限り、電源電圧ＶＤＤの代わりに電源電圧ＶＤＤよりも低い電圧がスイッチ９３を経由して第１の容量素子９１の端子Ｔ９１ｂに入力されてもよい。電源電圧ＶＤＤよりも高い制御電圧が生成される限り、電源電圧ＶＤＤの代わりに電源電圧ＶＤＤよりも低い電圧が第２の容量素子９２の端子Ｔ９２ｂに入力されてもよい。電源電圧ＶＤＤよりも高い制御電圧が生成される限り、グランド電圧ＧＮＤの代わりにグランド電圧ＧＮＤよりも高い電圧が第２の容量素子９２の端子Ｔ９２ｂに入力されてもよい。

垂直選択部４（出力回路）は、電圧生成回路９によって生成された制御電圧をリセットトランジスタ３４のゲート端子Ｔ３４ｇに出力する。垂直選択部４は、２つ以上の画素３の配列における行を順次選択し、かつ選択された行に含まれる画素３と電圧生成回路９とを電気的に接続する。

図３に示す垂直選択部４は、選択回路４１および選択回路４２を有する。選択回路４１は、リセット指示信号ＲＳＴ１に基づいて２つ以上の画素３の配列における第１行を選択し、かつ第１行に含まれる画素３と電圧生成回路９とを電気的に接続する。選択回路４２は、リセット指示信号ＲＳＴ２に基づいて２つ以上の画素３の配列における第２行を選択し、かつ第２行に含まれる画素３と電圧生成回路９とを電気的に接続する。図３に示されていない回路は、リセット指示信号ＲＳＴ１およびリセット指示信号ＲＳＴ２を生成する。

選択回路４１は、トランジスタ４１１およびトランジスタ４１２を有する。図３に示す例では、トランジスタ４１１はＰＭＯＳトランジスタであり、かつトランジスタ４１２はＮＭＯＳトランジスタである。トランジスタ４１１およびトランジスタ４１２の各々は、ソース端子、ドレイン端子、およびゲート端子を有する。図３においてソース端子を示す文字“Ｓ”がソース端子の近傍に表示されている。図３においてドレイン端子を示す文字“Ｄ”がドレイン端子の近傍に表示されている。図３においてゲート端子を示す文字“Ｇ”がゲート端子の近傍に表示されている。

トランジスタ４１１のソース端子は信号線７３に電気的に接続されている。したがって、トランジスタ４１１のソース端子は、信号線７３を経由して第１の容量素子９１の端子Ｔ９１ｂに接続されている。電圧生成回路９から出力された電源電圧ＶＤＤまたは制御電圧がトランジスタ４１１のソース端子に入力される。トランジスタ４１１のドレイン端子は制御信号線８１に電気的に接続されている。したがって、トランジスタ４１１のドレイン端子は、制御信号線８１を経由して画素３におけるリセットトランジスタ３４のゲート端子Ｔ３４ｇに接続されている。リセット指示信号ＲＳＴ１がトランジスタ４１１のゲート端子に入力される。

トランジスタ４１１は、スイッチとして機能する。トランジスタ４１１の状態は、オン状態およびオフ状態のいずれか一方になる。トランジスタ４１１の状態がオン状態であるとき、トランジスタ４１１のソース端子およびトランジスタ４１１のドレイン端子が互いに電気的に導通する。トランジスタ４１１の状態がオフ状態であるとき、トランジスタ４１１のソース端子およびトランジスタ４１１のドレイン端子が互いに電気的に絶縁される。

トランジスタ４１１の状態は、リセット指示信号ＲＳＴ１に基づいて制御される。リセット指示信号ＲＳＴ１は、ローレベルまたはハイレベルを持つ。リセット指示信号ＲＳＴ１の電圧がローレベルであるとき、トランジスタ４１１の状態はオン状態である。このとき、電圧生成回路９から出力された電源電圧ＶＤＤまたは制御電圧がトランジスタ４１１のドレイン端子から出力される。制御電圧は、リセット制御信号Ｖｒｓ１として制御信号線８１に出力される。リセット指示信号ＲＳＴ１の電圧がハイレベルであるとき、トランジスタ４１１の状態はオフ状態である。

トランジスタ４１１（選択トランジスタ）は、２つ以上の画素３の各々におけるリセットトランジスタ３４のゲート端子Ｔ３４ｇと電圧生成回路９とに電気的に接続されている。ローレベルのリセット指示信号ＲＳＴ１がトランジスタ４１１に与えられるリセット期間において、トランジスタ４１１は、リセットトランジスタ３４のゲート端子Ｔ３４ｇと電圧生成回路９とを互いに電気的に導通させる。リセット期間において電圧生成回路９は制御電圧を生成する。

電圧生成回路９は、電源電圧ＶＤＤに応じた電圧（第１の電圧）を生成した後、制御電圧を生成する。選択回路４１は、電源電圧ＶＤＤに応じた電圧をリセットトランジスタ３４のゲート端子Ｔ３４ｇに出力した後、制御電圧をリセットトランジスタ３４のゲート端子Ｔ３４ｇに出力する。

トランジスタ４１１はエンハンスメント型のトランジスタであってもよい。制御電圧と電源電圧ＶＤＤとの差が所定の範囲内にある場合、選択されるべき画素３と異なる画素３が誤って選択されない。

トランジスタ４１２のソース端子はグランドに接続されている。グランド電圧ＧＮＤがトランジスタ４１２のソース端子に入力される。トランジスタ４１２のドレイン端子は制御信号線８１に電気的に接続されている。したがって、トランジスタ４１２のドレイン端子は、制御信号線８１を経由して画素３におけるリセットトランジスタ３４のゲート端子Ｔ３４ｇに接続されている。リセット指示信号ＲＳＴ１がトランジスタ４１２のゲート端子に入力される。

トランジスタ４１２は、スイッチとして機能する。トランジスタ４１２の状態は、オン状態およびオフ状態のいずれか一方になる。トランジスタ４１２の状態がオン状態であるとき、トランジスタ４１２のソース端子およびトランジスタ４１２のドレイン端子が互いに電気的に導通する。トランジスタ４１２の状態がオフ状態であるとき、トランジスタ４１２のソース端子およびトランジスタ４１２のドレイン端子が互いに電気的に絶縁される。

トランジスタ４１２の状態は、リセット指示信号ＲＳＴ１に基づいて制御される。リセット指示信号ＲＳＴ１の電圧がハイレベルであるとき、トランジスタ４１２の状態はオン状態である。このとき、グランド電圧ＧＮＤがトランジスタ４１２のドレイン端子から出力される。そのため、ローレベルのリセット制御信号Ｖｒｓ１が制御信号線８１に出力される。リセット指示信号ＲＳＴ１の電圧がローレベルであるとき、トランジスタ４１２の状態はオフ状態である。

選択回路４２は、トランジスタ４２１およびトランジスタ４２２を有する。トランジスタ４２１はトランジスタ４１１と同様に構成され、トランジスタ４２２はトランジスタ４１２と同様に構成されている。リセット指示信号ＲＳＴ２がトランジスタ４２１およびトランジスタ４２２の各々のゲート端子に入力される。トランジスタ４２１の状態がオン状態であり、かつトランジスタ４２２の状態がオフ状態であるとき、電圧生成回路９から出力された電源電圧ＶＤＤまたは制御電圧がリセット制御信号Ｖｒｓ２として制御信号線８１に出力される。トランジスタ４２１の状態がオフ状態であり、かつトランジスタ４２２の状態がオン状態であるとき、グランド電圧ＧＮＤがリセット制御信号Ｖｒｓ２として制御信号線８１に出力される。

図４は、列回路８の構成を示す。図４に示す列回路８は、トランジスタＭ１、サンプルトランジスタＭ２、サンプルトランジスタＭ３、列選択トランジスタＭ４、列選択トランジスタＭ５、容量素子Ｃｒ、および容量素子Ｃｓを有する。図４に示す各トランジスタは、ＮＭＯＳトランジスタである。図４に示す各トランジスタは、ソース端子、ドレイン端子、およびゲート端子を有する。

トランジスタＭ１のドレイン端子は、垂直信号線７０に接続されている。トランジスタＭ１のソース端子は、グランドに接続されている。トランジスタＭ１のゲート端子は、電源線８４に接続されている。電源線８４は、所定の電圧ＬＭＢを出力する電源に接続されている。

サンプルトランジスタＭ２のドレイン端子は、垂直信号線７０に接続されている。サンプルトランジスタＭ２のソース端子は、容量素子Ｃｒに接続されている。サンプルトランジスタＭ２のゲート端子は、制御信号線８５に接続されている。制御信号線８５は、２つ以上の画素３の配列における行方向に伸びる。制御信号線８５は、サンプルホールドパルスφＳＨＲを転送する。

サンプルトランジスタＭ３のドレイン端子は、垂直信号線７０に接続されている。サンプルトランジスタＭ３のソース端子は、容量素子Ｃｓに接続されている。サンプルトランジスタＭ３のゲート端子は、制御信号線８６に接続されている。制御信号線８６は、２つ以上の画素３の配列における行方向に伸びる。制御信号線８６は、サンプルホールドパルスφＳＨＳを転送する。

容量素子Ｃｒおよび容量素子Ｃｓの各々は、第１の端子および第２の端子を有する。容量素子Ｃｒの第１の端子は、サンプルトランジスタＭ２のソース端子に接続されている。容量素子Ｃｒの第２の端子は、グランドに接続されている。容量素子Ｃｓの第１の端子は、サンプルトランジスタＭ３のソース端子に接続されている。容量素子Ｃｓの第２の端子は、グランドに接続されている。

列選択トランジスタＭ４のドレイン端子は、容量素子Ｃｒの第１の端子に接続されている。列選択トランジスタＭ４のソース端子は、第１の水平信号線７１に接続されている。列選択トランジスタＭ４のゲート端子は、水平選択部６に接続されている。

列選択トランジスタＭ５のドレイン端子は、容量素子Ｃｓの第１の端子に接続されている。列選択トランジスタＭ５のソース端子は、第２の水平信号線７２に接続されている。列選択トランジスタＭ５のゲート端子は、水平選択部６に接続されている。

サンプルトランジスタＭ２の動作は、サンプルホールドパルスφＳＨＲに基づいて制御される。サンプルトランジスタＭ３の動作は、サンプルホールドパルスφＳＨＳに基づいて制御される。列選択トランジスタＭ４および列選択トランジスタＭ５の各々の動作は、水平選択部６から出力される選択パルスＨＳＲ［ｋ］に基づいて制御される。数字ｋは、１または２である。

トランジスタＭ１は、電流源として機能する。サンプルトランジスタＭ２は、画素３から垂直信号線７０に出力されたリセットレベルの第１の画素信号をサンプルする。サンプルトランジスタＭ３は、画素３から垂直信号線７０に出力された信号レベルの第２の画素信号をサンプルする。容量素子Ｃｒは、サンプルトランジスタＭ２によってサンプルされたリセットレベルの第１の画素信号を保持する。容量素子Ｃｓは、サンプルトランジスタＭ３によってサンプルされた信号レベルの第２の画素信号を保持する。容量素子Ｃｒおよび容量素子Ｃｓは、サンプル容量である。

列選択トランジスタＭ４は、容量素子Ｃｒに保持された第１の画素信号を第１の水平信号線７１に出力する。列選択トランジスタＭ５は、容量素子Ｃｓに保持された第２の画素信号を第２の水平信号線７２に出力する。第１列の列選択トランジスタＭ４および列選択トランジスタＭ５は、選択パルスＨＳＲ［１］に基づいて制御される。第２列の列選択トランジスタＭ４および列選択トランジスタＭ５は、選択パルスＨＳＲ［２］に基づいて制御される。

撮像装置１の動作について説明する。図５は、撮像装置１の動作を示す。以下では、撮像装置１が実行する信号読み出し動作を説明する。代表として、撮像装置１が２つ以上の画素３の配列における第１行の画素３から画素信号を読み出す動作を説明する。

図５において、制御信号φＣＫＰ、信号φＣＫ、リセット指示信号ＲＳＴ１、リセット指示信号ＲＳＴ２、選択制御信号Ｖｓｅｌ１、リセット制御信号Ｖｒｓ１、転送制御信号Ｖｔｘ１、選択制御信号Ｖｓｅｌ２、リセット制御信号Ｖｒｓ２、転送制御信号Ｖｔｘ２、サンプルホールドパルスφＳＨＲ、サンプルホールドパルスφＳＨＳ、選択パルスＨＳＲ［１］、および選択パルスＨＳＲ［２］の各々の波形が示されている。図５における横方向は時間を示し、かつ図５における縦方向は電圧を示す。

１行の画素信号が読み出される１Ｈ期間は、ブランキング期間および有効期間を含む。ブランキング期間において、リセットレベルの第１の画素信号と、信号レベルの第２の画素信号とが読み出される。１Ｈ期間が開始される前、信号φＣＫ、選択制御信号Ｖｓｅｌ１、リセット制御信号Ｖｒｓ１、転送制御信号Ｖｔｘ１、選択制御信号Ｖｓｅｌ２、リセット制御信号Ｖｒｓ２、転送制御信号Ｖｔｘ２、サンプルホールドパルスφＳＨＲ、サンプルホールドパルスφＳＨＳ、選択パルスＨＳＲ［１］、および選択パルスＨＳＲ［２］の各々の電圧は、ローレベルである。１Ｈ期間が開始される前、制御信号φＣＫＰ、リセット指示信号ＲＳＴ１、およびリセット指示信号ＲＳＴ２の各々の電圧は、ハイレベルである。これは一例であり、これに限らない。

（制御電圧の生成）
ブランキング期間が開始される前、選択制御信号Ｖｓｅｌ１の電圧はローレベルである。そのため、全ての行の画素３における選択トランジスタ３６の状態はオフ状態である。ブランキング期間が開始されたとき、選択制御信号Ｖｓｅｌ１の電圧がローレベルからハイレベルに変化する。そのため、第１行の画素３における選択トランジスタ３６の状態がオン状態になる。これにより、第１行の画素３が選択される。

ブランキング期間が開始される前、制御信号φＣＫＰの電圧はハイレベルである。そのため、電圧生成回路９のスイッチ９３の状態はオフ状態である。ブランキング期間が開始されたとき、制御信号φＣＫＰの電圧はハイレベルからローレベルに変化する。そのため、スイッチ９３の状態はオン状態になる。これにより、電源電圧ＶＤＤがスイッチ９３を経由して第１の容量素子９１の端子Ｔ９１ｂに入力される。電源電圧ＶＤＤに応じた電荷が第１の容量素子９１に蓄積される。電圧生成回路９は、電源電圧ＶＤＤを信号線７３に出力する。

ブランキング期間が開始される前、リセット指示信号ＲＳＴ１の電圧およびリセット指示信号ＲＳＴ２の電圧はハイレベルである。そのため、垂直選択部４におけるトランジスタ４１１およびトランジスタ４２１の状態はオフ状態であり、かつ垂直選択部４におけるトランジスタ４１２およびトランジスタ４２２の状態はオン状態である。ローレベルのリセット制御信号Ｖｒｓ１およびリセット制御信号Ｖｒｓ２が制御信号線８１に出力される。

電荷が第１の容量素子９１に蓄積された後、リセット指示信号ＲＳＴ１の電圧はハイレベルからローレベルに変化する。そのため、トランジスタ４１１の状態はオン状態になり、かつトランジスタ４１２の状態はオフ状態になる。これにより、電圧生成回路９から出力された電源電圧ＶＤＤがトランジスタ４１１のドレイン端子から出力される。電源電圧ＶＤＤを持つリセット制御信号Ｖｒｓ１が制御信号線８１に出力される。

電源電圧ＶＤＤを持つリセット制御信号Ｖｒｓ１は、制御信号線８１を経由して第１行の画素３におけるリセットトランジスタ３４のゲート端子Ｔ３４ｇに入力される。そのため、リセットトランジスタ３４の状態がオン状態になる。これにより、リセットトランジスタ３４は電荷蓄積部３３の電圧をリセットする。

リセット指示信号ＲＳＴ１の電圧がローレベルに変化した後、制御信号φＣＫＰの電圧はローレベルからハイレベルに変化する。そのため、スイッチ９３の状態はオフ状態になる。制御信号φＣＫＰの電圧がハイレベルに変化した後、信号φＣＫの電圧はローレベルからハイレベルに変化する。そのため、電源電圧ＶＤＤが第２の容量素子９２の端子Ｔ９２ｂに入力される。このとき、第１の容量素子９１の端子Ｔ９１ｂの電圧は、式（１）に従って増加する。電圧生成回路９は、電源電圧ＶＤＤよりも高い制御電圧を信号線７３に出力する。

電圧生成回路９から出力された制御電圧がトランジスタ４１１のドレイン端子から出力される。制御電圧を持つリセット制御信号Ｖｒｓ１が制御信号線８１に出力される。

制御電圧を持つリセット制御信号Ｖｒｓ１は、制御信号線８１を経由して第１行の画素３におけるリセットトランジスタ３４のゲート端子Ｔ３４ｇに入力される。リセットトランジスタ３４は、制御電圧に基づいて電荷蓄積部３３の電圧をリセットする。制御電圧が電源電圧ＶＤＤよりも高いため、電荷蓄積部３３の電圧が確実に電源電圧ＶＤＤにリセットされる。そのため、電荷蓄積部３３に蓄積できる電荷の量が増加する。その結果、画素信号のＳ／Ｎ比の低下が抑制される。

その後、信号φＣＫの電圧はハイレベルからローレベルに変化する。そのため、グランド電圧ＧＮＤが第２の容量素子９２の端子Ｔ９２ｂに入力される。このとき、第１の容量素子９１の端子Ｔ９１ｂの電圧は電源電圧ＶＤＤになる。電圧生成回路９は、電源電圧ＶＤＤを信号線７３に出力する。

トランジスタ４１１の状態がオン状態であるため、電圧生成回路９から出力された電源電圧ＶＤＤがトランジスタ４１１のドレイン端子から出力される。電源電圧ＶＤＤを持つリセット制御信号Ｖｒｓ１が制御信号線８１に出力される。電源電圧ＶＤＤを持つリセット制御信号Ｖｒｓ１は、制御信号線８１を経由して第１行の画素３におけるリセットトランジスタ３４のゲート端子Ｔ３４ｇに入力される。

信号φＣＫの電圧がローレベルに変化した後、リセット指示信号ＲＳＴ１の電圧はローレベルからハイレベルに変化する。そのため、トランジスタ４１１の状態はオフ状態になり、かつトランジスタ４１２の状態はオン状態になる。これにより、グランド電圧ＧＮＤがトランジスタ４１２のドレイン端子から出力される。ローレベルのリセット制御信号Ｖｒｓ１が制御信号線８１に出力される。

ローレベルのリセット制御信号Ｖｒｓ１は、制御信号線８１を経由して第１行の画素３におけるリセットトランジスタ３４のゲート端子Ｔ３４ｇに入力される。そのため、リセットトランジスタ３４の状態はオフ状態になる。これにより、リセットトランジスタ３４は電荷蓄積部３３のリセットを停止する。

（リセットレベルの読み出し）
電荷蓄積部３３がリセットされている間、リセットレベルの第１の画素信号が垂直信号線７０に出力される。電荷蓄積部３３のリセットが停止された後、サンプルホールドパルスφＳＨＲの電圧がローレベルからハイレベルに変化する。これにより、サンプルトランジスタＭ２の状態がオン状態になる。その後、サンプルホールドパルスφＳＨＲの電圧がハイレベルからローレベルに変化する。そのため、サンプルトランジスタＭ２の状態がオフ状態になる。これにより、リセットレベルの第１の画素信号が容量素子Ｃｒに保持される。

（信号レベルの読み出し）
サンプルホールドパルスφＳＨＲの電圧がローレベルに変化した後、転送制御信号Ｖｔｘ１の電圧がローレベルからハイレベルに変化する。そのため、転送トランジスタ３２の状態がオン状態になる。これにより、光電変換部３１の電荷が電荷蓄積部３３に転送され、かつ信号レベルの第２の画素信号が垂直信号線７０に出力される。その後、転送制御信号Ｖｔｘ１の電圧がハイレベルからローレベルに変化する。そのため、転送トランジスタ３２の状態がオフ状態になる。これにより、転送トランジスタ３２は電荷の転送を停止する。

転送制御信号Ｖｔｘ１の電圧がローレベルに変化した後、サンプルホールドパルスφＳＨＳの電圧がローレベルからハイレベルに変化する。そのため、サンプルトランジスタＭ３の状態がオン状態になる。その後、サンプルホールドパルスφＳＨＳの電圧がハイレベルからローレベルに変化する。そのため、サンプルトランジスタＭ３の状態がオフ状態になる。これにより、信号レベルの第２の画素信号が容量素子Ｃｓに保持される。

サンプルホールドパルスφＳＨＳの電圧がローレベルに変化するのと同時に選択制御信号Ｖｓｅｌ１の電圧がハイレベルからローレベルに変化する。そのため、第１行の画素３における選択トランジスタ３６の状態がオフ状態になる。これにより、第１行の画素３の選択が解除され、かつ第１行の画素３から画素信号を読み出す動作が終了する。このとき、ブランキング期間が終了し、かつ有効期間が開始される。

有効期間が開始されたとき、選択パルスＨＳＲ［１］の電圧がローレベルからハイレベルに変化する。そのため、第１列の列回路８における列選択トランジスタＭ４および列選択トランジスタＭ５の各々の状態がオン状態になる。これにより、第１行かつ第１列の画素３のリセットレベルの第１の画素信号が第１の水平信号線７１に出力される。同時に、第１行かつ第１列の画素３の信号レベルの第２の画素信号が第２の水平信号線７２に出力される。

その後、選択パルスＨＳＲ［１］の電圧がハイレベルからローレベルに変化する。そのため、列選択トランジスタＭ４および列選択トランジスタＭ５の各々の状態がオフ状態になる。上記の動作により、第１行かつ第１列の画素３の第１の画素信号が読み出され、第１行かつ第１列の画素３の第２の画素信号が読み出される。

選択パルスＨＳＲ［１］の電圧レベルがローレベルに変化した後、選択パルスＨＳＲ［２］の電圧レベルがローレベルからハイレベルに変化する。これにより、上記の動作と同様に、第１行かつ第２列の画素３の第１の画素信号が読み出され、第１行かつ第２列の画素３の第２の画素信号が読み出される。その後、選択パルスＨＳＲ［２］の電圧がハイレベルからローレベルに変化する。

その後、第１行の１Ｈ期間が終了し、かつ第２行の１Ｈ期間が開始される。第２行の１Ｈ期間において撮像装置１は第２行の画素３から画素信号を読み出す。この動作は、第１行の１Ｈ期間における動作と同様である。

図５に示す例では、信号φＣＫの電圧がローレベルからハイレベルに変化する前にリセット指示信号ＲＳＴ１の電圧がハイレベルからローレベルに変化する。リセット指示信号ＲＳＴ１の電圧は、第１のタイミングと第２のタイミングとの間の任意のタイミングでハイレベルからローレベルに変化してもよい。第１のタイミングは、制御信号φＣＫＰの電圧がハイレベルからローレベルに変化するタイミングである。第２のタイミングは、信号φＣＫの電圧がハイレベルからローレベルに変化するタイミングである。これは一例であり、これに限らない。

図５に示す例では、信号φＣＫの電圧がハイレベルからローレベルに変化した後にリセット指示信号ＲＳＴ１の電圧がローレベルからハイレベルに変化する。リセット指示信号ＲＳＴ１の電圧は、第３のタイミングと第４のタイミングとの間の任意のタイミングでローレベルからハイレベルに変化してもよい。第３のタイミングは、信号φＣＫの電圧がローレベルからハイレベルに変化するタイミングである。第４のタイミングは、サンプルホールドパルスφＳＨＲの電圧がローレベルからハイレベルに変化するタイミングである。これは一例であり、これに限らない。

本発明の各態様の撮像装置は、撮像部２、電圧生成回路９、および垂直選択部４の各々に対応する構成以外の構成を有していなくてもよい。

第１の実施形態において撮像装置１は、大きな容量素子を使用せずに電源電圧ＶＤＤの絶対値よりも大きな絶対値を持つ制御電圧を生成することができる。リセットトランジスタ３４が制御電圧に基づいて電荷蓄積部３３をリセットするため、電荷蓄積部３３に蓄積できる電荷の量が増加し、かつ画素信号のＳ／Ｎ比の低下が抑制される。

垂直選択部４は、２つ以上の画素３の配列における行を順次選択し、かつ選択された行に含まれる画素３と電圧生成回路９とを電気的に接続する。これにより、撮像装置１は、２つ以上の行の間で１つの電圧生成回路９を共通に使用することができる。そのため、撮像装置１の面積の増加が抑制される。

リセット期間において、トランジスタ４１１およびトランジスタ４２１は、リセットトランジスタ３４のゲート端子Ｔ３４ｇと電圧生成回路９とを互いに電気的に導通させる。これにより、制御電圧が電圧生成回路９からリセットトランジスタ３４に転送される。そのため、撮像装置１は制御電圧をリセットトランジスタ３４に容易に供給することができる。

電圧生成回路９は、スイッチ９３の状態を切り替え、かつ第２の容量素子９２の端子Ｔ９２ｂの電圧を切り替えることにより制御電圧を生成する。そのため、電圧生成回路９は制御電圧を容易に生成することができる。電圧生成回路９が簡単な回路であるため、電圧生成回路９は撮像装置１の小型化に適している。

スイッチ９３の状態がオン状態であるとき、電源電圧ＶＤＤが第１の容量素子９１の端子Ｔ９１ｂに入力される。また、スイッチ９３の状態がオン状態からオフ状態に変化した後、電源電圧ＶＤＤが第２の容量素子９２の端子Ｔ９２ｂに入力される。そのため、撮像装置１は、制御電圧を生成するために新たな電圧を必要としない。

（第２の実施形態）
図６は、本発明の第２の実施形態の撮像装置１における垂直選択部４および電圧生成回路９の構成を示す。図６に示す電圧生成回路９は、図３に示す電圧生成回路９と同じである。図６に示す垂直選択部４において、転送制御信号Ｖｔｘ１および転送制御信号Ｖｔｘ２を生成する回路が示されている。図６に示す垂直選択部４において、リセット制御信号Ｖｒｓ１、リセット制御信号Ｖｒｓ２、選択制御信号Ｖｓｅｌ１、および選択制御信号Ｖｓｅｌ２を生成する回路は示されていない。

図６に示す選択回路４１は、図３に示す選択回路４１と同様である。図６に示す選択回路４２は、図３に示す選択回路４２と同様である。以下では、図３に示す構成と異なる構成を説明する。

トランジスタ４１１のドレイン端子は制御信号線８２に電気的に接続されている。したがって、トランジスタ４１１のドレイン端子は、制御信号線８２を経由して画素３における転送トランジスタ３２のゲート端子Ｔ３２ｇに接続されている。転送指示信号ＴＸ１がトランジスタ４１１のゲート端子に入力される。

トランジスタ４１１の状態は、転送指示信号ＴＸ１に基づいて制御される。転送指示信号ＴＸ１は、ローレベルまたはハイレベルを持つ。転送指示信号ＴＸ１の電圧がローレベルであるとき、トランジスタ４１１の状態はオン状態である。このとき、電圧生成回路９から出力された電源電圧ＶＤＤまたは制御電圧がトランジスタ４１１のドレイン端子から出力される。制御電圧は、転送制御信号Ｖｔｘ１として制御信号線８２に出力される。転送指示信号ＴＸ１の電圧がハイレベルであるとき、トランジスタ４１１の状態はオフ状態である。

トランジスタ４１１（選択トランジスタ）は、２つ以上の画素３の各々における転送トランジスタ３２のゲート端子Ｔ３２ｇと電圧生成回路９とに電気的に接続されている。ローレベルの転送指示信号ＴＸ１がトランジスタ４１１に与えられる転送期間において、トランジスタ４１１は、転送トランジスタ３２のゲート端子Ｔ３２ｇと電圧生成回路９とを互いに電気的に導通させる。転送期間において電圧生成回路９は制御電圧を生成する。

電圧生成回路９は、電源電圧ＶＤＤに応じた電圧（第１の電圧）を生成した後、制御電圧を生成する。選択回路４１は、電源電圧ＶＤＤに応じた電圧を転送トランジスタ３２のゲート端子Ｔ３２ｇに出力した後、制御電圧を転送トランジスタ３２のゲート端子Ｔ３２ｇに出力する。

トランジスタ４１２のドレイン端子は制御信号線８２に電気的に接続されている。したがって、トランジスタ４１２のドレイン端子は、制御信号線８２を経由して画素３における転送トランジスタ３２のゲート端子Ｔ３２ｇに接続されている。転送指示信号ＴＸ１がトランジスタ４１２のゲート端子に入力される。

トランジスタ４１２の状態は、転送指示信号ＴＸ１に基づいて制御される。転送指示信号ＴＸ１の電圧がハイレベルであるとき、トランジスタ４１２の状態はオン状態である。このとき、グランド電圧ＧＮＤがトランジスタ４１２のドレイン端子から出力される。そのため、ローレベルの転送制御信号Ｖｔｘ１が制御信号線８２に出力される。転送指示信号ＴＸ１の電圧がローレベルであるとき、トランジスタ４１２の状態はオフ状態である。

選択回路４２において転送指示信号ＴＸ２がトランジスタ４２１およびトランジスタ４２２の各々のゲート端子に入力される。トランジスタ４２１の状態がオン状態であり、かつトランジスタ４２２の状態がオフ状態であるとき、電圧生成回路９から出力された電源電圧ＶＤＤまたは制御電圧が転送制御信号Ｖｔｘ２として制御信号線８２に出力される。トランジスタ４２１の状態がオフ状態であり、かつトランジスタ４２２の状態がオン状態であるとき、グランド電圧ＧＮＤが転送制御信号Ｖｔｘ２として制御信号線８２に出力される。

撮像装置１の動作について説明する。図７は、撮像装置１の動作を示す。以下では、撮像装置１が実行する信号読み出し動作を説明する。代表として、撮像装置１が２つ以上の画素３の配列における第１行の画素３から画素信号を読み出す動作を説明する。

図７において、制御信号φＣＫＰ、信号φＣＫ、転送指示信号ＴＸ１、転送指示信号ＴＸ２、選択制御信号Ｖｓｅｌ１、リセット制御信号Ｖｒｓ１、転送制御信号Ｖｔｘ１、選択制御信号Ｖｓｅｌ２、リセット制御信号Ｖｒｓ２、転送制御信号Ｖｔｘ２、サンプルホールドパルスφＳＨＲ、サンプルホールドパルスφＳＨＳ、選択パルスＨＳＲ［１］、および選択パルスＨＳＲ［２］の各々の波形が示されている。図７における横方向は時間を示し、かつ図７における縦方向は電圧を示す。

１行の画素信号が読み出される１Ｈ期間は、ブランキング期間および有効期間を含む。ブランキング期間において、リセットレベルの第１の画素信号と、信号レベルの第２の画素信号とが読み出される。１Ｈ期間が開始される前、信号φＣＫ、選択制御信号Ｖｓｅｌ１、リセット制御信号Ｖｒｓ１、転送制御信号Ｖｔｘ１、選択制御信号Ｖｓｅｌ２、リセット制御信号Ｖｒｓ２、転送制御信号Ｖｔｘ２、サンプルホールドパルスφＳＨＲ、サンプルホールドパルスφＳＨＳ、選択パルスＨＳＲ［１］、および選択パルスＨＳＲ［２］の各々の電圧は、ローレベルである。１Ｈ期間が開始される前、制御信号φＣＫＰ、転送指示信号ＴＸ１、および転送指示信号ＴＸ２の各々の電圧は、ハイレベルである。これは一例であり、これに限らない。

ブランキング期間が開始される前、選択制御信号Ｖｓｅｌ１の電圧はローレベルである。そのため、全ての行の画素３における選択トランジスタ３６の状態はオフ状態である。ブランキング期間が開始されたとき、選択制御信号Ｖｓｅｌ１の電圧がローレベルからハイレベルに変化する。そのため、第１行の画素３における選択トランジスタ３６の状態がオン状態になる。これにより、第１行の画素３が選択される。

ブランキング期間が開始される前、制御信号φＣＫＰの電圧はハイレベルである。そのため、電圧生成回路９のスイッチ９３の状態はオフ状態である。ブランキング期間が開始されたとき、制御信号φＣＫＰの電圧はハイレベルからローレベルに変化する。そのため、スイッチ９３の状態はオン状態になる。これにより、電源電圧ＶＤＤがスイッチ９３を経由して第１の容量素子９１の端子Ｔ９１ｂに入力される。電源電圧ＶＤＤに応じた電荷が第１の容量素子９１に蓄積される。電圧生成回路９は、電源電圧ＶＤＤを信号線７３に出力する。

ブランキング期間が開始される前、転送指示信号ＴＸ１の電圧および転送指示信号ＴＸ２の電圧はハイレベルである。そのため、垂直選択部４におけるトランジスタ４１１およびトランジスタ４２１の状態はオフ状態であり、かつ垂直選択部４におけるトランジスタ４１２およびトランジスタ４２２の状態はオン状態である。ローレベルの転送制御信号Ｖｔｘ１および転送制御信号Ｖｔｘ２が制御信号線８２に出力される。

その後、制御信号φＣＫＰの電圧はローレベルからハイレベルに変化する。そのため、スイッチ９３の状態はオフ状態になる。

制御信号φＣＫＰの電圧がハイレベルに変化した後、リセット制御信号Ｖｒｓ１の電圧がローレベルからハイレベルに変化する。そのため、リセットトランジスタ３４の状態がオン状態になる。これにより、リセットトランジスタ３４は電荷蓄積部３３の電圧をリセットする。その後、リセット制御信号Ｖｒｓ１の電圧がハイレベルからローレベルに変化する。そのため、リセットトランジスタ３４の状態がオフ状態になる。これにより、リセットトランジスタ３４は電荷蓄積部３３のリセットを停止する。

（リセットレベルの読み出し）
電荷蓄積部３３がリセットされている間、リセットレベルの第１の画素信号が垂直信号線７０に出力される。電荷蓄積部３３のリセットが停止された後、サンプルホールドパルスφＳＨＲの電圧がローレベルからハイレベルに変化する。これにより、サンプルトランジスタＭ２の状態がオン状態になる。その後、サンプルホールドパルスφＳＨＲの電圧がハイレベルからローレベルに変化する。これにより、サンプルトランジスタＭ２の状態がオフ状態になる。そのため、リセットレベルの第１の画素信号が容量素子Ｃｒに保持される。

（制御電圧の生成）
サンプルホールドパルスφＳＨＲの電圧がローレベルに変化した後、転送指示信号ＴＸ１の電圧はハイレベルからローレベルに変化する。そのため、トランジスタ４１１の状態はオン状態になり、かつトランジスタ４１２の状態はオフ状態になる。これにより、電圧生成回路９から出力された電源電圧ＶＤＤがトランジスタ４１１のドレイン端子から出力される。電源電圧ＶＤＤを持つ転送制御信号Ｖｔｘ１が制御信号線８２に出力される。

電源電圧ＶＤＤを持つ転送制御信号Ｖｔｘ１は、制御信号線８２を経由して第１行の画素３における転送トランジスタ３２のゲート端子Ｔ３２ｇに入力される。そのため、転送トランジスタ３２の状態がオン状態になる。これにより、光電変換部３１の電荷が電荷蓄積部３３に転送され、かつ信号レベルの第２の画素信号が垂直信号線７０に出力される。

転送指示信号ＴＸ１の電圧がローレベルに変化した後、信号φＣＫの電圧はローレベルからハイレベルに変化する。そのため、電源電圧ＶＤＤが第２の容量素子９２の端子Ｔ９２ｂに入力される。このとき、第１の容量素子９１の端子Ｔ９１ｂの電圧は、式（１）に従って増加する。電圧生成回路９は、電源電圧ＶＤＤよりも高い制御電圧を信号線７３に出力する。

電圧生成回路９から出力された制御電圧がトランジスタ４１１のドレイン端子から出力される。制御電圧を持つ転送制御信号Ｖｔｘ１が制御信号線８２に出力される。

制御電圧を持つ転送制御信号Ｖｔｘ１は、制御信号線８２を経由して第１行の画素３における転送トランジスタ３２のゲート端子Ｔ３２ｇに入力される。転送トランジスタ３２は、制御電圧に基づいて光電変換部３１の電荷を電荷蓄積部３３に転送する。制御電圧が電源電圧ＶＤＤよりも高いため、光電変換部３１の電荷が確実に電荷蓄積部３３に転送される。そのため、電荷蓄積部３３に蓄積できる電荷の量が増加する。その結果、画素信号のＳ／Ｎ比の低下が抑制される。

その後、信号φＣＫの電圧はハイレベルからローレベルに変化する。そのため、グランド電圧ＧＮＤが第２の容量素子９２の端子Ｔ９２ｂに入力される。このとき、第１の容量素子９１の端子Ｔ９１ｂの電圧は電源電圧ＶＤＤになる。電圧生成回路９は、電源電圧ＶＤＤを信号線７３に出力する。

トランジスタ４１１の状態がオン状態であるため、電圧生成回路９から出力された電源電圧ＶＤＤがトランジスタ４１１のドレイン端子から出力される。電源電圧ＶＤＤを持つ転送指示信号ＴＸ１が制御信号線８２に出力される。電源電圧ＶＤＤを持つ転送指示信号ＴＸ１は、制御信号線８２を経由して第１行の画素３における転送トランジスタ３２のゲート端子Ｔ３２ｇに入力される。

信号φＣＫの電圧がローレベルに変化した後、転送指示信号ＴＸ１の電圧はローレベルからハイレベルに変化する。そのため、トランジスタ４１１の状態はオフ状態になり、かつトランジスタ４１２の状態はオン状態になる。これにより、グランド電圧ＧＮＤがトランジスタ４１２のソース端子から出力される。ローレベルの転送制御信号Ｖｔｘ１が制御信号線８２に出力される。

ローレベルの転送制御信号Ｖｔｘ１は、制御信号線８２を経由して第１行の画素３における転送トランジスタ３２のゲート端子Ｔ３２ｇに入力される。そのため、転送トランジスタ３２の状態がオフ状態になる。これにより、転送トランジスタ３２は電荷の転送を停止する。

（信号レベルの読み出し）
転送制御信号Ｖｔｘ１の電圧がローレベルに変化した後、サンプルホールドパルスφＳＨＳの電圧がローレベルからハイレベルに変化する。そのため、サンプルトランジスタＭ３の状態がオン状態になる。その後、サンプルホールドパルスφＳＨＳの電圧がハイレベルからローレベルに変化する。そのため、サンプルトランジスタＭ３の状態がオフ状態になる。これにより、信号レベルの第２の画素信号が容量素子Ｃｓに保持される。

サンプルホールドパルスφＳＨＳの電圧がローレベルに変化するのと同時に選択制御信号Ｖｓｅｌ１の電圧がハイレベルからローレベルに変化する。そのため、第１行の画素３における選択トランジスタ３６の状態がオフ状態になる。これにより、第１行の画素３の選択が解除され、かつ第１行の画素３から画素信号を読み出す動作が終了する。このとき、ブランキング期間が終了し、かつ有効期間が開始される。有効期間における動作は、図５に示す動作と同様である。

その後、第１行の１Ｈ期間が終了し、かつ第２行の１Ｈ期間が開始される。第２行の１Ｈ期間において撮像装置１は第２行の画素３から画素信号を読み出す。この動作は、第１行の１Ｈ期間における動作と同様である。

図７に示す例では、信号φＣＫの電圧がローレベルからハイレベルに変化する前に転送指示信号ＴＸ１の電圧がハイレベルからローレベルに変化する。転送指示信号ＴＸ１の電圧は、第１のタイミングと第２のタイミングとの間の任意のタイミングでハイレベルからローレベルに変化してもよい。第１のタイミングは、制御信号φＣＫＰの電圧がハイレベルからローレベルに変化するタイミングである。第２のタイミングは、信号φＣＫの電圧がハイレベルからローレベルに変化するタイミングである。これは一例であり、これに限らない。

図７に示す例では、信号φＣＫの電圧がハイレベルからローレベルに変化した後に転送指示信号ＴＸ１の電圧がローレベルからハイレベルに変化する。転送指示信号ＴＸ１の電圧は、第３のタイミングと第４のタイミングとの間の任意のタイミングでローレベルからハイレベルに変化してもよい。第３のタイミングは、信号φＣＫの電圧がローレベルからハイレベルに変化するタイミングである。第４のタイミングは、サンプルホールドパルスφＳＨＳの電圧がローレベルからハイレベルに変化するタイミングである。これは一例であり、これに限らない。

第２の実施形態において撮像装置１は、大きな容量素子を使用せずに電源電圧ＶＤＤの絶対値よりも大きな絶対値を持つ制御電圧を生成することができる。転送トランジスタ３２が制御電圧に基づいて光電変換部３１の電荷を電荷蓄積部３３に転送するため、電荷蓄積部３３に蓄積できる電荷の量が増加し、かつ画素信号のＳ／Ｎ比の低下が抑制される。

転送期間において、トランジスタ４１１およびトランジスタ４２１は、転送トランジスタ３２のゲート端子Ｔ３２ｇと電圧生成回路９とを互いに電気的に導通させる。これにより、制御電圧が電圧生成回路９から転送トランジスタ３２に転送される。そのため、撮像装置１は制御電圧を転送トランジスタ３２に容易に供給することができる。

（第３の実施形態）
図８は、本発明の第３の実施形態の撮像装置１における電圧生成回路９ａの構成を示す。図３または図６に示す電圧生成回路９は、図８に示す電圧生成回路９ａに変更される。電圧生成回路９ａは、スイッチトキャパシタ回路を含む。図８に示す電圧生成回路９ａは、第１の容量素子９１、第２の容量素子９２、電源９４、スイッチ９５、スイッチ９６、スイッチ９７、およびスイッチ９８を有する。

電源９４は電源電圧ＶＤＤを生成する。第１の容量素子９１は、端子Ｔ９１ａ（第６の端子）および端子Ｔ９１ｂ（第５の端子）を有し、端子Ｔ９１ａの電圧と端子Ｔ９１ｂの電圧との差に応じた電荷を蓄積する。第２の容量素子９２は、端子Ｔ９２ａ（第７の端子）および端子Ｔ９２ｂ（第８の端子）を有し、端子Ｔ９２ａの電圧と端子Ｔ９２ｂの電圧との差に応じた電荷を蓄積する。

グランド電圧ＧＮＤが第１の容量素子９１の端子Ｔ９１ａに入力される。第１の容量素子９１の端子Ｔ９１ｂは信号線７３に電気的に接続されている。

スイッチ９５は、端子Ｔ９５ａ（第９の端子）および端子Ｔ９５ｂ（第１０の端子）を有する。スイッチ９６は、端子Ｔ９６ａおよび端子Ｔ９６ｂを有する。スイッチ９７は、端子Ｔ９７ａおよび端子Ｔ９７ｂを有する。スイッチ９８は、端子Ｔ９８ａおよび端子Ｔ９８ｂを有する。各スイッチの状態は、オン状態およびオフ状態のいずれか一方になる。各スイッチの状態がオン状態であるとき、各スイッチの２つの端子が互いに電気的に導通する。各スイッチの状態がオフ状態であるとき、各スイッチの２つの端子が互いに電気的に絶縁される。

スイッチ９６の端子Ｔ９６ａは第１の容量素子９１の端子Ｔ９１ｂに電気的に接続されている。スイッチ９６の状態は常にオン状態であるため、電圧生成回路９ａはスイッチ９６を有していなくてもよい。グランド電圧ＧＮＤがスイッチ９８の端子Ｔ９８ａに入力される。

スイッチ９５の端子Ｔ９５ａはスイッチ９６の端子Ｔ９６ｂに電気的に接続されている。スイッチ９６の状態は常にオン状態であるため、スイッチ９５の端子Ｔ９５ａは第１の容量素子９１の端子Ｔ９１ｂに電気的に接続されている。電源電圧ＶＤＤ（第１の電圧）がスイッチ９５の端子Ｔ９５ｂに入力される。

スイッチ９７の端子Ｔ９７ａはスイッチ９８の端子Ｔ９８ｂに電気的に接続されている。電源電圧ＶＤＤがスイッチ９７の端子Ｔ９７ｂに入力される。

第２の容量素子９２の端子Ｔ９２ａはスイッチ９６の端子Ｔ９６ｂに電気的に接続されている。スイッチ９６の状態は常にオン状態であるため、第２の容量素子９２の端子Ｔ９２ａは第１の容量素子９１の端子Ｔ９１ｂに電気的に接続されている。また、第２の容量素子９２の端子Ｔ９２ａはスイッチ９５の端子Ｔ９５ａに電気的に接続されている。

第２の容量素子９２の端子Ｔ９２ｂはスイッチ９７の端子Ｔ９７ａおよびスイッチ９８の端子Ｔ９８ｂに電気的に接続されている。スイッチ９７の状態がオフ状態であり、かつスイッチ９８の状態がオン状態であるとき、グランド電圧ＧＮＤが第２の容量素子９２の端子Ｔ９２ｂに入力される。スイッチ９７の状態がオン状態であり、かつスイッチ９８の状態がオフ状態であるとき、電源電圧ＶＤＤが第２の容量素子９２の端子Ｔ９２ｂに入力される。

電圧生成回路９ａの概略動作を説明する。電圧生成回路９ａは、電源電圧ＶＤＤ（第１の電圧）を第１の容量素子９１の端子Ｔ９１ｂに与えることにより電荷を第１の容量素子９１に蓄積する。電源電圧ＶＤＤに応じた電荷が第１の容量素子９１に蓄積された後、電圧生成回路９ａは、電源電圧ＶＤＤに応じた電圧（第２の電圧）だけ第１の容量素子９１の端子Ｔ９１ｂの電圧を増加させる。これにより、電圧生成回路９ａは、電源電圧ＶＤＤの絶対値よりも大きな絶対値を持つ制御電圧を生成する。

具体的には、スイッチ９５、スイッチ９６、およびスイッチ９８の各々の状態がオン状態であり、かつスイッチ９７の状態がオフ状態であるとき、電源電圧ＶＤＤ（第１の電圧）が第１の容量素子９１の端子Ｔ９１ｂおよび第２の容量素子９２の端子Ｔ９２ａに入力される。また、グランド電圧ＧＮＤが第２の容量素子９２の端子Ｔ９２ｂに入力される。その後、スイッチ９５およびスイッチ９８の各々の状態がオン状態からオフ状態に変化する。さらに、スイッチ９７の状態がオフ状態からオン状態に変化する。このとき、電源電圧ＶＤＤが第２の容量素子９２の端子Ｔ９２ｂに入力される。第１の容量素子９１および第２の容量素子９２に蓄積されている電荷が保存され、かつ第２の容量素子９２の端子Ｔ９２ｂの電圧が増加するため、第２の容量素子９２の端子Ｔ９２ａおよび第１の容量素子９１の端子Ｔ９１ｂの電圧は、電源電圧ＶＤＤに応じた電圧（第２の電圧）だけ増加する。

第３の実施形態において撮像装置１は、大きな容量素子を使用せずに電源電圧ＶＤＤの絶対値よりも大きな絶対値を持つ制御電圧を生成することができる。図３に示す電圧生成回路９が図８に示す電圧生成回路９ａに変更された場合、リセットトランジスタ３４は制御電圧に基づいて電荷蓄積部３３をリセットする。図６に示す電圧生成回路９が図８に示す電圧生成回路９ａに変更された場合、転送トランジスタ３２は制御電圧に基づいて光電変換部３１の電荷を電荷蓄積部３３に転送する。したがって、電荷蓄積部３３に蓄積できる電荷の量が増加し、かつ画素信号のＳ／Ｎ比の低下が抑制される。

（第４の実施形態）
図９は、本発明の第４の実施形態の内視鏡システム１００の構成を示す。内視鏡システム１００は、第１から第３の実施形態のうちのいずれか１つの撮像装置１を有する。図９に示す内視鏡システム１００は、スコープ１０２および筐体１０７を有する。スコープ１０２は、撮像装置１、レンズ１０３、レンズ１０４、およびファイバー１０６を有する。撮像装置１、レンズ１０３、およびレンズ１０４は、スコープ１０２の先端部に配置されている。筐体１０７は、画像処理部１０８、光源装置１０９、および設定部１１０を有する。

レンズ１０３は、被写体１２０からの反射光を撮像装置１に結像する。ファイバー１０６は、被写体１２０に照射される照明光を転送する。レンズ１０４は、ファイバー１０６によって転送された照明光を被写体１２０に照射する。光源装置１０９は、被写体１２０に照射される照明光を生成する光源を有する。画像処理部１０８は、撮像装置１から出力される信号に所定の処理を行うことにより撮影画像を生成する。設定部１１０は、内視鏡システム１００の撮影モードを制御する。

内視鏡システム１００の構成は、上記の構成に限らない。本発明の各態様の内視鏡システムは、レンズ１０３、レンズ１０４、ファイバー１０６、画像処理部１０８、光源装置１０９、および設定部１１０の少なくとも１つに対応する構成を有していなくてもよい。

第４の実施形態の内視鏡システム１００は、大きな容量素子を使用せずに電源電圧ＶＤＤの絶対値よりも大きな絶対値を持つ制御電圧を生成することができる撮像装置１を有する。このため、内視鏡システム１００は、大きな容量素子を使用せずに電源電圧ＶＤＤの絶対値よりも大きな絶対値を持つ制御電圧を生成することができる。

以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。

本発明の各実施形態によれば、撮像装置および内視鏡システムは、大きな容量素子を使用せずに電源電圧の絶対値よりも大きな絶対値を持つ電圧を生成することができる。

１ 撮像装置
２ 撮像部
３ 画素
４ 垂直選択部
５ 列回路部
６ 水平選択部
７ 出力部
８ 列回路
９，９ａ 電圧生成回路
３１ 光電変換部
３２ 転送トランジスタ
３３ 電荷蓄積部
３４ リセットトランジスタ
３５ 増幅トランジスタ
３６ 選択トランジスタ
４１，４２ 選択回路
９１ 第１の容量素子
９２ 第２の容量素子
９３，９５，９６，９７，９８ スイッチ
９４ 電源
１００ 内視鏡システム
１０２ スコープ
１０３，１０４ レンズ
１０６ ファイバー
１０７ 筐体
１０８ 画像処理部
１０９ 光源装置
１１０ 設定部
４１１，４１２，４２１，４２２ トランジスタ

Claims (9)

1. 行列状に配置され、各々が、
   光電変換によって電荷を生成するフォトダイオードと、
   前記フォトダイオードによって生成された前記電荷を蓄積するフローティングディフュージョンと、
   第１の端子、第２の端子、およびゲート端子を有し、前記第１の端子および前記第２の端子の一方はソース端子であり、前記第１の端子および前記第２の端子の他方はドレイン端子であり、電源電圧が前記第１の端子に入力され、前記第２の端子は前記フローティングディフュージョンに電気的に接続されたリセットトランジスタと、
   第３の端子、第４の端子、およびゲート端子を有し、前記第３の端子および前記第４の端子の一方はソース端子であり、前記第３の端子および前記第４の端子の他方はドレイン端子であり、前記第３の端子は前記フォトダイオードに電気的に接続され、前記第４の端子は前記フローティングディフュージョンに電気的に接続された転送トランジスタと、
   を有する２つ以上の画素と、
   第５の端子および第６の端子を有し、直流電圧が前記第６の端子に入力される第１の容量素子と、第７の端子および第８の端子を有し、前記第７の端子は前記第５の端子に電気的に接続された第２の容量素子とを有し、前記電源電圧と同じまたは前記電源電圧よりも低い第１の電圧を前記第５の端子および前記第７の端子に与えることにより電荷を前記第１の容量素子および前記第２の容量素子に蓄積し、前記電源電圧と同じまたは前記電源電圧よりも低い第２の電圧だけ前記第５の端子および前記第７の端子の電圧を増加させることにより、前記電源電圧の絶対値よりも大きな絶対値を持つ制御電圧を生成する電圧生成回路と、
   前記制御電圧を前記リセットトランジスタの前記ゲート端子および前記転送トランジスタの前記ゲート端子の少なくとも一方に出力する出力回路と、
   を有し、
   前記電圧生成回路は、
   第９の端子および第１０の端子を有し、前記第９の端子は前記第５の端子および前記第７の端子に電気的に接続され、前記第１の電圧が前記第１０の端子に入力され、前記第９の端子および前記第１０の端子が互いに電気的に導通するオン状態と前記第９の端子および前記第１０の端子が互いに電気的に絶縁されるオフ状態とのいずれか一方になるスイッチ
   を有し、
   前記スイッチの状態が前記オン状態であるとき、前記第１の電圧が前記第５の端子および前記第７の端子に入力され、グランド電圧が前記第８の端子に入力され、
   前記スイッチの状態が前記オン状態から前記オフ状態に変化した後、前記電源電圧と同じまたは前記電源電圧よりも低く前記グランド電圧よりも高い第３の電圧を前記第８の端子に入力することにより前記第５の端子および前記第７の端子の電圧が前記第２の電圧だけ増加する
   撮像装置。
2. 前記２つ以上の画素の配列は、２つ以上の行を有し、
   前記出力回路は、前記行を順次選択し、かつ選択された前記行に含まれる前記画素と前記電圧生成回路とを電気的に接続する
   請求項１に記載の撮像装置。
3. 前記出力回路は、前記２つ以上の画素の各々における前記リセットトランジスタの前記ゲート端子と前記電圧生成回路とに電気的に接続された選択トランジスタを有し、
   リセット指示信号が前記選択トランジスタに与えられるリセット期間において、前記選択トランジスタは、前記リセットトランジスタの前記ゲート端子と前記電圧生成回路とを互いに電気的に導通させ、
   前記リセット期間において前記電圧生成回路は前記制御電圧を生成する
   請求項２に記載の撮像装置。
4. 前記出力回路は、前記２つ以上の画素の各々における前記転送トランジスタの前記ゲート端子と前記電圧生成回路とに電気的に接続された選択トランジスタを有し、
   転送指示信号が前記選択トランジスタに与えられる転送期間において、前記選択トランジスタは、前記転送トランジスタの前記ゲート端子と前記電圧生成回路とを互いに電気的に導通させ、
   前記転送期間において前記電圧生成回路は前記制御電圧を生成する
   請求項２に記載の撮像装置。
5. 前記第５の端子および前記第７の端子に電気的に接続され、かつ前記出力回路に電気的に接続された第１の信号線と、
   前記出力回路および前記リセットトランジスタの前記ゲート端子に電気的に接続された第２の信号線と、
   を有し、
   前記電圧生成回路は、前記第１の電圧を前記第１の信号線に出力した後、前記制御電圧を前記第１の信号線に出力し、
   前記出力回路は、前記電圧生成回路から前記第１の信号線を経由して入力された前記第１の電圧を前記第２の信号線に出力した後、前記電圧生成回路から前記第１の信号線を経由して入力された前記制御電圧を前記第２の信号線に出力する
   請求項１に記載の撮像装置。
6. 前記第１の電圧は前記電源電圧である
   請求項５に記載の撮像装置。
7. 前記第５の端子および前記第７の端子に電気的に接続され、かつ前記出力回路に電気的に接続された第１の信号線と、
   前記出力回路および前記転送トランジスタの前記ゲート端子に電気的に接続された第２の信号線と、
   を有し、
   前記電圧生成回路は、前記第１の電圧を前記第１の信号線に出力した後、前記制御電圧を前記第１の信号線に出力し、
   前記出力回路は、前記電圧生成回路から前記第１の信号線を経由して入力された前記第１の電圧を前記第２の信号線に出力した後、前記電圧生成回路から前記第１の信号線を経由して入力された前記制御電圧を前記第２の信号線に出力する
   請求項１に記載の撮像装置。
8. 前記第１の電圧は前記電源電圧である
   請求項７に記載の撮像装置。
9. 請求項１に記載の撮像装置を有する内視鏡システム。

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