JP2015154656A - 突入電流抑制回路 - Google Patents
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Abstract
【課題】突入電流抑制回路を提供する。【解決手段】負荷は、電源1に接続する入力キャパシタ10と、当該入力キャパシタ10に並列接続されて電源1からの入力電流を出力する一対の出力端子3,4とを備えている。ここで、突入電流抑制回路は、直流電源1と接続されてオンオフ制御されるFET5と、接続点(一方の出力端子3と入力キャパシタ10の一方の電極との接続点)とFET5との間に接続される第1インダクタ8と、FET5と第1インダクタ8との接続点にカソードを接続する還流ダイオード9と、接続点(入力キャパシタ10の他方の電極と他方の出力端子4との接続点)とダイオードのアノードとの間に接続される第2インダクタと、を有している。ここで、第1及び第2インダクタ8は、電流経路である電線の回りを覆う磁性体から構成される。【選択図】図1
Description
本発明は、突入電流抑制回路に関する。
機器(負荷)の電源を投入した際には、電源から負荷へと定常的な電流を超えた大容量の電流(突入電流)が流れることがある。突入電流は機器の各所に悪影響を及ぼす虞があるところ、電源から供給される突入電流を抑制する突入電流抑制回路が知られている。
例えば、特許文献1には、降圧チョッパ回路の原理を利用した突入電流抑制回路が開示されている。この突入電流抑制回路は、直流電源を入力として、一対の出力端子から負荷へと電力を出力するものである。突入電流抑制回路では、直流電源の正極と一方の出力端子との間に、FET及びコイルの直列回路を備えている。他方の出力端子は、直流電源のグランドに接続されており、コイルには還流ダイオードが逆並列に接続されている。また、一方の出力端子と、直流電源のグランドとの間にはキャパシタが設けられている。
この突入電流抑制回路では、高周波パルス信号に応じて制御電圧が駆動回路からFETのゲートに出力され、この制御電圧に応じてFETがスイッチング動作する。FETによりスイッチングされた入力電圧がコイルへ加わるとFETのオン期間(導通期間)のみFETに電流が流れ、キャパシタを充電する。FETの非導通期間ではキャパシタへの充電は停止し、コイルの電流はコイルとダイオードを循環しながら減少する。このようなサイクルを通じて高周波パルス信号毎にキャパシタが充電される。この際、充電電流のピーク値は徐々に小さくなり、キャパシタの充電完了でゼロとなる。
ところで、特許文献1に開示された手法では、インダクタとしてコイルを利用している。大電流を用いる機器においては径の太い電線が用いられ、当該電線でコイルを巻回する必要があるところ、回路の大型化を招いてしまうという問題がある。また、電線径が太い場合には、コイルの巻回作業に手間がかかるため、製造作業が煩雑となるという問題ある。
本発明はかかる事情に鑑みてなされたものであり、その目的は、回路の大型化の抑制及び製造作業の簡素化を図ることができる突入電流抑制回路を提供する。
かかる課題を解決するために、本発明は、電源から負荷に流れる突入電流を抑制する突入電流抑制回路を提供する。この突入電流抑制回路は、負荷に流れる突入電流を抑制するものであり、この負荷は、電源に接続する入力キャパシタと当該入力キャパシタに並列接続されて電源からの入力電流を出力する一対の出力端子とを含んでいる。ここで、突入電流抑制回路は、電源と接続されてオンオフ制御されるスイッチング素子と、一方の出力端子と入力キャパシタの一方の電極との接続点と、スイッチング素子との間に接続される第1インダクタと、スイッチング素子と第1インダクタとの接続点にカソードを接続するダイオードと、入力キャパシタの他方の電極と他方の出力端子との接続点と、ダイオードのアノードとの間に接続される第2インダクタと、を有している。この場合、第1インダクタ及び第2インダクタは、軸方向に沿って所定の長さを有する環状の磁性体にて、電流経路である電線の周りを覆って構成されている。
ここで、本発明において、磁性体は、軸方向に沿って分割される複数の環状要素により構成されており、当該環状要素の個数を選択することで磁性体の所定の長さを変更可能であることが好ましい。
本発明によれば、インダクタを磁性体により構成したことで、回路の大型化の抑制及び製造作業の簡素化を図ることができる。
図1は、本実施形態に係る突入電流抑制回路の構成を示す回路図である。本実施形態に係る突入電流抑制回路は、直流電源1を入力として負荷に電力を出力するものであり、直流電源1(例えばバッテリ)から負荷に流れる突入電流を抑制する。突入電流抑制回路は、FET5と、第1及び第2インダクタ8と、還流ダイオード9とを主体に構成されている。
また、負荷は、入力キャパシタ10と、一対の出力端子3,4とを含んでおり、例えばインバータなどが該当する。
入力キャパシタ10は、突入電流抑制回路を介して直流電源1に接続しており、一対の出力端子3,4の入力側に位置付けられている。
一対の出力端子3,4は、入力キャパシタ10に並列接続されて直流電流1からの入力電流を出力する。これらの出力端子3,4の間には、負荷要素(図示しない)が接続される。一方の出力端子3は直流電源1の正極側に対応し、他方の出力端子4は直流電源1のグランド側に対応している。
FET5は、直流電源1と接続されてオンオフ制御されるスイッチング素子である。具体的には、FET5のドレインは直流電源1の正極側に接続されており、FET5のソースは、第1インダクタ8を介して一方の出力端子3に接続されている。また、FET5のゲートは、駆動回路6に接続されている。FET5は、当該FET5のゲートにオン制御信号が入力されるとオン(導通)となり、また、FET5のゲートにオフ制御信号が入力されるとオフ(非導通)となる。なお、FET(電界効果トランジスタ)以外のスイッチング素子を用いることも可能である。
駆動回路6は、後述する発振回路7からの高周波パルス信号に基づいてオンオフ制御信号を出力し、FET5のゲートに所定の制御電圧を印加する。発振回路7は、駆動回路6の出力制御を行うものであり、駆動回路6に対して高周波パルス信号を出力する。駆動回路6及び発振回路7を通じて、FET5のスイッチング周波数やデューティを設定することができる。
第1インダクタ8は、直流電源1の正極側に設けられている。具体的には、第1インダクタ8は、一方の出力端子3と入力キャパシタ10の一方の電極との接続点と、FET5のソースとの間に接続されている。また、第2インダクタ8は、直流電源1のグランド側に設けられており、入力キャパシタ10の他方の電極と他方の出力端子4との接続点と、還流ダイオード9のアノードとの間に接続されている。第1及び第2インダクタ8のインダクタンス値は同じに設定されている。
還流ダイオード9は、FET5と第1インダクタ8との接続点にカソードを接続している。この還流ダイオード9のアノードは、第2インダクタ8から見て、入力キャパシタ10の他方の電極と他方の出力端子4との接続点とは反対側に接続されている。
図2は、第1及び第2インダクタ8の構成を模式的に示す説明図である。本実施形態において、上記の第1及び第2インダクタ8(以下「インダクタ8」に両者を総称する)は、磁性体20から構成されている。この磁性体20は、軸方向に一定の長さを備える環状部材であり、磁性材料から成形した磁性体である。磁性体20において、環状部分の径方向長さ、すなわち電線Lが内接する内径部から外径部までの長さは「a」であり、軸方向の長さは「h」である。この磁性体20は、その内径部分に電流経路である電線Lが挿通されており、当該電線Lの回りを覆うように構成されている。
磁性体20として用いる磁性材料の選択は、電線Lにおける通電電流に依存する。例えば、300A位までの大電流を流す場合、パーメンジュール(permendur)や電磁軟鉄といった飽和磁束密度が大きなもの選択することが好ましい。
図3は、本実施形態に係る突入電流抑制回路の動作原理を模式的に示す説明図であり、(a)はFET5がオンの状態を示し、(b)はFET5がオフの状態を示す。図4は、各部の電流波形及び電圧波形の推移を示す説明図であり、(a)はインダクタ電流が不連続となる電流不連続モードを示し、(b)はインダクタ電流が連続となる電流連続モードを示している。
FET5がオンの場合、FET5のドレイン−ソース間には、FET5のオン抵抗による電圧降下分の電圧(図4では0Vとする)が印加される。図4において、「Vds」はドレイン−ソース間の電圧である。一方、FET5がオフの場合、FET5のドレイン−ソース間には、電源電圧Vbatが印加される。
FET5がオンされると、入力キャパシタ10が充電されるため、ドレイン電流Idには大電流が流れようとする。しかしながら、インダクタ8の逆起電圧により、ドレイン電流Idの増加は、図4(a)(b)に示すように、ある傾きをもって増加する。この傾きは、インダクタ8のインダクタンス値に依存する。また、電流のピーク値は、オン時間やインダクタンス値によって制御することができる。FET5がオフされると、ドレイン電流Idは流れなくなる。
FET5がオンのとき、ダイオード電流Idioは流れない。一方、FET5がオフされると、インダクタ8が電流を流し続けようとするため、図3(b)に示す経路で電流が流れる。しかし、直流電源1からの電流供給がないため、この電流は、ある傾きをもって徐々に減少していく。この傾きは、インダクタ8のインダクタンス値に依存する。また、この傾きやオフ時間を変えることで、動作モードを電流連続モード(図4(a))、或いは電流不連続モード(図4(b))に切り替えることができる。
FET5がオンのとき、インダクタ電流ILはドレイン電流Idが流れる。一方、FET5がオフのとき、インダクタ電流ILはダイオード電流Idioが流れる。電流不連続モードでは、入力キャパシタ10が充電されるにつれてピーク値は徐々に減少していく傾向を示す。一方、電流連続モードでは、入力キャパシタ10が充電されるにつれて、ある時間まではピーク値は増加していくが、その後減少し、入力キャパシタ10が完全に充電されると、ピーク値は一定値をとるという傾向を示す。なお、図4に示す状態は、突入電流に対応した初期的な状態を示すものであるため、上述したような傾向の全てを表しているものでない。
以上の動作を入力キャパシタ10の充電完了まで繰り返すことにより、突入電流を抑制することができる。設計時には、動作周波数、デューティ比、インダクタンス値、スイッチング素子(最大定格)、ダイオード(最大定格)、プリチャージ時間などの条件により、上記の各パラメータを定めることができる。
図5は、所定のパラメータが設定された突入電流抑制回路を用いた実験結果を示す説明図である。同図は、インダクタ電流ILと入力キャパシタ10の両端電圧Vconとの推移を示す説明図である。図5は、電流不連続モードにて突入電流(インダクタ電流IL)を抑制した状態を示している。なお、FET5のオン時における入力キャパシタ10の両端に加わる12乃至15V程度の電圧は、キャパシタの等価直列抵抗によるものである。
このように本実施形態において、突入電流抑制回路は、負荷に流れる突入電流を抑制するものであり、この負荷は、電源1に接続する入力キャパシタ10と、当該入力キャパシタ10に並列接続されて電源1からの入力電流を出力する一対の出力端子3,4とを備えている。ここで、突入電流抑制回路は、直流電源1と接続されてオンオフ制御されるFET5と、接続点(一方の出力端子3と入力キャパシタ10の一方の電極との接続点)とFET5との間に接続される第1インダクタ8と、FET5と第1インダクタ8との接続点にカソードを接続する還流ダイオード9と、接続点(入力キャパシタ10の他方の電極と他方の出力端子4との接続点)とダイオードのアノードとの間に接続される第2インダクタ8と、を有している。この場合、第1及び第2インダクタ8は、電流経路である電線Lの回りを覆う磁性体20から構成される。
ここで、突入電流抑制回路について、インダクタ8がないと仮定し、FET5をオフからオンにすることを考える。突入電流抑制回路に対して直流電源1の電圧が印加されると、入力キャパシタ10を充電するため、大きな電流が短時間に流れる。この電流(突入電流)により、FET5が破壊され、遮断動作ができなくなることが問題となる。
この点、本実施形態によれば、インダクタ8を設けることで、大電流が流れることが抑制することができる。これにより、FET5が破壊され、遮断動作ができなくなるといった問題を解決することができる。
また、本実施形態によれば、磁性体20をインダクタ8として利用することで、コイルのように電線を巻いてインダクタ8を形成する必要がない。そのため、大径の電線をコイルとすることによる回路の大型化を抑制することができる。また、電線を巻回する作業を省略することができるので、その製造作業の簡素化や、製造工程の短縮やコストの低減を図ることができる。
さらに、同じインダクタンス値のインダクタ8を正極側及びグランド側の両方に使うことで、回路の偏りを少なくすることにより、コモンモードノイズがノーマルモードノイズに変化することを防ぐことができるので、動作への悪影響を少なくすることができる。
なお、磁性体20をインダクタ8として用いる場合、磁性体のBH曲線、周波数特性、寸法(a,h)、電線に流れる電流の値、動作周波数など、考慮しなければならない要素が多く存在する。また、電流値が一定でないことや、磁性体に幅があること等から、設計時において磁性体中の磁界を一様に決定することが難しい。そこで、磁性体20を軸方向に沿って輪切り状に分割して構成し、その分割した環状要素の個数を選択することにより軸方向の長さhを可変とすることが好ましい。これにより、製造時において軸方向の長さhを容易に変更することができるので、設計時の誤差を吸収することができる。
以上、本実施形態にかかる突入電流抑制回路について説明したが、本発明はこの実施形態に限定されることなく、その発明の範囲において種々の変更が可能である。例えば「電源」は、一次電池や二次電池のように直流電流をそのまま出力するもののみならず、交流電源の出力を整流器により整流して直流電流を出力するようなものであってもよいし、交流電源そのものであってもよい。また、本実施形態では、第1及び第2インダクタのインダクタンス値は同一に設定されているが、これが厳密に一致することは要せず、各インダクタが同等の機能を果たす範囲であればその相違があってもよい。
1 直流電源
3 出力端子
4 出力端子
5 FET
6 駆動回路
7 発振回路
8 インダクタ
9 ダイオード
10 キャパシタ
20 磁性体
3 出力端子
4 出力端子
5 FET
6 駆動回路
7 発振回路
8 インダクタ
9 ダイオード
10 キャパシタ
20 磁性体
Claims (2)
- 電源に接続する入力キャパシタと当該入力キャパシタに並列接続されて前記電源からの入力電流を出力する一対の出力端子とを含む負荷に流れる突入電流を抑制する突入電流抑制回路において、
前記電源と接続されてオンオフ制御されるスイッチング素子と、
一方の出力端子と前記入力キャパシタの一方の電極との接続点と、前記スイッチング素子との間に接続される第1インダクタと、
前記スイッチング素子と前記第1インダクタとの接続点にカソードを接続するダイオードと、
前記入力キャパシタの他方の電極と他方の出力端子との接続点と、前記ダイオードのアノードとの間に接続される第2インダクタと、を有し、
前記第1インダクタ及び前記第2インダクタは、軸方向に沿って所定の長さを有する環状の磁性体にて、電流経路である電線の周りを覆って構成されることを特徴とする突入電流抑制回路。 - 前記磁性体は、軸方向に沿って分割される複数の環状要素により構成されており、当該環状要素の個数を選択することで前記所定の長さを変更可能であることを特徴とする請求項1に記載された突入電流抑制回路。
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