JP2015154078A - ゲート絶縁層の製造方法 - Google Patents

ゲート絶縁層の製造方法 Download PDF

Info

Publication number
JP2015154078A
JP2015154078A JP2015010201A JP2015010201A JP2015154078A JP 2015154078 A JP2015154078 A JP 2015154078A JP 2015010201 A JP2015010201 A JP 2015010201A JP 2015010201 A JP2015010201 A JP 2015010201A JP 2015154078 A JP2015154078 A JP 2015154078A
Authority
JP
Japan
Prior art keywords
silicon nitride
layer
gate insulating
insulating layer
nitride layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015010201A
Other languages
English (en)
Inventor
家 ▲チ▼ 黄
Chia-Chi Huang
家 ▲チ▼ 黄
民 慶 許
Min-Ching Hsu
民 慶 許
易 騰 羅
yi teng Luo
易 騰 羅
原 欣 李
Yuanhsin Lee
原 欣 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
EverDisplay Optronics Shanghai Co Ltd
Original Assignee
EverDisplay Optronics Shanghai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by EverDisplay Optronics Shanghai Co Ltd filed Critical EverDisplay Optronics Shanghai Co Ltd
Publication of JP2015154078A publication Critical patent/JP2015154078A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】TFT(薄膜トランジスター)の安定性と静電気防止性能を両立させるゲート絶縁層の製造方法を提供する。【解決手段】化学気相成長法を利用して、Cuゲートの上に窒化ケイ素層と酸化ケイ素層を順に蒸着することによって、窒化ケイ素層と酸化ケイ素層が順に積層されたゲート絶縁層を得る工程を含む。窒化ケイ素層は酸素を効果的に遮断してCuゲートの酸化を防ぎ、酸化ケイ素層は水素を効果的に遮断してアクティブ半導体層の還元を防止する【選択図】なし

Description

本発明は、半導体分野に関し、特に、ゲート絶縁層(gate insulation layer)を製造する方法に関する。
現在、LCD、OLEDなどのフラットパネルディスプレイ(flat panel display)は、主にアクティブマトリックス(Active matrix)駆動モードを用い、駆動回路部分の薄膜トランジスター(TFT)をスイッチング素子とすることで画素電極に信号を出力する。薄膜トランジスターの性能は、ディスプレイ装置の品質を決定する重要な要素であって、信頼性を向上させ、ディスプレイ装置の不良率を効果的に減少できるように、高い降伏(breakdown)電圧、低い漏洩電流を有することが求められている。
通常、トランジスターは、絶縁基板、ゲート、ゲート絶縁層、アクティブ半導体層、およびソース電極/ドレイン電極層を有するが、ここで、ゲート絶縁層は、ゲートとアクティブ半導体層との間に位置して、TFTの安定性、及び静電気防止に非常に重要な役割を果たす。大型サイズ、高い解像度、高周波数の駆動は、フラットパネルディスプレイの主な発展趨勢であり、そのため、TFTの移動度(mobility)の向上とメタルワイヤーインピーダンスの減少に対する要求も高まっている。現在、非晶質シリコン(A−Si)の代わりにIGZOをTFTのアクティブ半導体層として用いる方法がよく用いられ、移動度を約1cm/(V・S)から約10cm/(V・S)に向上させる。これと共に、Alの代わりにCuをゲートとして用いる。ここで、Cuの抵抗値は、約2μΩであり、Alの抵抗値は、約3〜3.5μΩである。しかしながら、上記のような方法も、依然として問題点が存在する。即ち、IGZO層は、水素の影響をよく受け、水素によってIGZO層の電気的性能に変化が生じ、ひいては、アクティブ層が半導体から導体に変化することもありうる。また、ゲートCuは、酸素の影響をよく受け、酸素によってCuが酸化されてゲート自身の機能がなくなってしまう。
現在、大部分の薄膜トランジスターは、酸化ケイ素層をゲート絶縁層として用いるが、Cuが酸化ケイ素と直接反応してCuSiを形成して、抵抗が増大される。なお、酸化ケイ素は、窒化ケイ素に比べて誘電定数が比較的小さく、静電気放電防止性能が相対的弱く、漏洩電流が比較的高く、基板内のアルカリ金属イオンに対する遮断効果も比較的弱くて、TFTの性能に影響を与えやすい。
従って、現在、上記のような問題を解決し、TFTの安定性と静電気防止性能を両立させるゲート絶縁層の製造方法が求められている。
本発明は、上記のような問題を解決するために、窒化ケイ素層と酸化ケイ素層が順に積層されたゲート絶縁層を形成することによって、ゲートとアクティブ半導体層を効果的に保護し、薄膜トランジスターの性能を向上させる。
本発明の別の局面と利点は、下記の説明で部分的に記載され、下記の説明で部分的に明らかになるか、本発明の実践によって習得できるでしょう。
本発明は、ゲート絶縁層の製造方法を提供し、当該ゲート絶縁層の製造方法は、化学気相成長法を利用して、Cuゲートの上に窒化ケイ素層と酸化ケイ素層を順に蒸着することによって、上記窒化ケイ素層と上記酸化ケイ素層が順に積層されたゲート絶縁層を得る工程を含む。
本発明の方法の実施形態において、上記窒化ケイ素層を蒸着する温度は、420〜450℃であり、上記酸化ケイ素層を蒸着する温度は、420〜450℃である。
本発明の方法の別の実施形態において、上記窒化ケイ素層を蒸着する原料ガスは、モノシラン(monosilane)とアンモニアガスであり、上記酸化ケイ素層を蒸着する原料ガスは、モノシランと亜酸化窒素(Nitrous Oxide)である。
本発明の方法の別の実施形態において、上記モノシランと上記アンモニアガスの流量比は、1:1乃至1:3である。
本発明の方法の別の実施形態において、上記モノシランと上記亜酸化窒素の流量比は、1:1乃至1:3である。
本発明の方法の別の実施形態において、上記方法は、上記窒化ケイ素層を蒸着する前に、窒素ガスを流入させる工程をさらに含む。
本発明の方法の別の実施形態において、上記方法は、上記窒素ガスを流入させる前に、水素ガスを流入させる工程をさらに含む。
本発明の方法の別の実施形態において、上記水素ガスの流量は、5000〜8000sccmであり、流入時間は、5〜10秒であり、上記窒素ガスの流量は、5000〜8000sccmであり、流入時間は、5〜10秒である。
本発明の方法の別の実施形態において、上記方法は、窒化ケイ素層を蒸着した後に、脱水素処理を行う工程をさらに含み、上記脱水素処理は、上記窒化ケイ素層を450〜550℃の温度で30〜50分加熱することで行われる。
本発明の方法の別の実施形態において、上記方法は、上記酸化ケイ素層の上にアクティブ半導体層を蒸着する工程をさらに含む。
本発明の方法によってゲート絶縁層を製造すると、Cuゲートとアクティブ半導体層を効果的に保護することができ、蒸着形成された窒化ケイ素層は、酸素を効果的に遮断してCuの酸化を防止することができ、蒸着形成された酸化ケイ素層は、水素を効果的に遮断してアクティブ半導体層の還元を防止することができる。なお、上記窒化ケイ素層と酸化ケイ素層とが順に積層されてなるゲート絶縁層は、ガラス基板内のアルカリ金属イオンを効果的に遮断して静電気放電(ESD)防止性能を向上させ、漏洩電流を減少させ、等価静電容量(equivalent capacitance)を向上させることができる。
以下、具体的な実施例によって本発明の技術的解決策をさらに詳細に説明する。本発明の保護範囲は、下記の実施例によって限定されず、このような実施例は、ただ例示的な目的で列挙されるものであって、本発明を限定する如何なる意図もない。
本発明は、ゲート絶縁層の製造方法を提供し、上記方法は、化学気相成長法を利用して、Cuゲートの上に窒化ケイ素層と酸化ケイ素層を順に蒸着して、上記窒化ケイ素層と上記酸化ケイ素層とが順に積層されたゲート絶縁層を得る工程を含む。
本発明の窒化ケイ素層と酸化ケイ素層は、いずれも化学気相成長法(CVD)によって形成され、低圧化学気相成長法、熱気相蒸着法、プラズマ強化化学気相成長法などが用いられる。
本発明は、高温CVDによって、窒化ケイ素層と酸化ケイ素層とを蒸着し、蒸着温度は、いずれも420〜450℃であることが好ましい。上記温度は、水素を効果的に除去することができ、蒸着された窒化ケイ素層と酸化ケイ素層の膜質が比較的緻密であり、誘電定数も比較的高くなる。
窒化ケイ素層を形成する原料ガスについて、窒素原料ガスとして、NH、NHN、Nなどを用いることができ、NHを用いることが好ましく、珪素原料ガスとしては、SiH、Si、SiCl、SiHCl、SiHCl、SiHCl、SiFなどを用いることができ、SiHを用いることが好ましい。SiHとNHの流量比を1:1以上にして、熱効果の不足による損失を補償するとともに、蒸着された窒化ケイ素層におけるN−H結合の含有量を減少させることによって、誘電定数を向上させる。SiHとNHの流量比は、1:1乃至1:3であることが好ましい。実際の工程においては、SiHの質量%が5%であるSiHとNの混合ガスを用いる。
酸化ケイ素層を形成する原料ガスについて、酸素原料ガスとしては、NO、O、Oなどを用いることができ、NOを用いることが好ましく、珪素原料ガスとしては、SiH、Si、SiCl、SiHCl、SiHCl、SiHCl、SiFなどを用いることができ、SiHを用いることが好ましい。SiHとNOの流量比を1:1以上にして、熱効果の不足による損失を補償するとともに、蒸着された窒化ケイ素層におけるN−H結合の含有量を減少させることで、誘電定数を向上させる。SiHとNOの流量比は、1:1乃至1:3であることが好ましい。実際の工程においては、SiHの質量%が5%であるSiHとNの混合ガスを用いる。
ゲート絶縁層が厚すぎる場合、薄膜トランジスターの臨界電圧を増大させるため、ゲート絶縁層全体の厚さは、一定の範囲に制御する必要がある。ここで、窒化ケイ素膜の厚さを500Å以上にして、十分な誘電性能とアルカリ金属イオンに対する遮断性能を確保し、窒化ケイ素膜の厚さは、500〜700Åであることが好ましく、酸化ケイ素膜の厚さは、1500Å以下であって、1300〜1500Åであることが好ましい。
なお、窒化ケイ素層を蒸着する前に、出力が0のときに、真空チャンバーにNを流入させてもよい。流入されるNの流量は、5000〜8000sccmであり、流入時間は、5〜10秒であり、Nを流入させることで、Cuゲートが均一に熱を受けるようにし、チャンバー内の温度を低くし、CuSiの生成を防止することができる。
を流入させる前に、出力が0のときに、真空チャンバーにHを流入させてもよい。流入されるHの流量は、5000〜8000sccmであり、流入時間は、5〜10秒であり、Hを流入させることで、酸化されたCuを還元させることができ、Cuゲートが均一に熱を受けるようにし、チャンバー内の温度を低くすることができる。
とNを流入させた後に、真空チャンバーに対して真空排気処理を行ってから窒化ケイ素層を蒸着するべきである。
また、窒化ケイ素層を蒸着した後に、まず窒化ケイ素層に対して脱水素処理を行ってから酸化ケイ素層を蒸着して、後続のアニール(annealing)工程時に水素の拡散による酸化ケイ素層の破壊を減少させてもよい。脱水素処理は、450〜550℃の温度で窒化ケイ素層を30乃至50分加熱することによって行うことが好ましい。脱水素処理は、真空度に対する要求が低い一方、高温で比較的長い間持続しなければならないため、蒸着チャンバーとは別途のチャンバーで行って、真空チャンバーに対する占用を減少させることが好ましい。
本発明の方法は、酸化ケイ素層の上にアクティブ半導体層を蒸着する工程をさらに含む。アクティブ半導体層としては、IGZO、及び多結晶シリコンなどの移動度が比較的高い金属酸化物、または半導体を用い、IGZOを用いることが好ましい。
別途の限定がない限り、本発明で用いられる用語は、当業者にとって通常的に理解される意味を表す。
以下、実施例によって本発明をさらに詳細に説明する。
実施例
実施例1
Cuゲートを真空チャンバーに入れ、出力が0のときに、前後にHとNを流入させる。ここで、Hの流量は、5000sccmであり、流入時間は、10秒であり、Nの流量は、5000sccmであり、流入時間は、10秒である。その後、真空排気処理を行う。
真空チャンバーにおいて、プラズマ強化化学気相成長法を利用し、Oxford Instrument Plasma 80Plusシステムで、Cuゲートの表面に厚さが500Åである窒化ケイ素層を蒸着する。原料ガスは、SiHとNの混合ガス、及びNHである。SiHとNの混合ガスの流量は、400sccmであり、SiHの質量%は、5%であり、NHの流量は、20sccmである。具体的な蒸着工程のパラメータは、表1を参照することができる。
Figure 2015154078
その後、別のチャンバーにおいて、蒸着形成された窒化ケイ素層を500℃の温度で40分加熱することで脱水素処理を行う。
真空チャンバーにおいて、プラズマ強化化学気相成長法を利用し、Oxford Instrument Plasma 80Plusシステムで、蒸着形成された窒化ケイ素層の上に厚さが1500Åである酸化ケイ素層を蒸着する。原料ガスは、SiHとNの混合ガス、及びNOである。SiHとNの混合ガスの流量は、400sccmであり、SiHの質量%は、5%であり、NOの流量は、20sccmである。具体的な蒸着工程のパラメータは、表2を参照することができる。
Figure 2015154078
窒化ケイ素層と酸化ケイ素層が順に積層されて形成されたゲート絶縁層の上にIGZOアクティブ半導体層を蒸着する。
実施例2
Cuゲートを真空チャンバーに入れ、出力が0のときに、前後にHとNを流入させる。ここで、Hの流量は、6000sccmであり、流入時間は、8秒であり、Nの流量は、6000sccmであり、流入時間は、8秒である。その後、真空排気処理を行う。
真空チャンバーにおいて、プラズマ強化化学気相成長法を利用し、Oxford Instrument Plasma 80Plusシステムで、Cuゲートの表面に厚さが600Åである窒化ケイ素層を蒸着する。原料ガスは、SiHとNの混合ガス、及びNHである。SiHとNの混合ガスの流量は、400sccmであり、SiHの質量%は、5%であり、NHの流量は、10sccmである。具体的な蒸着工程のパラメータは、表3を参照することができる。
Figure 2015154078
その後、別のチャンバーにおいて、蒸着形成された窒化ケイ素層を450℃の温度で50分加熱することで、脱水素処理を行う。
真空チャンバーにおいて、プラズマ強化化学気相成長法を利用し、Oxford Instrument Plasma 80Plusシステムで、蒸着形成された窒化ケイ素層の上に厚さが1400Åである酸化ケイ素層を蒸着する。原料ガスは、SiHとNの混合ガス、及びNOである。SiHとNの混合ガスの流量は、400sccmであり、SiHの質量%は、5%であり、NOの流量は、10sccmである。具体的な蒸着工程のパラメータは、表4を参照することができる。
Figure 2015154078
窒化ケイ素層と酸化ケイ素層が順に積層されて形成されたゲート絶縁層の上にIGZOアクティブ半導体層を蒸着する。
実施例3
Cuゲートを真空チャンバーに入れ、出力が0のときに、前後にHとNを流入させる。ここで、Hの流量は、8000sccmであり、流入時間は、5秒であり、Nの流量は、8000sccmであり、流入時間は、5秒である。その後、真空排気処理を行う。
真空チャンバーにおいて、プラズマ強化化学気相成長法を利用し、Oxford Instrument Plasma 80Plusシステムで、Cuゲートの表面に厚さが700Åである窒化ケイ素層を蒸着する。原料ガスは、SiHとNの混合ガス、及びNHである。SiHとNの混合ガスの流量は、600sccmであり、SiHの質量%は、5%であり、NHの流量は、10sccmである。具体的な蒸着工程のパラメータは、表5を参照することができる。
Figure 2015154078
その後、別のチャンバーにおいて、蒸着形成された窒化ケイ素層を550℃の温度で30分加熱することで脱水素処理を行う。
真空チャンバーにおいて、プラズマ強化化学気相成長法を利用し、Oxford Instrument Plasma 80Plusシステムで、蒸着形成された窒化ケイ素層の上に厚さが1300Åである酸化ケイ素層を蒸着する。原料ガスは、SiHとNの混合ガス、及びNOである。SiHとNの混合ガスの流量は、600sccmであり、SiHの質量%は、5%であり、NOの流量は、10sccmである。具体的な蒸着工程のパラメータは、表6を参照することができる。
Figure 2015154078
窒化ケイ素層と酸化ケイ素層が順に積層されて形成されたゲート絶縁層の上にIGZOアクティブ半導体層を蒸着する。
上記のように、本発明の方法によって製造されたゲート絶縁層は、CuゲートとIGZOアクティブ半導体層を効果的に保護することができ、蒸着形成された窒化ケイ素層は、酸素を効果的に遮断して、Cuの酸化を防止することができ、蒸着形成された酸化ケイ素層は、水素を効果的に遮断して、IGZOの還元を防止することができる。なお、上記窒化ケイ素層と酸化ケイ素層が順に積層されてなるゲート絶縁層は、ガラス基板内のアルカリ金属イオンを効果的に遮断して、静電気放電(ESD)防止性能を強化させ、漏洩電流を減少させ、その等価静電容量(equivalent capacitance)は、厚さが同一な酸化ケイ素ゲート絶縁層に比べて、1.77×10−6(F/m)から2.02×10−6(F/m)に増加され、約15%増加される。
当業者は、本発明で記載された実施形態が単に例示的なものであり、本発明の範囲内でその他の様々な差し替え、変更および改良ができることを理解すべきである。したがって、本発明は、上記の実施形態に限定されず、特許請求の範囲のみによって限定される。

Claims (10)

  1. 化学気相成長法を利用して、Cuゲートの上に窒化ケイ素層と酸化ケイ素層を順に蒸着することによって、前記窒化ケイ素層と前記酸化ケイ素層が順に積層されたゲート絶縁層を得る工程を含むことを特徴とするゲート絶縁層の製造方法。
  2. 前記窒化ケイ素層を蒸着する温度は、420〜450℃であり、前記酸化ケイ素層を蒸着する温度は、420〜450℃であることを特徴とする請求項1に記載のゲート絶縁層の製造方法。
  3. 前記窒化ケイ素層を蒸着する原料ガスは、モノシラン(monosilane)とアンモニアガスであり、前記酸化ケイ素層を蒸着する原料ガスは、モノシランと亜酸化窒素(Nitrous Oxide)であることを特徴とする請求項2に記載のゲート絶縁層の製造方法。
  4. 前記モノシランと前記アンモニアガスの流量比は、1:1乃至1:3であることを特徴とする請求項3に記載のゲート絶縁層の製造方法。
  5. 前記モノシランと前記亜酸化窒素の流量比は、1:1乃至1:3であることを特徴とする請求項3または4に記載のゲート絶縁層の製造方法。
  6. 前記窒化ケイ素層を蒸着する前に、窒素ガスを流入させる工程をさらに含むことを特徴とする請求項5に記載のゲート絶縁層の製造方法。
  7. 前記窒素ガスを流入させる前に、水素ガスを流入させる工程をさらに含むことを特徴とする請求項6に記載のゲート絶縁層の製造方法。
  8. 前記水素ガスの流量は、5000〜8000sccmであり、流入時間は、5〜10秒であり、前記窒素ガスの流量は、5000〜8000sccmであり、流入時間は、5〜10秒であることを特徴とする請求項7に記載のゲート絶縁層の製造方法。
  9. 窒化ケイ素層を蒸着した後に、脱水素処理を行う工程をさらに含み、
    前記脱水素処理は、前記窒化ケイ素層を450〜550℃の温度で30〜50分加熱することで行われることを特徴とする請求項7に記載のゲート絶縁層の製造方法。
  10. 前記酸化ケイ素層の上にアクティブ半導体層を蒸着する工程をさらに含むことを特徴とする請求項9に記載のゲート絶縁層の製造方法。
JP2015010201A 2014-02-13 2015-01-22 ゲート絶縁層の製造方法 Pending JP2015154078A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201410050579.2A CN104851790A (zh) 2014-02-13 2014-02-13 制造栅极绝缘层的方法
CN201410050579.2 2014-02-13

Publications (1)

Publication Number Publication Date
JP2015154078A true JP2015154078A (ja) 2015-08-24

Family

ID=53851347

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015010201A Pending JP2015154078A (ja) 2014-02-13 2015-01-22 ゲート絶縁層の製造方法

Country Status (4)

Country Link
JP (1) JP2015154078A (ja)
KR (1) KR20150095563A (ja)
CN (1) CN104851790A (ja)
TW (1) TWI567828B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10468491B1 (en) 2018-07-03 2019-11-05 International Business Machines Corporation Low resistance contact for transistors

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101928463B1 (ko) * 2016-01-19 2018-12-12 에이피시스템 주식회사 보호막 증착장치 및 보호막 증착방법
CN110797255B (zh) * 2019-10-14 2022-10-28 长江存储科技有限责任公司 薄膜堆叠结构、三维存储器及其制备方法
CN113451412B (zh) * 2020-04-01 2023-08-29 重庆康佳光电科技有限公司 一种tft及其制作方法
CN113299667A (zh) * 2021-05-10 2021-08-24 Tcl华星光电技术有限公司 Mled显示面板及其制备方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101651224B1 (ko) * 2008-06-04 2016-09-06 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
JPWO2010098101A1 (ja) * 2009-02-27 2012-08-30 株式会社アルバック トランジスタ、トランジスタの製造方法及びその製造装置
KR101506304B1 (ko) * 2009-11-27 2015-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
US8951899B2 (en) * 2011-11-25 2015-02-10 Semiconductor Energy Laboratory Method for manufacturing semiconductor device
TWI581431B (zh) * 2012-01-26 2017-05-01 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US20130207111A1 (en) * 2012-02-09 2013-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including semiconductor device, electronic device including semiconductor device, and method for manufacturing semiconductor device
JP5888501B2 (ja) * 2012-02-16 2016-03-22 三菱マテリアル株式会社 薄膜配線形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10468491B1 (en) 2018-07-03 2019-11-05 International Business Machines Corporation Low resistance contact for transistors
US10923575B2 (en) 2018-07-03 2021-02-16 International Business Machines Corporation Low resistance contact for transistors

Also Published As

Publication number Publication date
TW201532149A (zh) 2015-08-16
CN104851790A (zh) 2015-08-19
KR20150095563A (ko) 2015-08-21
TWI567828B (zh) 2017-01-21

Similar Documents

Publication Publication Date Title
US8110453B2 (en) Low temperature thin film transistor process, device property, and device stability improvement
KR100741435B1 (ko) 필름 형성 전구체를 제어함으로써 실리콘 질화물 필름의 특성 및 균일성을 제어하는 방법 및 실리콘 질화물을 포함하는 tft 소자
TWI291235B (en) Low temperature process for TFT fabrication
TWI492315B (zh) 低溫多晶矽薄膜晶體管製造方法
JP2015154078A (ja) ゲート絶縁層の製造方法
JP2009152293A (ja) 薄膜トランジスタ、及びその製造方法、並びに表示装置
JP2007287889A (ja) 絶縁膜の成膜方法、半導体装置の製法
TW201442238A (zh) 金屬氧化物薄膜電晶體及其製作方法
WO2014040305A1 (zh) 薄膜晶体管主动装置
TW201528524A (zh) 薄膜電晶體及其製造方法和應用
KR100788361B1 (ko) 모스펫 소자의 형성 방법
US11239263B2 (en) Thin film transistor, method for manufacturing thereof and display device
US7446023B2 (en) High-density plasma hydrogenation
US11037851B2 (en) Nitrogen-rich silicon nitride films for thin film transistors
JPH08254713A (ja) 薄膜トランジスタ、その製造方法および液晶表示素子
CN103928391A (zh) 半导体结构的形成方法
CN105870201A (zh) Tft器件结构及其制作方法
US10475934B2 (en) Thin film transistor, method for manufacturing same and semiconductor device comprising said thin film transistor
JP2010093170A (ja) 半導体装置の製造方法
TWI595558B (zh) Membrane formation method and method for fabricating thin film transistor
TW200839874A (en) Manufacturing method for low leakage aluminum nitride dielectric layer
JP2020004913A (ja) 半導体装置の製造方法
JP2003197636A (ja) 薄膜半導体素子およびその製造方法
US10748759B2 (en) Methods for improved silicon nitride passivation films
KR101201316B1 (ko) 버퍼절연막과 이를 구비한 반도체소자 및 반도체소자의제조방법