JP2015153958A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】超高耐圧で低オン抵抗の半導体装置を提供する。
【解決手段】実施形態の半導体装置は、ｐ型の第１のダイヤモンド半導体層と、第１のダイヤモンド半導体層上に配置され、ｐ型不純物濃度が第１のダイヤモンド半導体層のｐ型不純物濃度より低く、表面が酸素終端されたｐ型の第２のダイヤモンド半導体層と、第２のダイヤモンド半導体層上に配置され、表面が酸素終端された複数のｎ型の第３のダイヤモンド半導体層と、第２のダイヤモンド半導体層上および複数の第３のダイヤモンド半導体層上に配置され、第２のダイヤモンド半導体層および複数の第３のダイヤモンド半導体層との接合がショットキー接合である第１の電極と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
ダイヤモンド半導体は、５．５ｅＶという大きなバンドギャップエネルギーを有するワイドギャップ半導体である。強固で、高熱伝導率（２０Ｗ／ｃｍ・Ｋ）を有するばかりでなく、高キャリア移動度（電子４５００ｃｍ２／Ｖ・ｓｅｃ、ホール３８００ｃｍ２／Ｖ・ｓｅｃ）、高破壊電界強度（１０ＭＶ／ｃｍ）などのすぐれた材料物性を有する。そのためダイヤモンド半導体は、超高耐圧・超高効率の半導体として優れた特性を有する材料である。
これまでに、ダイヤモンド半導体を用いた、ショットキー接合を有するダイオードやトランジスタなどの開発が盛んに行われている。
特開２００９−２６０２７８号公報
本発明が解決しようとする課題は、超高耐圧で低オン抵抗の半導体装置およびその製造方法を提供することである。
実施形態の半導体装置は、ｐ型の第１のダイヤモンド半導体層と、第１のダイヤモンド半導体層上に配置され、ｐ型不純物濃度が第１のダイヤモンド半導体層のｐ型不純物濃度より低く、表面が酸素終端されたｐ型の第２のダイヤモンド半導体層と、第２のダイヤモンド半導体層上に配置され、表面が酸素終端された複数のｎ型の第３のダイヤモンド半導体層と、第２のダイヤモンド半導体層上および複数の第３のダイヤモンド半導体層上に配置され、第２のダイヤモンド半導体層および複数の第３のダイヤモンド半導体層との接合がショットキー接合である第１の電極と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式図。 第２の実施形態の半導体装置の模式断面図。
以下、図面を用いて本発明の実施の形態を説明する。
以下の説明において、ｎ＋、ｎ、ｎ−および、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
また、以下の説明において、「上」とは説明の目的で使用されているものであり、永久的な相対位置を示すものではない。以下に説明する実施形態は、以下に図示または説明された向きとは異なる向きで実施可能である。
（第１の実施形態）
本実施形態の半導体装置は、ｐ型の第１のダイヤモンド半導体層と、第１のダイヤモンド半導体層上に配置され、ｐ型不純物濃度が第１のダイヤモンド半導体層のｐ型不純物濃度より低く、表面が酸素終端されたｐ型の第２のダイヤモンド半導体層と、第２のダイヤモンド半導体層上に配置され、表面が酸素終端された複数のｎ型の第３のダイヤモンド半導体層と、第２のダイヤモンド半導体層上および複数の第３のダイヤモンド半導体層上に配置され、第２のダイヤモンド半導体層および複数の第３のダイヤモンド半導体層との接合がショットキー接合である第１の電極と、を備える。
図１は、本実施形態の半導体装置１００の模式断面図である。本実施形態の半導体装置１００は、ショットキーダイオードである。
第１のダイヤモンド半導体層１２の導電型はｐ＋型である。ｐ型不純物としては、たとえばＢ（ボロン）が好ましく用いられる。ｐ型の第１のダイヤモンド半導体層１２におけるｐ型不純物濃度は、後述する第２のダイヤモンド半導体層１４に多くのホールを注入するため、たとえば、１０１８ａｔｏｍｓ／ｃｍ３以上であることが好ましい。
第２のダイヤモンド半導体層１４の導電型はｐ−型である。ｐ型の第２のダイヤモンド半導体層１４は、ドリフト層である。ｐ型不純物としては、たとえばＢ（ボロン）が好ましく用いられる。ｐ型の第２のダイヤモンド半導体層１４におけるｐ型不純物濃度は、高耐圧化のため、１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１６ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
複数の第３のダイヤモンド半導体層１６の導電型はｎ型である。ｎ型不純物としては、たとえばＰ（リン）が好ましく用いられる。複数のｎ型の第３のダイヤモンド半導体層１６におけるｎ型不純物濃度は、高耐圧化のため、１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下であることが好ましい。また、複数の第３のダイヤモンド半導体層１６は、順方向バイアスの印加で空乏化される。
ｐ型の第２のダイヤモンド半導体層１４の幅ｔｐ１とｎ型の第３のダイヤモンド半導体層１６の幅ｔｎ１は、高耐圧化のためと低オン抵抗化、高スイッチング速度化の観点から、０．５μｍ〜１０μｍの範囲にあることが好ましく、ｎ型の第３のダイヤモンド半導体層１６の埋め込み深さは０．３〜１μｍの範囲にあることが好ましい。ｔｐ１とｔｎ１は、たとえば、耐圧５ｋＶ級のダイオードであれば、それぞれ４μｍおよび２μｍであることが好ましい。また、ｎ型の第３のダイヤモンド半導体層１６の埋め込み深さは０．５μｍであることが好ましい。
ｐ型の第２のダイヤモンド半導体層の表面２０は、｛１００｝面から±１０度以内の面方位を有することが好ましい。また、複数のｎ型の第３のダイヤモンド半導体層の側面２２は、｛１１０｝面から±１０度以内の面方位を有することが好ましい。
第１の電極１８はショットキーダイオードのカソード（陰極）である。第１の電極１８とｐ型の第２のダイヤモンド半導体層１４および複数のｎ型の第３のダイヤモンド半導体層１６との接合は、ショットキー接合である。第１の電極１８は、Ｎｉ（ニッケル）、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ｍｏ（モリブデン）、Ｒｕ（ルテニウム）、ＷＣ（タングステンカーバイド）、Ａｕ（金）、Ｐｄ（パラジウム）、Ｉｒ（イリジウム）、Ｐｔ（白金）およびＲｈ（ロジウム）からなる第１の群から選択される少なくとも一種類の金属を備えることが好ましい。
第１の電極１８と接する、ｐ型の第２のダイヤモンド半導体層の表面２０と、複数のｎ型の第３のダイヤモンド半導体層の表面２８と、は酸素終端されている。たとえば、第２のダイヤモンド半導体層の表面２０と複数の第３のダイヤモンド半導体層の表面２８を、エネルギー分散型Ｘ線分光法（ＥＤＸ）により、酸素終端されているかどうかを分析する。
ここでＥＤＸは、たとえば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ、ＴＥＭ）や走査型電子顕微鏡（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ、ＳＥＭ）などの顕微鏡により本実施形態の半導体装置１００の断面を観察し、そのＴＥＭやそのＳＥＭに付属したＥＤＸ装置を用いることにより好ましく行うことができる。
ＥＤＸ装置による分析の空間分解能は一般的に５ｎｍ程度である。そのため、必ずしも表面において酸素が検出されなくても、ｐ型の第２のダイヤモンド半導体層１４および複数のｎ型の第３のダイヤモンド半導体層１６が第１の電極１８と接する界面から５ｎｍ以内の範囲において、Ｏ（酸素）がＥＤＸ装置の測定下限値以上に検出されれば、ｐ型の第２のダイヤモンド半導体層の表面２０と、複数のｎ型の第３のダイヤモンド半導体層の表面２８と、は酸素終端されているものとする。
本実施形態の半導体装置１００は、第１のダイヤモンド半導体層１２に電気的に接続される第２の電極１０を、さらに好ましく備えることができる。第２の電極１０は、ショットキーダイオードの陽極（アノード）である。第２の電極１０は、たとえば、図１に示されるように、第１のダイヤモンド半導体層１２の、第２のダイヤモンド半導体層１４が配置された面とは反対側の面に配置される。なお、第２の電極１０の配置としてはこれに限らず、疑似縦型構造を用いた配置など、公知の電極の配置をいずれも好ましく用いることができる。
第２の電極１０とダイヤモンド半導体層との接触は、オーミックであることが好ましい。たとえば、Ｔｉ（チタン）／Ｐｔ（白金）／Ａｕ（金）からなる電極を電子ビームにより蒸着し、Ａｒ（アルゴン）ガス雰囲気中で熱処理した電極は、ダイヤモンド半導体層に対して良いオーミック電極であるため、第２の電極１０として好ましく用いることができる。
酸素終端されたダイヤモンド半導体の表面においては、導電型がｎ型であるとｐ型であるとを問わず、そのフェルミ準位が、ダイヤモンド半導体層の上に配置された同一の金属との界面で、強くピン止めされる。
そのため、本実施形態の半導体装置１００においては、ｐ型の第２のダイヤモンド半導体層１４に対しても、複数のｎ型の第３のダイヤモンド半導体層１６に対しても、同一の金属を第１の電極１８に用いることにより、良好なショットキー接合を形成することができる。
ｎ型ダイヤモンド半導体層においては、第１の電極１８との界面で、フェルミ準位が伝導帯から４．３ｅＶの準位にピン止めされる。そのため、ショットキー障壁が高いことから、順方向バイアスの印加で、ｎ型のダイヤモンド半導体層は空乏化される。また、第１の電極１８からｎ型の第３のダイヤモンド半導体層１６には電子が移動しにくい。そのため、ｐ型の第２のダイヤモンド半導体層１４からｎ型の第３のダイヤモンド半導体層１６に注入されたホールは、第１の電極１８に到達するまで、電子との再結合などにより消滅しにくい。
さらに、ｎ型の第３のダイヤモンド半導体層１６における価電子帯は、ホールにとっての障壁が小さくなるように、第１の電極１８との界面で湾曲される。そのため、本実施形態の半導体装置１００においては、ホールにとっての抵抗が小さくなり、低いバイアス電圧で大きなオン電流が流れることから、低オン抵抗が実現可能となる。
また、ｎ型の第３のダイヤモンド半導体層１８が配置されておらずｐ型の第２のダイヤモンド半導体層１４と第１の電極１８が接する部分は、ｐ型ショットキーダイオードである。そのため、本実施形態の半導体装置１００は、全体として、低いバイアス電圧で大きなオン電流が流れ、低オン抵抗が実現可能となる。なお、本実施形態の半導体装置１００は、ホールが導電に寄与するユニポーラデバイスである。
逆方向バイアスの印加においては、ｐ型の第２のダイヤモンド半導体層１４に生じた空乏層が、隣接する複数のｎ型の第３のダイヤモンド半導体層１６に広がる。そのため、ショットキー接合界面における電界が緩和され、半導体装置１００の高耐圧化が実現可能となる。
ダイヤモンド半導体において、不純物のドーピングをイオン注入や固相拡散で行うことは困難である。そのため、ダイヤモンド半導体層の形成においては、通常、ダイヤモンド半導体層の形成時にドーピングをおこなう。
特に、ダイヤモンド半導体への、ｎ型不純物のドーピングは困難である。ここで、ｎ型不純物の、ダイヤモンド半導体への取り込みの効率は、取り込みをさせるダイヤモンド半導体の面方位に依存して異なる。たとえば、ｎ型不純物がＰ（リン）の場合、面方位が｛１１１｝である基板に｛１１１｝面を＜１１１＞方向に形成するときには、Ｐ（リン）の取り込み効率は０．０２％程度である。
これに対し、面方位が｛１１０｝である基板に｛１１０｝面を＜１１０＞方向に形成するときのＰ（リン）の取り込み効率は０．０００２％程度である。
そこで、効率良くｎ型不純物をダイヤモンド半導体にドープするため、ｎ型のダイヤモンド半導体を形成するときには、｛１１１｝面を＜１１１＞方向に形成することが好ましい。なおこのときには、ＣＨ４（メタン）ガスとＨ２（水素）ガスとの比を制御してαパラメータを調整することが好ましい。
本実施形態においては、第２のダイヤモンド半導体層の表面２０が｛１００｝面から±１０度以内の面方位を有し、第３のダイヤモンド半導体層の側面２２が｛１１０｝面から±１０度以内の面方位を有し、第２のダイヤモンド半導体層の底面２４が｛１００｝面から±１０度以内の面方位を有するものとする。これにより、第３のダイヤモンド半導体層１６の形成される方向が＜１１１＞方向に近くなるため、効率良くｎ型不純物を取り込ませながら第３のダイヤモンド半導体層１６を形成することができる。
以下、本実施形態の半導体装置の製造方法を示す。
本実施形態の半導体装置の製造方法は、ｐ型の第１のダイヤモンド半導体層上にｐ型不純物濃度が第１のダイヤモンド半導体層のｐ型不純物濃度より低いｐ型の第２のダイヤモンド半導体層をエピタキシャル成長によって形成し、第２のダイヤモンド半導体層上に溝を形成し、溝内に複数のｎ型の第３のダイヤモンド半導体層をエピタキシャル成長によって形成し、第１のダイヤモンド半導体層に電気的に接続される第２の電極を形成し、第２のダイヤモンド半導体層表面と複数のｎ型の第３のダイヤモンド半導体層表面とを酸素終端し、第２のダイヤモンド半導体層上および複数の第３のダイヤモンド半導体層上に、第２のダイヤモンド半導体層および複数の第３のダイヤモンド半導体層との接合がショットキー接合である第１の電極を形成するものである。
図２は、本実施形態の半導体装置１００の製造方法を示す模式図である。
まず、図２（ａ）の模式断面図に示すように、第１のダイヤモンド半導体層１２の上に、第２のダイヤモンド半導体層１４を、エピタキシャル成長により形成する。ここで、本実施形態の製造方法におけるエピタキシャル成長には、たとえば、マイクロ波プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いることが好ましい。
第１のダイヤモンド半導体層１２の主面および第２のダイヤモンド半導体層の表面２０は｛１００｝面から±１０度以内の面方位を有することが好ましい。また、さらに、本実施形態におけるｐ型のダイヤモンド半導体層を形成するための原料ガスとしては、たとえば、Ｈ２（水素）ガスと、ＣＨ４（メタン）ガスと、ｐ型不純物ガスとしてＢ２Ｈ６（ジボラン）ガスを、用いることが好ましい。
次に、図２（ｂ）の模式断面図に示すように、たとえばフォトリソグラフィー法とＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により、第２のダイヤモンド半導体層１４上に、複数の溝２６を形成する。ここで、第２のダイヤモンド半導体層の底面２４は、｛１００｝面から±１０度以内の面方位を有することが好ましい。
次に、図２（ｃ）の模式断面図に示すように、たとえばマイクロ波プラズマＣＶＤにより、溝２６内に複数のｎ型の第３のダイヤモンド半導体層１６を形成する。ここで、複数のｎ型の第３のダイヤモンド半導体層の側面２２は、｛１１０｝面から±１０度以内の面方位を有することが好ましい。
本実施形態におけるｎ型のダイヤモンド半導体層を形成するための原料ガスとしては、たとえば、Ｈ２（水素）ガスと、ＣＨ４（メタン）ガスと、ｎ型不純物ガスとしてＰＨ３（ホスフィン）ガスとを用いることが好ましい。Ｈ２ガスとＣＨ４ガスとｎ型不純物との比を適宜選択することにより、不純物濃度が適切に制御されたｎ型のダイヤモンド半導体層を形成することが好ましい。特に、ＣＨ４ガスとＨ２ガスとの比を制御してαパラメータを調整し、＜１１１＞方向にｎ型のダイヤモンド半導体層１６を形成するようにすることが好ましい。
図２（ｄ）は、図２（ｃ）の模式断面図に示した半導体装置を紙面上から見た模式図である。第２のダイヤモンド半導体層の表面２０が｛１００｝面の面方位を有する場合には、図２（ｄ）に示した半導体装置の、第２のダイヤモンド半導体層の表面２０に垂直な方向、すなわち紙面に垂直な方向は、＜１００＞方向となる。
複数のｎ型の第３のダイヤモンド半導体層の側面２２が｛１１０｝面の面方位を有する場合には、図２（ｄ）に示した半導体装置の、複数のｎ型の第３のダイヤモンド半導体層の側面２２に垂直な方向、すなわち紙面右の方向は、［０１−１］方向または＜１１０＞方向となる。また、紙面上の方向は、［０１１］方向または＜１１０＞方向となる。
次に、図２（ｅ）の模式断面図に示すように、第１のダイヤモンド半導体層１２の、第２のダイヤモンド半導体層１４が配置された面と反対側の面に、第１のダイヤモンド半導体層１２に電気的に接続される第２の電極１０を形成する。ここで、第２の電極１０の形成は、たとえば、Ｔｉ（チタン）／Ｐｔ（白金）／Ａｕ（金）を電子ビーム蒸着により堆積させた後に、Ａｒ（アルゴン）ガス雰囲気中６００℃の温度で、１０分間熱処理することによりおこなう。
次に、第２のダイヤモンド半導体層の表面２０と、複数の第３のダイヤモンド半導体層の表面２８とを、酸素終端する。ここで酸素終端には、たとえば、酸素プラズマアッシングによる処理などの公知の方法を好ましく用いることができる。
次に、第１の電極１８を、第２のダイヤモンド半導体層１４の上と複数の第３のダイヤモンド半導体１６の上に形成する。第２のダイヤモンド半導体層の表面２０と複数の第３のダイヤモンド半導体層の表面２８が酸素終端されていることにより、第１の電極１８との間に良好なショットキー接合が形成される。ここで、第１の電極１８の形成には、たとえば、電子ビーム蒸着を用いることが好ましい。
本実施形態の半導体装置１００によれば、上記構成を備えることにより、超高耐圧で低オン抵抗の半導体装置１００およびその製造方法の提供が可能となる。
（第２の実施形態）
本実施形態の半導体装置は、複数のｎ型の第３のダイヤモンド半導体層１６の形状が、第１の実施形態の複数のｎ型の第３のダイヤモンド半導体層１６の形状と異なっていること以外は、第１の実施形態と同様である。ここで、第１の実施形態の半導体装置と重複する点については、記載を省略する。
図３は、本実施形態の半導体装置１００の模式断面図である。
本実施形態の半導体装置１００においては、図３（ｂ）に示されるように、［１１０］方向における、単位長さあたりのｎ型の第３のダイヤモンド半導体層１６の側面２２の数が、第１の実施形態の半導体装置１００の側面２２の数より多い。これにより、ｎ型の第３のダイヤモンド半導体層１６を形成する過程で形成される、｛１１１｝面またはこれに近い面方位を有する面の数が増える。したがって、より短時間で複数の第３のダイヤモンド半導体層１６を形成することができる。
本実施形態の半導体装置１００によれば、上記構成を備えることにより、より短時間で製造できる、超高耐圧で低オン抵抗の半導体装置１００およびその製造方法の提供が可能となる。
以下、実施例を説明する。
（実施例１）
第１の実施形態の構造の半導体装置１００を製造した。
まず、ｐ型の第１のダイヤモンド半導体層１２の上にＨ２ガスとＣＨ４ガスとＢ２Ｈ６ガスを供給し、マイクロ波プラズマＣＶＤにより、ｐ型の第２のダイヤモンド半導体層１４を形成した。ここで、ｐ型の第１のダイヤモンド半導体層１２の主面およびｐ型の第２のダイヤモンド半導体層の表面２０の面方位は、｛１００｝面であった。
次に、フォトリソグラフィー法とＲＩＥ法により、第２のダイヤモンド半導体層１４の上に、複数の溝２６を形成した。ここで、第２のダイヤモンド半導体層の底面２４の面方位は、｛１００｝面であった。溝２６の側面の面方位は、｛１１０｝面であった。また、ｔｎ１とｔｐ１はそれぞれ２μｍおよび４μｍであった。さらに、溝２６の深さは０．５μｍであった。
次に、ＣＨ４ガスとＨ２ガスとＰＨ３ガスを供給し、溝２６内に複数のｎ型のダイヤモンド半導体層１６を形成した。このとき、ＣＨ４ガスとＨ２ガスとの比を制御してαパラメータを調整し、＜１１１＞方向に複数のｎ型のダイヤモンド半導体層１６を形成するようにした。複数のｎ型の第３のダイヤモンド半導体層の側面２２の面方位は｛１１０｝面であった。
ＳＩＭＳ（２次イオン質量分析法）による分析の結果、第１のダイヤモンド半導体層１２におけるＢ濃度は５×１０２０ａｔｏｍｓ／ｃｍ３であった。また、第２のダイヤモンド半導体層１４におけるＢ濃度は１×１０１５ａｔｏｍｓ／ｃｍ３であった。さらに、第３のダイヤモンド半導体層におけるＰ濃度は５×１０１７ａｔｏｍｓ／ｃｍ３であった。
次に、第１のダイヤモンド半導体層１２の、第２のダイヤモンド半導体層１４が配置された面と反対側の面に、第１のダイヤモンド半導体層１２に電気的に接続される第２の電極１０を形成した。ここで、第２の電極１０の形成は、Ｔｉ（チタン）／Ｐｔ（白金）／Ａｕ（金）を電子ビーム蒸着により堆積させた後に、Ａｒ（アルゴン）ガス雰囲気中６００℃の温度で、１０分間熱処理することによりおこなった。
次に、酸素プラズマアッシングにより、第２のダイヤモンド半導体層の表面２０と、複数の第３のダイヤモンド半導体層の表面２８とを、酸素終端した。
次に、電子ビーム蒸着により、Ｐｔからなる第１の電極１８を、第２のダイヤモンド半導体層の表面２０と複数の第３のダイヤモンド半導体層の表面２８との上に形成した。
製造した半導体装置１００のＩ−Ｖ特性を測定したところ、±１０Ｖにおける整流比１０桁以上、オン抵抗０．１ｍΩｃｍ２（３Ｖ）という結果が得られた。また、逆方向バイアスを１０ｋＶまで加えたが、ブレークダウンはおこらなかった。
（実施例２）
第２の実施形態の構造の半導体装置１００を製造した。
ｔｎ１とｔｐ１はそれぞれ２μｍおよび４μｍであった。また、ｔｎ２とｔｐ２はそれぞれ２μｍおよび４μｍであった。そのほかは、実施例１と同様に製造した。
製造した半導体装置１００のＩ−Ｖ特性を測定したところ、±１０Ｖにおける整流比１０桁以上、オン抵抗０．１ｍΩｃｍ２（３Ｖ）という結果が得られた。また、逆方向バイアスを１０ｋＶまで加えたが、ブレークダウンはおこらなかった。
以上述べた少なくとも一つの実施形態の半導体装置によれば、ｐ型の第１のダイヤモンド半導体層と、第１のダイヤモンド半導体層上に配置され、ｐ型不純物濃度が第１のダイヤモンド半導体層のｐ型不純物濃度より低く、表面が酸素終端されたｐ型の第２のダイヤモンド半導体層と、第２のダイヤモンド半導体層上に配置され、表面が酸素終端された複数のｎ型の第３のダイヤモンド半導体層と、第２のダイヤモンド半導体層上および複数の第３のダイヤモンド半導体層上に配置され、第２のダイヤモンド半導体層および複数の第３のダイヤモンド半導体層との接合がショットキー接合である第１の電極と、を備えることにより、超高耐圧で低オン抵抗の半導体装置の提供が可能となる。
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態及び実施例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態や実施例及びその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 第２の電極
１２ 第１のダイヤモンド半導体層
１４ 第２のダイヤモンド半導体層
１６ 第３のダイヤモンド半導体層
１８ 第１の電極
２０ 第２のダイヤモンド半導体層の表面
２２ 第３のダイヤモンド半導体層の側面
２４ 第２のダイヤモンド半導体層の底面
２６ 溝
２８ 第３のダイヤモンド半導体層の表面
１００ 半導体装置

Claims (7)

  1. ｐ型の第１のダイヤモンド半導体層と、
    前記第１のダイヤモンド半導体層上に配置され、ｐ型不純物濃度が前記第１のダイヤモンド半導体層のｐ型不純物濃度より低く、表面が酸素終端されたｐ型の第２のダイヤモンド半導体層と、
    前記第２のダイヤモンド半導体層上に配置され、表面が酸素終端された複数のｎ型の第３のダイヤモンド半導体層と、
    前記第２のダイヤモンド半導体層上および前記複数の第３のダイヤモンド半導体層上に配置され、前記第２のダイヤモンド半導体層および前記複数の第３のダイヤモンド半導体層との接合がショットキー接合である第１の電極と、
    を備えることを特徴とする半導体装置。
  2. 前記複数の第３のダイヤモンド半導体層のｎ型不純物がＰ（リン）であり、リン濃度が１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下であることを特徴とする請求項１記載の半導体装置。
  3. 前記複数の第３のダイヤモンド半導体層が、順方向バイアスの印加で空乏化されることを特徴とする請求項１または請求項２記載の半導体装置。
  4. 前記第２のダイヤモンド半導体層の表面が｛１００｝面から±１０度以内の面方位を有し、前記複数の第３のダイヤモンド半導体層の側面が｛１１０｝面から±１０度以内の面方位を有することを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第１の電極が、Ｎｉ（ニッケル）、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ｍｏ（モリブデン）、Ｒｕ（ルテニウム）、ＷＣ（タングステンカーバイド）、Ａｕ（金）、Ｐｄ（パラジウム）、Ｉｒ（イリジウム）、Ｐｔ（白金）およびＲｈ（ロジウム）からなる第１の群から選択される少なくとも一種類の金属を備えることを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第１のダイヤモンド半導体層に電気的に接続される第２の電極をさらに備えることを特徴とする請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. ｐ型の第１のダイヤモンド半導体層上に、ｐ型不純物濃度が前記第１のダイヤモンド半導体層のｐ型不純物濃度より低いｐ型の第２のダイヤモンド半導体層をエピタキシャル成長によって形成し、
    前記第２のダイヤモンド半導体層上に溝を形成し、
    前記溝内に複数のｎ型の第３のダイヤモンド半導体層をエピタキシャル成長によって形成し、
    前記第１のダイヤモンド半導体層に電気的に接続される第２の電極を形成し、
    前記第２のダイヤモンド半導体層表面と前記複数のｎ型の第３のダイヤモンド半導体層表面とを酸素終端し、
    前記第２のダイヤモンド半導体層上および前記複数の第３のダイヤモンド半導体層上に、前記第２のダイヤモンド半導体層および前記複数の第３のダイヤモンド半導体層との接合がショットキー接合である第１の電極を形成することを特徴とする半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109037356A (zh) * 2018-10-15 2018-12-18 无锡新洁能股份有限公司 一种高耐压的碳化硅肖特基二极管及其制造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3004853B1 (fr) * 2013-04-22 2016-10-21 Centre Nat Rech Scient Procede de fabrication d'une diode schottky sur un substrat en diamant
RU174126U1 (ru) * 2016-12-27 2017-10-03 Федеральное государственное бюджетное научное учреждение "Технологический институт сверхтвердых и новых углеродных материалов" (ФГБНУ ТИСНУМ) Алмазный диод с барьером шоттки
EP3379580A1 (en) * 2017-03-22 2018-09-26 Evince Technology Ltd Diamond semiconductor device
JP6703683B2 (ja) * 2017-12-20 2020-06-03 国立研究開発法人産業技術総合研究所 単結晶ダイヤモンドおよびそれを用いた半導体素子
US10497817B1 (en) * 2018-07-09 2019-12-03 Wisconsin Alumni Research Foundation P-n diodes and p-n-p heterojunction bipolar transistors with diamond collectors and current tunneling layers
US10685716B1 (en) * 2019-04-11 2020-06-16 Yield Microelectronics Corp. Method of fast erasing low-current EEPROM array
US11380763B2 (en) * 2019-04-29 2022-07-05 Arizona Board Of Regents On Behalf Of Arizona State University Contact structures for n-type diamond
CN110504329A (zh) * 2019-07-24 2019-11-26 中山大学 一种低导通电阻高耐压金刚石功率二极管的制备方法
CN110690106A (zh) * 2019-10-22 2020-01-14 北京大学东莞光电研究院 一种单晶金刚石芯片的制备方法
CN111778549B (zh) * 2020-06-10 2022-02-25 湖南宇星碳素有限公司 一种直拉法制备硅单晶用单晶炉

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001085704A (ja) * 1999-09-14 2001-03-30 Hitachi Ltd ＳｉＣショットキーダイオード
JP2002359378A (ja) * 2001-03-28 2002-12-13 Toshiba Corp 半導体装置及びその製造方法
JP2009054640A (ja) * 2007-08-23 2009-03-12 National Institute Of Advanced Industrial & Technology 高出力ダイヤモンド半導体素子

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE0101848D0 (sv) 2001-05-25 2001-05-25 Abb Research Ltd A method concerning a junction barrier Schottky diode, such a diode and use thereof
US6524900B2 (en) 2001-07-25 2003-02-25 Abb Research, Ltd Method concerning a junction barrier Schottky diode, such a diode and use thereof
US7728403B2 (en) * 2006-05-31 2010-06-01 Cree Sweden Ab Semiconductor device
WO2008136259A1 (ja) * 2007-04-27 2008-11-13 National Institute Of Advanced Industrial Science And Technology ダイヤモンド半導体素子におけるショットキー電極及びその製造方法
JP2009044570A (ja) 2007-08-10 2009-02-26 Alpine Electronics Inc 車両死角補助システム
JP5099486B2 (ja) * 2007-08-23 2012-12-19 独立行政法人産業技術総合研究所 高出力ダイヤモンド半導体素子
US20090050899A1 (en) * 2007-08-23 2009-02-26 National Institute of Advanced Industrial Scinece and Technology High-output diamond semiconductor element
US20090224354A1 (en) * 2008-03-05 2009-09-10 Cree, Inc. Junction barrier schottky diode with submicron channels
US7851881B1 (en) * 2008-03-21 2010-12-14 Microsemi Corporation Schottky barrier diode (SBD) and its off-shoot merged PN/Schottky diode or junction barrier Schottky (JBS) diode
JP5565895B2 (ja) 2008-03-26 2014-08-06 日産自動車株式会社 半導体装置
US8778788B2 (en) * 2011-10-11 2014-07-15 Avogy, Inc. Method of fabricating a gallium nitride merged P-i-N Schottky (MPS) diode
JP6090763B2 (ja) 2011-10-17 2017-03-08 ローム株式会社 半導体装置
JP6139340B2 (ja) 2013-09-03 2017-05-31 株式会社東芝 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001085704A (ja) * 1999-09-14 2001-03-30 Hitachi Ltd ＳｉＣショットキーダイオード
JP2002359378A (ja) * 2001-03-28 2002-12-13 Toshiba Corp 半導体装置及びその製造方法
JP2009054640A (ja) * 2007-08-23 2009-03-12 National Institute Of Advanced Industrial & Technology 高出力ダイヤモンド半導体素子

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109037356A (zh) * 2018-10-15 2018-12-18 无锡新洁能股份有限公司 一种高耐压的碳化硅肖特基二极管及其制造方法
CN109037356B (zh) * 2018-10-15 2024-05-10 无锡新洁能股份有限公司 一种高耐压的碳化硅肖特基二极管及其制造方法

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