JP2015109487A - バンドパスフィルタ回路および積層バンドパスフィルタ - Google Patents

Abstract

【課題】通過帯域外の減衰の大きいバンドパスフィルタを提供する。
【解決手段】入力端子と、出力端子と、信号ラインと、複数の主ＬＣ並列共振器とを備え、複数の主ＬＣ並列共振器は、それぞれ一方端が信号ラインに接続され、他方端が一括してグランドに接地され、複数の主ＬＣ並列共振器の一括された他方端と、グランドとの間に、インダクタとキャパシタとで構成される減衰極形成用の少なくとも1つの副ＬＣ並列共振器を挿入したパスフィルタ回路とした。
【選択図】図２

Description

この発明は、高周波機器に使用されるバンドパスフィルタ回路および積層バンドパスフィルタに関するものである。

ノート型パーソナルコンピュータや、スマートフォン、タブレット端末、携帯電話などのモバイル機器の中で、一定の周波数帯域の信号のみを通過させる電子部品として、バンドパスフィルタが使われている。

バンドパスフィルタの基本的な構成として、特許文献１に開示されているような、入力端子と出力端子とをつなぐ信号ラインにＬＣ並列共振回路を接続したＬＣ共振回路型のバンドパスフィタが知られている。

ＷＯ２００８／１４３０７１号公報

特許文献１に開示されているような従来のＬＣ共振回路型のバンドパスフィタを、２段のＬＣ並列共振回路で構成した積層バンドパスフィルタの等価回路を図１２に示す。

また、図１２に示した従来の積層バンドパスフィタのシミュレーションによる減衰特性を図１３に示す。

図１３からわかるように、この積層バンドパスフィタの減衰特性は、通過帯域よりも高周波側の立下りが緩やかである。従って、通過帯域が近い他の高周波デバイスが近傍にある場合、減衰量が小さい周波数帯域では相互に干渉してしまい、受信感度を劣化させるおそれがある。

高周波デバイスの混信を防止するためには、通過帯域外の減衰の大きいバンドパスフィルタが要求されるが、上記回路構成からなるバンドパスフィタでは、市場の要求に対応できない場合があった。

そこで、本発明は、高周波デバイスの相互の受信感度の劣化を避けるため、通過帯域外の減衰が大きいバンドパスフィルタを提供することを目的とする。その手段として本発明のバンドパスフィルタ回路は、入力端子と、出力端子と、入力端子と出力端子とをつなぐ信号ラインと、インダクタとキャパシタとで構成される複数の主ＬＣ並列共振器とを備え、複数の主ＬＣ並列共振器は、所定の電磁的結合をなすよう構成され、かつそれぞれ一方端が信号ラインに接続され、他方端が一括してグランドに接地され、複数の主ＬＣ並列共振器の一括された他方端と、グランドとの間に、インダクタとキャパシタとで構成される減衰極形成用の少なくとも１つの副ＬＣ並列共振器を挿入するようにした。

なお、副ＬＣ並列共振器は、主共振ＬＣ共振器の共振周波数よりも高い共振周波数を有するものとすることができる。この場合には、通過帯域外の高周波側の減衰特性の改善が期待できる。

また、本発明のバンドパスフィルタ回路は、複数の誘電体層と、複数のキャパシタ形成用の導体パターンと、複数のインダクタ形成用の導体パターンと、少なくとも１つのグランド用の導体パターンと、複数の導体ビアとを備えた積層バンドパスフィルタとして構成することができる。

本発明のバンドパスフィルタ回路によれば、減衰極形成用の副ＬＣ並列共振回路を挿入することで、バンドパスフィルタの通過帯域外に減衰極を作り、バンドパスフィルタの通過帯域外の減衰特性を改善することができる。

第１の実施形態にかかる積層バンドパスフィルタを示す分解斜視図である。 第１の実施形態にかかる積層バンドパスフィルタの等価回路である。 第１の実施形態にかかる積層バンドパスフィルタの減衰特性を示すグラフである。 第２の実施形態にかかる積層バンドパスフィルタに使用した誘電体層１ｈおよび導体パターン２ｌを示す斜視図である。 第２の実施形態にかかる積層バンドパスフィルタの減衰特性を示すグラフである。 第３の実施形態にかかる積層バンドパスフィルタに使用した誘電体層１ｈおよび導体パターン２ｌを示す斜視図である。 第３の実施形態にかかる積層バンドパスフィルタの減衰特性を示すグラフである。 第４の実施形態にかかる積層バンドパスフィルタに使用した誘電体層１ｈおよび導体パターン２ｌを示す斜視図である。 第４の実施形態にかかる積層バンドパスフィルタの減衰特性を示すグラフである。 第５の実施形態にかかる積層バンドパスフィルタに使用した誘電体層１ｈおよび導体パターン２ｌを示す斜視図である。 第５の実施形態にかかる積層バンドパスフィルタの減衰特性を示すグラフである。 従来の積層バンドパスフィルタの等価回路である。 図１２に示した従来の積層バンドパスフィルタの減衰特性を示すグラフである。

以下、図面とともに、本発明の実施形態について説明する。
［第１の実施形態］
図１、図２に、本発明の第１の実施形態にかかるバンドパスフィルタ回路、およびその回路を構成した積層バンドパスフィルタを示す。ただし、図１は分解斜視図であり、図２は等価回路である。図１に示すように、本実施形態の積層バンドパスフィルタは、上から順に積層された誘電体層１ａ〜１ｈを備える。誘電体層１ａ〜１ｈの材質には、低温同時焼成セラミック基板（ＬＴＣＣ基板）、アルミナ基板、樹脂系基板など、従来から積層バンドパスフィルタに使用されているものを使用することができる。

積層された誘電体層１ａ〜１ｈの主面には、必要に応じて、所定のパターン形状からなる導体パターン２ａ〜２ｍが形成されている。なお、誘電体層の層間に必ず導体パターンが形成されるわけではなく、導体パターンが形成されない層間があっても良い。導体パターン２ａ〜２ｍの材質には、Ａｇ，Ｃｕ，Ａｕ，Ａｇ−Ｐｄ等、従来から積層バンドパスフィルタに使用されているものを使用することができる。

積層された誘電体層１ａ〜１ｈには、必要に応じて、所定の位置に、両主面間を貫通して導体ビア３ａ〜３ｈが形成されている。導体ビア３ａ〜３ｈの材質には、Ａｇ，Ｃｕ，Ａｕ，Ａｇ−Ｐｄ等、従来から積層バンドパスフィルタに使用されているものを使用することができる。なお、異なる誘電体層に形成された導体ビアに、同じ符号を付している場合があるが、これは、それらの導体ビアが相互に接続されていることを表している。たとえば、誘電体層１ｃ〜１ｇには、それぞれに導体ビア３ｇが形成されているが、これらの導体ビア３ｇは相互に接続されている。

最も下に積層された誘電体層１ｈの下側主面には、入力端子電極４ａ、出力端子電極４ｂ、グランド端子電極用の導体パターン２ｍが形成されている。入力端子電極４ａ、出力端子電極４ｂの材質には、Ａｇ，Ｃｕ，Ａｕ，Ａｇ−Ｐｄ等、従来から積層バンドパスフィルタに使用されているものを使用することができる。

第１の実施形態にかかる積層バンドバスフィルタは、入力端子電極４ａ、出力端子電極４ｂ、導体パターン２ａ〜２ｍが、導体ビア３ａ〜３ｈにより接続されて、図２の等価回路に示すバンドバスフィルタ回路が構成されている。

以下、さらに詳細に、各誘電体層１ａ〜１ｈ、および、それらに形成された入力端子電極４ａ、出力端子電極４ｂ、導体パターン２ａ〜２ｍ、導体ビア３ａ〜３ｈについて説明する。なお、説明の都合上、最も下に積層された誘電体層１ｈについて最初に説明し、その後、順に上に積層された誘電体層について説明し、最も上に積層された誘電体層１ａについて最後に説明する。

上述のとおり、最も下に積層された誘電体層１ｈの下側主面には、入力端子電極４ａ、出力端子電極４ｂ、グランド端子電極用の導体パターン２ｍが形成されている。また、誘電体層１ｈの両主面間を貫通して、導体ビア３ａ、３ｄ、３ｈが形成されている。そして、導体ビア３ａは入力端子電極４ａと、導体ビア３ｄは出力端子電極４ｂと、導体ビア３ｈはグランド端子電極用の導体パターン２ｍとそれぞれ接続されている。

誘電体層１ｈの上側主面には、導体パターン２ｌが形成されている。導体パターン２ｌは、矩形のキャパシタ形成用の導体パターン２ｌｃと、導体パターン２ｌｃから延出されたインダクタ形成用の導体パターン２ｌｉとからなる。また、誘電体層１ｈの両主面間を貫通して、導体ビア３ａ、３ｄ、３ｈが形成されている。誘電体層１ｈに形成された導体ビア３ｈは、導体パターン２ｌのインダクタ形成用の導体パターン２ｌｉと接続されている。また、誘電体層１ｈに形成された導体ビア３ａは、誘電体層１ｈに形成された同じ符号の導体ビア３ａと接続され、誘電体層１ｈに形成された導体ビア３ｄは、誘電体層１ｈに形成された同じ符号の導体ビア３ｄと接続され、誘電体層１ｈに形成された導体ビア３ｈは、誘電体層１ｈに形成された同じ符号の導体ビア３ｈと接続されている。（上述したように、隣接する誘電体層にそれぞれ形成された同じ符号の導電ビアは相互に接続されているが、以下においては、煩雑になるため、その説明を省略する場合がある。）
誘電体層１ｈの上には、誘電体層１ｇが積層されている。誘電体層１ｇの上側主面には、それぞれ矩形のキャパシタ形成用の導体パターン２ｊと２ｋとが形成されている。また、誘電体層１ｇの両主面間を貫通して、導体ビア３ａ、３ｄ、３ｇが形成されている。導体ビア３ａは、キャパシタ形成用の導体パターン２ｊと接続されている。導体ビア３ｄは、キャパシタ形成用の導体パターン２ｋと接続されている。導体ビア３ｇは、誘電体層１ｈの上側主面に形成された導体パターン２ｌのキャパシタ形成用の導体パターン２ｌｃと接続されている。

誘電体層１ｇの上には、誘電体層１ｆが積層されている。誘電体層１ｆの上側主面には、矩形のキャパシタ形成用の導体パターン２ｉが形成されている。また、誘電体層１ｆの両主面間を貫通して、導体ビア３ａ、３ｄ、３ｇが形成されている。導体ビア３ｇは、キャパシタ形成用の導体パターン２ｉと接続されている。

誘電体層１ｆの上には、誘電体層１ｅが積層されている。誘電体層１ｅの上側主面には、それぞれ矩形のキャパシタ形成用の導体パターン２ｇと２ｈとが形成されている。また、誘電体層１ｅの両主面間を貫通して、導体ビア３ａ、３ｄ、３ｇが形成されている。導体ビア３ａは、キャパシタ形成用の導体パターン２ｇと接続されている。導体ビア３ｄは、キャパシタ形成用の導体パターン２ｈと接続されている。

誘電体層１ｅの上には、誘電体層１ｄが積層されている。誘電体層１ｄの上側主面には、矩形のキャパシタ形成用の導体パターン２ｆが形成されている。また、誘電体層１ｄの両主面間を貫通して、導体ビア３ａ、３ｄ、３ｇが形成されている。キャパシタ形成用の導体パターン２ｆは、いずれの導体ビアとも接続されていない。

誘電体層１ｄの上には、誘電体層１ｃが積層されている。誘電体層１ｃの上側主面には、一方の長辺に沿ってインダクタ形成用の導体パターン２ｃが形成され、両方の短辺に沿ってそれぞれインダクタ形成用の導体パターン２ｄと２ｅとが形成されている。また、誘電体層１ｄの両主面間を貫通して、導体ビア３ａ、３ｄ、３ｇが形成されている。導体ビア３ａは、インダクタ形成用の導体パターン２ｄの一方端と接続されている。導体ビア３ｄは、インダクタ形成用の導体パターン２ｅの一方端と接続されている。導体ビア３ｇは、インダクタ形成用の導体パターン２ｃの中央部分と接続されている。

誘電体層１ｃの上には、誘電体層１ｂが積層されている。誘電体層１ｂの厚みは、他の誘電体層1ａ、１ｃ〜１ｈよりも大きい。誘電体層１ｂは、厚みの大きい１枚の誘電体層で形成しても良いが、誘電体層1ａ、１ｃ〜１ｈと同じ厚みの誘電体層を複数枚積層して形成しても良い。誘電体層１ｂの上側主面には、両方の短辺に沿ってそれぞれインダクタ形成用の導体パターン２ａと２ｂとが形成されている。また、誘電体層１ｂの両主面間を貫通して、導体ビア３ｂ、３ｃ、３ｅ、３ｆが形成されている。導体ビア３ｂは、インダクタ形成用の導体パターン２ａの一方端と、誘電体層１ｃに形成されたインダクタ形成用の導体パターン２ｄの他方端とに、それぞれ接続されている。導体ビア３ｃは、インダクタ形成用の導体パターン２ａの他方端と、誘電体層１ｃに形成されたインダクタ形成用の導体パターン２ｃの一方端とに、それぞれ接続されている。導体ビア３ｅは、インダクタ形成用の導体パターン２ｂの一方端と、誘電体層１ｃに形成されたインダクタ形成用の導体パターン２ｅの他方端とに、それぞれ接続されている。導体ビア３ｆは、インダクタ形成用の導体パターン２ｂの他方端と、誘電体層１ｃに形成されたインダクタ形成用の導体パターン２ｃの他方端とに、それぞれ接続されている。

誘電体層１ｂの上には、誘電体層１ａが積層されている。誘電体層１ａは保護層であり、導体パターンや導体ビアは形成されていない。

以上の構造からなる第１の実施形態にかかる積層バンドパスフィルタは、図２に示す等価回路を有する。

第１の実施形態にかかる積層バンドパスフィルタにおいては、入力端子電極４ａと出力端子電極４ｂとの間に、途中に結合キャパシタＣ０を挿入して、信号ラインが構成されている。

結合キャパシタＣ０は、主に、キャパシタ形成用の導体パターン２ｇとキャパシタ形成用の導体パターン２ｆとの間に構成されるキャパシタと、キャパシタ形成用の導体パターン２ｆとキャパシタ形成用の導体パターン２ｈとの間に構成されるキャパシタとが、直列に接続されて構成されている。

この結果、信号ラインは、入力端子電極４ａ、導体ビア３ａ、キャパシタ形成用の導体パターン２ｇ、キャパシタ形成用の導体パターン２ｆ、キャパシタ形成用の導体パターン２ｈ、導体ビア３ｄ、出力端子電極４ｂを順に接続した経路からなる。

第１の実施形態にかかる積層バンドパスフィルタは、キャパシタＣ１とインダクタＬ１とが並列に接続されたものからなる第１段目の主ＬＣ並列共振器と、キャパシタＣ２とインダクタＬ２とが並列に接続されたものからなる第２段目の主ＬＣ並列共振器とを備える。第１段目の主ＬＣ並列共振器は、一方端が、入力端子電極４ａと結合キャパシタＣ０との間の信号ラインに接続されている。第２段目の主ＬＣ並列共振器は、一方端が、結合キャパシタＣ０と出力端子電極４ｂとの間の信号ラインに接続されている。

第１段目の主ＬＣ並列共振器のキャパシタＣ１は、主に、キャパシタ形成用の導体パターン２ｊとキャパシタ形成用の導体パターン２ｉとの間に構成されるキャパシタと、キャパシタ形成用の導体パターン２ｇとキャパシタ形成用の導体パターン２ｉとの間に構成されるキャパシタとが、並列に接続されたものから構成されている。

第１段目の主ＬＣ並列共振器のインダクタＬ１は、主に、インダクタ形成用の導体パターン２ｄと、導体ビア３ｂと、インダクタ形成用の導体パターン２ａと、導体ビア３ｃと、インダクタ形成用の導体パターン２ｃの半分（図１において左側の半分）とが、順に接続されたものから構成されている。

第２段目の主ＬＣ並列共振器のキャパシタＣ２は、主に、キャパシタ形成用の導体パターン２ｋとキャパシタ形成用の導体パターン２ｉとの間に構成されるキャパシタと、キャパシタ形成用の導体パターン２ｈとキャパシタ形成用の導体パターン２ｉとの間に構成されるキャパシタとが、並列に接続されたものから構成されている。

第２段目の主ＬＣ並列共振器のインダクタＬ２は、主に、インダクタ形成用の導体パターン２ｅと、導体ビア３ｅと、インダクタ形成用の導体パターン２ｂと、導体ビア３ｆと、インダクタ形成用の導体パターン２ｃの半分（図１において右側の半分）とが、順に接続されたものから構成されている。

第１段目の主ＬＣ並列共振器の他方端と、第２段目の主ＬＣ並列共振器の他方端とは、導体ビア３ｇにおいて一括されたうえで、誘電体層１ｈに形成された導体パターン２ｌのキャパシタ形成用の導体パターン２ｌｃに接続されている。

第１の実施形態にかかる積層バンドパスフィルタは、キャパシタＣ３とインダクタＬ３とが並列に接続された、減衰極形成用の副ＬＣ並列共振器を備える。

副ＬＣ並列共振器のキャパシタＣ３は、誘電体層１ｈを挟んで対向するキャパシタ形成用の導体パターン２ｌｃとグランド用の導体パターン２ｍとの間に構成されるキャパシタにより構成されている。すなわち、副ＬＣ並列共振器のキャパシタＣ３においては、一方のキャパシタ電極として、グランド用の導体パターン２ｍが兼用されている。

副ＬＣ並列共振器のインダクタＬ３は、インダクタ形成用の導体パターン２ｌｉと、導電ビア３ｈが接続されたものから構成されている。

減衰極形成用の副ＬＣ並列共振器は、一方端が導体ビア３ｇに接続され、他方端がグランド用の導体パターン２ｍに導体ビア３ｈを介して接続されて接地されている。

以上のような構造および等価回路からなる第１の実施形態にかかる積層バンドパスフィルタは、従来の積層バンドパスフィルタと同様に、たとえば次の製造方法により製造することができる。なお、以下においては、１個の積層バンドパスフィルタを製造する場合を例にして説明するが、実際の製造工程においては、複数個取りのできる大きなマザーグリーンシートを準備し、複数の積層バンドパスフィルタを一括して製造する場合が多い。この場合には、一体となっている複数の積層バンドパスフィルタを、製造工程のどこかの段階で、個々の積層バンドパスフィルタに分割する。

まず、複数の誘電体グリーンシートを準備する。誘電体グリーンシートは、それぞれ、誘電体層１ａ〜１ｈのいずれかを形成するためのものである。

次に、誘電体層１ｂ〜１ｈ用の誘電体グリーンシートに、導体ビア３ａ〜３ｈを形成するための孔を形成する。孔は、たとえば、レーザー光を照射することにより形成する。

次に、誘電体層１ｂ〜１ｈ用の誘電体グリーンシートに、導体パターン２ａ〜２ｍ、入力端子電極４ａ、出力端子電極４ｂおよび導体ビア３ａ〜３ｈを形成する。具体的には、たとえば、誘電体層１ｂ〜１ｈ用の誘電体グリーンシートのいずれかの主面に、導電性ペーストを所定のパターン形状に印刷する。この結果、誘電体層１ｂ〜１ｈ用の誘電体グリーンシートの導体ビア３ａ〜３ｈを形成するための孔の内部に、導電性ペーストが充填されて導体ビア３ａ〜３ｈが形成される。また、誘電体層１ｂ〜１ｈ用の誘電体グリーンシートのいずれかの主面に、導体パターン２ａ〜２ｍ、入力端子電極４ａ、出力端子電極４ｂが形成される。

次に、誘電体層１ａ用の誘電体グリーンシートと、誘電体層１ｂ〜１ｈ用の誘電体グリーンシートを積層し、加圧圧着して積層体を形成する。

最後に、積層体を所定のプロファイルで焼成して、第１の実施形態にかかる積層バンドパスフィルタを完成させる。

図３に、第１の実施形態にかかる積層バンドパスフィルタの減衰特性を示す。本実施形態の積層バンドパスフィルタは、第１段目の主ＬＣ並列共振器の他方端と、第２段目の主ＬＣ並列共振器の他方端とが一括され、その一括された他方端とグランドとの間に、減衰極形成用の副ＬＣ並列共振器が挿入されているため、通過帯域外の高周波側の減衰量が大きくなっている。本実施形態の積層バンドパスフィルタは、図１３に示す従来の積層バンドパスフィルタの減衰特性に比べて、高周波側での混信のおそれが小さい。

以上、本発明の第１の実施形態にかかるバンドパスフィルタ回路、およびその回路を構成した積層バンドパスフィルタについて説明した。しかしながら、本発明の内容が上記の内容に限定されることはなく、発明の趣旨に沿って、種々の変更をなすことができる。

たとえば、第１の実施形態にかかる積層バンドパスフィルタでは、副ＬＣ並列共振器のキャパシタＣ３を、隣接する２層の誘電体層である誘電体層１ｈを挟んで対向するキャパシタ形成用の導体パターン２ｌｃとグランド用の導体パターン２ｍとで構成しているが、誘電体層の層数はこれには限定されず２層以上に増加させてもよい。

また、第１の実施形態にかかるバンドパスフィルタ回路および積層バンドパスフィルタでは、２つの主ＬＣ並列共振器を備えた２段のバンドパスフィルタとしているが、主ＬＣ並列共振器を３つ以上にして３段以上のバンドパスフィルタとしても良い。

また、副ＬＣ並列共振器を１つ以上追加し、それらの副ＬＣ並列共振器を並列に接続するようにしても良い。
［第２の実施形態］
第２の実施形態にかかる積層バンドパスフィルタは、図１に示した第１の実施形態にかかる積層バンドパスフィルタの誘電体層１ｈに形成された導体パターン２ｌの形状を変えた。第２の実施形態にかかる積層バンドパスフィルタの他の部分は、第１の実施形態にかかる積層バンドパスフィルタと同じにした。

図４に、第２の実施形態にかかる積層バンドパスフィルタの誘電体層１ｈ、および誘電体層１ｈの上側主面に形成された導体パターン２ｌを示す。（説明の便宜上、第１および第２の積層バンドパスフィルタのいずれにおいても、当該誘電体層に１ｈの符号を付け、その上側主面に形成された導体パターンに符号２ｌを付けた。第３以降の実施形態においても同じ。）
第２の実施形態にかかる積層バンドパスフィルタにおいては、導体パターン２ｌのインダクタ形成用の導体パターン２ｌｉを、第１の実施形態よりも短くし、減衰極形成用の副ＬＣ並列共振器のインダクタＬ３のインダクタンス値を小さくした。キャパシタ形成用の導体パターン２ｌｃの形状は変更していないので、副ＬＣ並列共振器のキャパシタＣ３のキャパシタンス値は変わらない。

図５に、第２の実施形態にかかる積層バンドパスフィルタの減衰特性を示す。第２の実施形態にかかる積層バンドパスフィルタの減衰特性は、図３に示した第１の実施形態にかかる積層バンドパスフィルタの減衰特性に比べて減衰極が高い周波数にシフトした。

第２の実施形態では、第１の実施形態を基準とし、副ＬＣ並列共振器のキャパシタＣ３のキャパシタンス値を固定して、インダクタＬ３のインダクタンス値を変化させたものである。インダクタＬ３のインダクタンス値を変化させるために、キャパシタ形成用の導体パターン２ｌｃから導体ビア３ｈまでのインダクタ形成用の導体パターン２ｌｉの長さを直線で変化させているが、曲線、矩形、蛇行、鋸状など、所望のインダクタンス値を得るためには、どのような形状であっても良い。また、誘電体層１ｈの厚みを変えることでも、インダクタＬ３のインダクタンス値の変更が可能である。

このように、副ＬＣ並列共振器のインダクタＬ３のインダクタンス値を変化させることにより、減衰極の周波数の調整が可能である。
［第３の実施形態］
第３の実施形態にかかる積層バンドパスフィルタも、図１に示した第１の実施形態にかかる積層バンドパスフィルタの誘電体層１ｈに形成された導体パターン２ｌの形状を変えた。第３の実施形態にかかる積層バンドパスフィルタの他の部分は、第１の実施形態にかかる積層バンドパスフィルタと同じにした。

図６に、第３の実施形態にかかる積層バンドパスフィルタの誘電体層１ｈ、および誘電体層１ｈの上側主面に形成された導体パターン２ｌを示す。

第３の実施形態にかかる積層バンドパスフィルタにおいては、導体パターン２ｌのインダクタ形成用の導体パターン２ｌｉを、第１の実施形態よりも長くし、減衰極形成用の副ＬＣ並列共振器のインダクタＬ３のインダクタンス値を大きくした。キャパシタ形成用の導体パターン２ｌｃの形状は変更していないので、副ＬＣ並列共振器のキャパシタＣ３のキャパシタンス値は変わらない。

図７に、第３の実施形態にかかる積層バンドパスフィルタの減衰特性を示す。第３の実施形態にかかる積層バンドパスフィルタの減衰特性は、図３に示した第１の実施形態にかかる積層バンドパスフィルタの減衰特性に比べて減衰極が低い周波数にシフトした。
［第４の実施形態］
第４の実施形態にかかる積層バンドパスフィルタも、図１に示した第１の実施形態にかかる積層バンドパスフィルタの誘電体層１ｈに形成された導体パターン２ｌの形状を変えた。第４の実施形態にかかる積層バンドパスフィルタの他の部分は、第１の実施形態にかかる積層バンドパスフィルタと同じにした。

図８に、第４の実施形態にかかる積層バンドパスフィルタの誘電体層１ｈ、および誘電体層１ｈの上側主面に形成された導体パターン２ｌを示す。

第４の実施形態にかかる積層バンドパスフィルタにおいては、導体パターン２ｌのキャパシタ形成用の導体パターン２ｌｃの面積を第１の実施形態よりも小さくし、減衰極形成用の副ＬＣ並列共振器のキャパシタＣ３のキャパシタンス値を小さくした。インダクタンス形成用の導体パターン２ｌｉの形状は変更していないので、副ＬＣ並列共振器のインダクタＬ３のインダクタンス値は変わらない。

図９に、第４の実施形態にかかる積層バンドパスフィルタの減衰特性を示す。第４の実施形態にかかる積層バンドパスフィルタの減衰特性は、図３に示した第１の実施形態にかかる積層バンドパスフィルタの減衰特性に比べて減衰極が高い周波数にシフトした。

第４の実施形態は、第１の実施形態を基準とし、副ＬＣ並列共振器のインダクタＬ３のインダクタンス値を固定して、キャパシタＣ３のキャパシタンス値を変化させたものである。キャパシタＣ３のキャパシタンス値を変化させるために、導体パターン２ｌのキャパシタ形成用の導体パターン２ｌｃの形状を変化させているが、グランド端子電極用の導体パターン２ｍの形状を変更したり、誘電体層１ｈの材料を変更したり、誘電体層１ｈの厚みを変更することに、キャパシタＣ３のキャパシタンス値は変更可能である。
［第５の実施形態］
第５の実施形態にかかる積層バンドパスフィルタも、図１に示した第１の実施形態にかかる積層バンドパスフィルタの誘電体層１ｈに形成された導体パターン２ｌの形状を変えた。第５の実施形態にかかる積層バンドパスフィルタの他の部分は、第１の実施形態にかかる積層バンドパスフィルタと同じにした。

図１０に、第５の実施形態にかかる積層バンドパスフィルタの誘電体層１ｈ、および誘電体層１ｈの上側主面に形成された導体パターン２ｌを示す。

第５の実施形態にかかる積層バンドパスフィルタにおいては、導体パターン２ｌのキャパシタ形成用の導体パターン２ｌｃの面積を第１の実施形態よりも大きくし、減衰極形成用の副ＬＣ並列共振器のキャパシタＣ３のキャパシタンス値を大きくした。インダクタンス形成用の導体パターン２ｌｉの形状は変更していないので、副ＬＣ並列共振器のインダクタＬ３のインダクタンス値は変わらない。

図１１に、第５の実施形態にかかる積層バンドパスフィルタの減衰特性を示す。第５の実施形態にかかる積層バンドパスフィルタの減衰特性は、図３に示した第１の実施形態にかかる積層バンドパスフィルタの減衰特性に比べて減衰極が低い周波数にシフトした。

１ａ〜１ｉ 誘電体層
２ａ〜２ｍ 導体パターン
３ａ〜３ｈ 導体ビア
４ａ 入力端子電極
４ｂ 出力端子電極
Ｃ０ 結合キャパシタ
Ｃ１、Ｃ２ 共振コンデンサ
Ｌ１、Ｌ２ 共振コイル
Ｃ３ 減衰極形成用コンデンサ
Ｌ３ 減衰極形成用共振コイル

Claims (4)

1. 入力端子と、出力端子と、前記入力端子と前記出力端子とをつなぐ信号ラインと、インダクタとキャパシタとで構成される複数の主ＬＣ並列共振器とを備え、
   前記複数の主ＬＣ並列共振器は、所定の電磁的結合をなすよう構成され、かつそれぞれ一方端が前記信号ラインに接続され、他方端が一括され、
   前記複数の主ＬＣ並列共振器の一括された他方端と、グランドとの間に、インダクタとキャパシタとで構成される減衰極形成用の少なくとも1つの副ＬＣ並列共振器が挿入されていることを特徴とするバンドパスフィルタ回路。
2. 前記副ＬＣ並列共振器が、前記主ＬＣ並列共振器の共振周波数よりも高い共振周波数を有することを特徴とする、請求項１に記載のバンドパスフィルタ回路。
3. 請求項１または請求項２に記載のバンドパスフィルタ回路を構成した積層バンドパスフィルタであって、
   入力端子電極と、出力端子電極と、複数の誘電体層と、複数のキャパシタ形成用の導体パターンと、複数のインダクタ形成用の導体パターンと、少なくとも１つのグランド用の導体パターンと、複数の導体ビアとを備え、
   前記複数の主ＬＣ並列共振器は、それぞれ、前記複数の誘電体層のうちの少なくとも１つの誘電体層と、当該誘電体層を挟んで対向する少なくとも１対の前記キャパシタ形成用の導体パターンとで構成されるキャパシタと、少なくとも１つの前記インダクタ形成用の導体パターンと、少なくとも１つの前記導体ビアとで構成されるインダクタとが、並列に接続されて構成され、
   前記副ＬＣ並列共振器は、前記複数の誘電体層のうちの１つの、または隣接する複数の誘電体層と、当該誘電体層を挟んで対向する前記複数のキャパシタ形成用の導体パターンのうちの少なくとも１つのキャパシタ形成用の導体パターンと前記グランド用の導体パターンとで構成されるキャパシタと、当該誘電体層の少なくとも一方の主面側に配置され、前記キャパシタ形成用の導体パターンから延出された、少なくとも１つの前記インダクタ形成用の導体パターンと、当該誘電体層に形成された前記導体ビアとで構成されるインダクタとが、並列に接続されて構成されていることを特徴とする積層バンドパスフィルタ。
4. 前記副ＬＣ並列共振器を構成する前記キャパシタを構成する前記キャパシタ形成用の導体パターンと前記グランド用の導体パターンとのうち、キャパシタ形成用の導体パターンが、前記複数の主ＬＣ並列共振器が形成されている側に配置されていることを特徴とする、請求項３に記載された積層バンドパスフィルタ。