JP2015095692A - 半導体集積回路、及び、該半導体集積回路を備える情報処理装置 - Google Patents
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Abstract
【課題】半導体集積回路において、回路の密集を防ぎ、配線領域の確保を可能とし、配線混雑を防止するための技術を提供する。【解決手段】複数の選択回路と、前記複数の選択回路に共通で、信号選択を制御するための選択信号を前記選択回路に供給する選択レジスタとを有する半導体集積回路であって、前記複数の選択回路のそれぞれには、データ信号または制御信号が入力され、前記選択レジスタは、前記データ信号が入力されるデータ信号用の選択回路と、前記制御信号が入力される制御信号用の選択回路とのそれぞれについて設けられ、前記制御信号は、前記データ信号との関連で処理される信号であることを特徴とする。【選択図】図3
Description
本発明は、半導体集積回路、及び、該半導体集積回路を備える情報処理装置に関する。
近年のLSI設計において、チップサイズの増大が大きな課題の1つとなっている。チップサイズの増大を引き起こす原因の1つとして、レイアウト設計時における配線の混雑(配線混雑)がある。配線が混雑した場合、配線を迂回させて素子どうしを接続させなければならない。配線を迂回した場合、信号の遅延が大きくなり回路の性能が低下したり、遅延補償のための素子を配置しなければならなくなる。
LSI設計は一般的に、LSI仕様設計、機能設計、論理設計及びレイアウト設計の一連の作業を経ることにより行われる。この一連の作業において論理設計以前に配線混雑の発生箇所を予測することは困難であり、レイアウト設計時に初めて配線混雑が判明することが多かった。そのため、配線混雑への対処も、レイアウト設計時において、配線混雑が判明した後に実施していた。
配線混雑を緩和する方法としては、配線混雑の原因となる回路部分の回路構成を修正する方法が望ましいが、レイアウト設計時に扱うレイアウトデータは、論理設計以前のデータに比べて抽象度が低く、回路構成も複雑になっている。そのため、レイアウトデータに対して回路修正を実施することは非常に困難であり、配線混雑の緩和のため、チップサイズを拡大する等して配線領域を確保する場合が多かった。特に、LSIの回路規模の増大に伴い、レイアウトデータの複雑度は増しており、レイアウト設計時における回路修正はより困難を極めている。
そこで、配線性混雑の発生箇所を早期に予測し、回路の記述の抽象度が高く、回路の修正が比較的容易な論理設計の段階で配線混雑に対する対処を実施することが望ましい。このような配線混雑を防止する構成が提案されている(特許文献1参照)。
特許文献1の方法では、同じタイミングで動作するレジスタ群を終点として、それらの終点レジスタから同じタイミングで動作する前段方向の始点レジスタ群までを、例えば一定の回路規模以下になるように複数のグループに分割している。
特許文献1では、回路が密集しやすい回路構成として、複数の終点レジスタが始点レジスタを共有している回路構成にのみ着目している。
しかしながら、図8に示す選択回路111のように、複数の始点レジスタである始点レジスタ群112が終点レジスタ113を共有している回路構成でも、レイアウト設計時に回路が密集しやすい。加えて、図8に示す回路構成のように、複数の選択回路111、121、131が、その選択信号を出力する選択レジスタ801を共有している場合、レイアウト設計時には選択レジスタ801の近辺に選択回路111、121、131が密集する。
図8に示す回路構成のレイアウトイメージ図を、図9に示す。なお図9では、簡略化のため、選択回路111、121、131を含む回路群110、120、130と、選択レジスタ801、及び選択レジスタ801の前段の回路群301のみ示す。選択回路111、121、131が選択レジスタ801を共有しているため、回路群110、120、130は、例えば図9に示すように全て選択レジスタ801の近辺に配置される。これにより、選択レジスタ801近辺に回路が密集し、十分な配線領域が確保できず、配線混雑が発生しやすくなる。
また、回路内を伝播するデータ信号を入力とするデータ信号選択回路と、データ信号とペアで存在する制御信号を入力とする制御信号選択回路は、選択レジスタを共有することが多く、図8に示すような回路構成となる場合が多い。さらに、データ信号はそれぞれが複数ビットのデータであり、複数組のデータで構成される場合が多く、データ信号選択回路は特に大規模な回路となりやすい。
すなわち大規模なデータ信号選択回路と制御信号選択回路が選択レジスタを共有する場合、選択レジスタの近辺に大規模な回路が密集することになるため、ますます配線領域の確保が困難となり、配線混雑がさらに発生してしまう。
そこで、本発明では、半導体集積回路において、回路の密集を防ぎ、配線領域の確保を可能とし、配線混雑を防止するための技術を提供することを目的とする。
上記目的を達成するために、本発明は、
複数の選択回路と、前記複数の選択回路に共通で、信号選択を制御するための選択信号を前記選択回路に供給する選択レジスタとを有する半導体集積回路であって、
前記複数の選択回路のそれぞれには、データ信号または制御信号が入力され、
前記選択レジスタは、前記データ信号が入力されるデータ信号用の選択回路と、前記制御信号が入力される制御信号用の選択回路とのそれぞれについて設けられ、
前記制御信号は、前記データ信号との関連で処理される信号であることを特徴とする。
複数の選択回路と、前記複数の選択回路に共通で、信号選択を制御するための選択信号を前記選択回路に供給する選択レジスタとを有する半導体集積回路であって、
前記複数の選択回路のそれぞれには、データ信号または制御信号が入力され、
前記選択レジスタは、前記データ信号が入力されるデータ信号用の選択回路と、前記制御信号が入力される制御信号用の選択回路とのそれぞれについて設けられ、
前記制御信号は、前記データ信号との関連で処理される信号であることを特徴とする。
本発明によれば、半導体集積回路において、回路の密集を防ぎ、配線領域の確保を可能とし、配線混雑を防止するための技術を提供することができる。
以下に、本発明の好ましい実施の形態を、添付の図面に基づいて詳細に説明する。
[第1の実施形態]
第1の実施形態における半導体集積回路100の構成を図1に示す。図1に示す回路は、選択レジスタ101、102、データ信号回路110、第1の制御信号回路120、第2の制御信号回路130から構成されている。
第1の実施形態における半導体集積回路100の構成を図1に示す。図1に示す回路は、選択レジスタ101、102、データ信号回路110、第1の制御信号回路120、第2の制御信号回路130から構成されている。
選択レジスタ101は、データ信号選択回路111の選択信号を出力するレジスタである。選択レジスタ101は、データ信号選択回路111と接続し、第1の制御信号回路120、第2の制御信号回路130とは接続していない。
選択レジスタ102は、第1及び第2の制御信号選択回路121、131の選択信号を出力するレジスタである。選択レジスタ102は、第1及び第2の制御信号選択回路121、131と接続し、データ信号選択回路111とは接続していない。選択レジスタ101と102には同一の入力信号が入力されるため、選択レジスタ101と102とは各選択回路に共通の選択信号を供給し、信号選択を制御する。そのため、選択レジスタ101と102の出力とは、同期して論理が変化する。
データ信号回路110は、回路内を伝播するデータ信号の経路の一部であり、データ信号選択回路111、当該選択回路111の入力段のデータ信号始点レジスタ群112、出力段のデータ信号終点レジスタ113を有している。ここで、データ信号はnビットの信号であり、データ信号始点レジスタ群112は、x組のレジスタで構成される(n、x:自然数)。
第1の制御信号回路120は、データ信号を制御する第1の制御信号の経路の一部であり、第1の制御信号選択回路121、当該選択回路121の入力段の第1の制御信号始点レジスタ群122、出力段の第1の制御信号終点レジスタ123を有している。ここで、第1の制御信号とは、データ信号との関連で処理される信号であり、例えばデータ信号があるタイミングにおいて有効なデータであることを示すREQ信号であるとする。REQ信号は、データ信号とペアとなってデータ信号と同方向、すなわちデータ信号の送信側から受信側へと伝播する1ビット信号であり、データ信号始点レジスタ群112と第1の制御信号レジスタ群122は同数すなわちx組のレジスタで構成される。
第2の制御信号回路130は、データ信号を制御する第2の制御信号の経路の一部であり、第2の制御信号選択回路131、当該選択回路131の入力段の第2の制御信号始点レジスタ132、出力段の第2の制御信号終点レジスタ群133を有している。ここで、第2の制御信号とは、データ信号との関連で処理される信号であり、例えばデータ信号の受信側が、あるタイミングにおいて受信可能な状態であるかどうかを示すACK信号であるとする。ACK信号は、データ信号とペアとなってデータ信号と逆方向、すなわちデータ信号の受信側から送信側へと伝播する1ビット信号であり、データ信号始点レジスタ群112と第2の制御信号レジスタ群133は同数すなわちx組のレジスタで構成される。
データ信号選択回路111、第1の制御信号選択回路121は、選択レジスタ101、102から出力されるmビットの選択信号を用いて、x組の入力信号から1組を選択して出力する選択回路である(m:自然数)。データ信号始点レジスタ群112、第1の制御信号始点レジスタ群122のレジスタ数xが多ければ多いほど、データ信号選択回路111、第1の制御信号選択回路121の回路規模は増大する。
データ信号選択回路111及び第1の制御信号選択回路121の回路構成は図2Aに、第2の制御信号選択回路131の詳細を図2Bに示す。
図2Aにおいて、データ信号選択回路111は、マスク回路1111とデコード回路1112で構成されている。マスク回路1111は、デコード回路1112の出力に応じてデータ信号始点レジスタ群112からの出力信号をそれぞれマスクするAND素子201(1)〜201(x)で構成される。デコード回路1112は、選択レジスタ101からの出力信号をデコードして、AND素子201(1)から201(x)を選択するためのAND素子202(1)〜202(x)で構成される。これにより、選択信号に基づいて選択されたAND素子201からのデータ信号のみがデータ信号終点レジスタ113へ供給される。第1の制御信号選択回路121の構成も、図2Aに示す構成と基本的に同様である。但し、データ信号始点レジスタ群112及びデータ信号終点レジスタ113が、第1の制御信号始点レジスタ群122及び第1の制御信号終点レジスタ123に置き換わる。また、データ信号がnビットであるのに対し第2の制御信号は1ビットとなる。
図2Bにおいて、第2の制御信号選択回路131は、マスク回路1311とデコード回路1312で構成されている。マスク回路1311は、デコード回路1312の出力に応じて第2の制御信号始点レジスタ132の出力信号をマスクするAND素子211(1)〜211(x)で構成される。デコード回路1312は、選択レジスタ102の出力信号をデコードしてAND素子211(1)から211(x)を選択するためのAND素子212(1)〜212(x)で構成される。これにより、選択信号に基づいて選択されたAND素子211からの第2の制御信号のみが、いずれかの制御信号終点レジスタ133へ供給される。
データ信号選択回路111、第1及び第2の制御信号選択回路121、131は、選択レジスタ101、102からの選択信号により、始点レジスタ群112、122及び終点レジスタ群133からそれぞれペアとなるレジスタを選択する。
図1に示す回路構成のレイアウトイメージ図を、図3に示す。図1に示す回路構成では、3つの選択回路111、121、131のうち、特に回路規模が大きいデータ信号選択回路111に独立に選択レジスタ101を設け、第1及び第2の制御信号選択回路121、131と選択レジスタを共有しない構成にしている。これにより、レイアウト設計時における自由度が向上し、図3に示すように、回路規模の大きいデータ信号回路110を、第1及び第2の制御信号回路120、130から離して配置することが可能となる。
上述した第1の実施形態によれば、データ信号用の選択回路と制御信号用の選択回路とのそれぞれに対して選択レジスタを設けることで、一つの選択レジスタを共有する選択回路を減らした。これにより、レイアウト設計時に自由度を向上させることができるため、大規模な回路の密集を回避することができる。これにより、配線領域を十分に確保でき、配線性混雑を防止することが可能となる。
[第2の実施形態]
以下、第2の実施形態として、より配置の自由度を向上させるため、選択回路ごとに選択レジスタを設ける場合、特に第1の制御信号選択回路121、第2の制御信号選択回路131にも独立に選択レジスタを設ける場合について説明する。なお、第1の実施形態で説明したものと同一のものについては、同一符号を付して、その説明を省略する。
以下、第2の実施形態として、より配置の自由度を向上させるため、選択回路ごとに選択レジスタを設ける場合、特に第1の制御信号選択回路121、第2の制御信号選択回路131にも独立に選択レジスタを設ける場合について説明する。なお、第1の実施形態で説明したものと同一のものについては、同一符号を付して、その説明を省略する。
図4は、本実施形態に対応する半導体集積回路400の構成を図1に示す。図4に示す回路構成では、選択レジスタ401、402、403を独立に設け、データ信号選択回路111と、第1の制御信号選択回路121、第2の制御信号選択回路131が選択レジスタを共有しない構成にしている。
図4に示す回路構成のレイアウトイメージ図を、図5に示す。図4に示す回路構成では、全ての選択回路111、121、131が選択レジスタを共有していないため、レイアウト設計時における自由度がさらに向上する。この結果、図5に示すように、データ信号回路110と、第1の制御信号回路120、第2の制御信号回路130を全て互いに離して配置することが可能となる。
第2の実施形態の回路構成によれば、データ信号回路と制御信号回路とのそれぞれに対して、選択回路ごとに選択レジスタを設けることで、選択レジスタを共有する選択回路をさらに減らすこととした。これにより、レイアウト設計時に自由度がさらに向上し、配線領域をより確保しやすくなるため、配線性混雑を防止することが可能となる。
第1、第2の実施形態では、いずれも選択レジスタを共有するデータ信号選択回路及び制御信号選択回路に対し、独立に選択回路を設ける構成とした。これ以外にも、データ信号選択回路や制御信号選択回路の回路規模に応じて、選択回路を独立に設けるか否かを決める構成としても良い。選択回路の回路規模とは、例えば選択回路に入力する信号のビット数、及び本数に比例する値としても良い。即ち、信号のビット数n、入力信号の本数をxとした場合に、n>Nまたはx>X(N、Xは自然数)の場合に、選択回路を独立に設けることができる。或いは、所定の判定用関数f (n,x)の演算結果を閾値と比較しても良い。例えば、ビット数nと本数Xとの積により判定する場合、求められた積を閾値Thと比較して判定しても良い。
<変形例>
上記の各実施形態では、いずれもデータ信号回路110に対して、独立に選択レジスタを設ける構成とした。しかし、図6に示すように、第2の制御信号回路130に対して独立に選択レジスタ602を設け、データ信号回路110と第1の制御信号回路120は選択レジスタ601を共有する回路構成としても良い。また、この時、第2の制御信号終点レジスタ群133が所定数以上の場合に、選択レジスタ602を独立に設けるようにしても良い。
上記の各実施形態では、いずれもデータ信号回路110に対して、独立に選択レジスタを設ける構成とした。しかし、図6に示すように、第2の制御信号回路130に対して独立に選択レジスタ602を設け、データ信号回路110と第1の制御信号回路120は選択レジスタ601を共有する回路構成としても良い。また、この時、第2の制御信号終点レジスタ群133が所定数以上の場合に、選択レジスタ602を独立に設けるようにしても良い。
また、各実施形態では、いずれもデータ信号は一種類である場合について説明した。しかし、データ信号が複数種類存在し、データ信号回路110が複数のデータ信号回路に分割可能な場合、各データ信号回路に独立に選択レジスタを設けても良い。例えば図7に示すように、nビットのデータ信号をsビットとn−sビット(s:自然数)のデータ信号に分割し、データ信号回路110を第1のデータ信号回路710、第2のデータ信号回路720に分割可能とする。ここで、第1のデータ信号回路710は、第1のデータ信号選択回路711、第1のデータ信号始点レジスタ群712、第1のデータ信号終点レジスタ713を有しているとする。また、第2のデータ信号回路720は、第2のデータ信号選択回路721、第2のデータ信号始点レジスタ群722、第2のデータ信号終点レジスタ723を有しているとする。この場合、第1及び第2のデータ信号回路710、720に選択レジスタ701、702をそれぞれ独立に設けても良い。
また、各実施形態では、いずれもデータ信号始点レジスタ群112と第1の制御信号始点レジスタ群122、第2の制御信号終点レジスタ群133は同数のレジスタで構成されているとしたが、必ずしも同数のレジスタで構成されていなくても良い。
<その他の実施形態>
上記の各実施形態やその変形例に対応する半導体集積回路は、図10に示すような情報処理装置に搭載することができる。図10は、発明の実施形態に対応する情報処理装置の構成例を示すブロック図である。当該情報処理装置は、例えば、パーソナルコンピュータ、デジタルカメラ、携帯電話、スマートフォン、PDA、タブレット端末などの任意の情報処理端末とすることができる。また、特定の機能に特化した端末、例えば、複写機能に特化したコピー機、印刷機能に特化したプリンタ、スキャン機能に特化したスキャナであっても良いし、或いは、これらの機能(及び他の機能)を組み合わせた複合機能端末(例えば、MFP)であってもよい。
上記の各実施形態やその変形例に対応する半導体集積回路は、図10に示すような情報処理装置に搭載することができる。図10は、発明の実施形態に対応する情報処理装置の構成例を示すブロック図である。当該情報処理装置は、例えば、パーソナルコンピュータ、デジタルカメラ、携帯電話、スマートフォン、PDA、タブレット端末などの任意の情報処理端末とすることができる。また、特定の機能に特化した端末、例えば、複写機能に特化したコピー機、印刷機能に特化したプリンタ、スキャン機能に特化したスキャナであっても良いし、或いは、これらの機能(及び他の機能)を組み合わせた複合機能端末(例えば、MFP)であってもよい。
情報処理装置1000はCPU1001、RAM1002、ROM1003を有する。ROM1003には情報処理装置の基本的な制御プログラムが記憶されている。この制御プログラムは、装置の起動時にRAM1002に読み込まれ、CPU1001によって実行される。二次記憶装置1004は、実際にはハードディスクあるいはメモリディスクなどである。二次記憶装置1004には、高レベルな制御プログラム(たとえばオペレーションシステム)、ブラウザ、処理データに関する情報を管理するためのデータベース、機能部1005で取得されたデータを装置1000に取り込むためのアプリケーション、取り込まれたデータなどが記憶される。これらのソフトウェアは、適時RAM1002に読み込まれ、CPU1001によって実行される。
機能部1005は、装置の種類に応じた特定機能を実行するための構成を有する。例えば、情報処理装置1000がデジタルカメラであれば、画像を撮影するためのカメラ機能を実現するための構成、例えば撮像素子やD/A変換機能、画像処理部などが含まれる。また、印刷機能、コピー機能、スキャナ機能などを有する場合には、各機能を実現するために必要な構成が含まれる。ネットワークインタフェース(I/F)1006は、外部のネットワークと接続するためのインタフェースである。操作部1007は、ユーザからの指示操作を受け付けることが可能であって、キーボード、マウス、ボタン、タッチパネルなどから構成される。表示部1008は、CPU1001の表示制御に従って画像やグラフィカルユーザインタフェース(GUI)画面を表示し、モニタなどから構成される。そしてバス1009は、1001〜1008が情報をやり取りする際に用いられる。 発明の実施形態や変形例に対応する半導体集積回路は、例えば、上記情報処理装置の構成においてCPU1001として実現されても良いし、或いは機能部において特定のデータ処理を実現するためのハードウェアとして実現されても良い。例えば、情報処理装置がデジタルカメラ、プリンタ、スキャナ、コピー機等である場合、各装置に必要な画像処理機能が実装されたハードウェア(専用ロジック回路等)として実現される。
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。
Claims (7)
- 複数の選択回路と、前記複数の選択回路に共通で、信号選択を制御するための選択信号を前記選択回路に供給する選択レジスタとを有する半導体集積回路であって、
前記複数の選択回路のそれぞれには、データ信号または制御信号が入力され、
前記選択レジスタは、前記データ信号が入力されるデータ信号用の選択回路と、前記制御信号が入力される制御信号用の選択回路とのそれぞれについて設けられ、
前記制御信号は、前記データ信号との関連で処理される信号であることを特徴とする半導体集積回路。 - 前記複数の選択回路のそれぞれは、入力段に接続された複数の始点レジスタから前記データ信号または前記制御信号が入力されるか、または、出力段に接続された複数の終点レジスタのいずれかに対し前記データ信号または前記制御信号を出力する、ことを特徴とする請求項1に記載の半導体集積回路。
- 前記データ信号が複数種類存在し、前記データ信号の種類ごとに前記データ信号用の選択回路が設けられる場合、及び、前記データ信号が分割され、分割されたデータ信号ごとに前記データ信号用の選択回路が設けられる場合の少なくともいずれかの場合に、
前記選択レジスタは、それぞれの選択回路について独立に設けられることを特徴とする請求項2に記載の半導体集積回路。 - 前記制御信号が複数種類存在し、前記制御信号の種類ごとに前記制御信号用の選択回路が設けられる場合に、
前記選択レジスタは、それぞれの選択回路について独立に設けられることを特徴とする請求項2または3に記載の半導体集積回路。 - 前記制御信号が複数種類存在し、前記制御信号用の選択回路がそれぞれの種類の制御信号について設けられる場合であって、かつ、それぞれの制御信号が1ビット信号である場合に、1つの選択レジスタが、複数の前記制御信号用の選択回路に共通に設けられることを特徴とする請求項2または3に記載の半導体集積回路。
- 前記選択レジスタは、前記始点レジスタ又は終点レジスタの数、または、前記データ信号または前記制御信号のビット数のいずれかが、対応する閾値を越える場合に、当該選択回路について独立に設けられることをさらに特徴とする請求項2乃至5のいずれか1項に記載の半導体集積回路。
- 請求項1乃至6のいずれか1項の半導体集積回路を備える情報処理装置。
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CN117149679A (zh) | Dma通信装置和dma通信电路 |
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