JP2010534375A - アーキテクチャー上の物理的合成 - Google Patents
アーキテクチャー上の物理的合成 Download PDFInfo
- Publication number
- JP2010534375A JP2010534375A JP2010518234A JP2010518234A JP2010534375A JP 2010534375 A JP2010534375 A JP 2010534375A JP 2010518234 A JP2010518234 A JP 2010518234A JP 2010518234 A JP2010518234 A JP 2010518234A JP 2010534375 A JP2010534375 A JP 2010534375A
- Authority
- JP
- Japan
- Prior art keywords
- instance
- resource
- force
- medium
- resource type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015572 biosynthetic process Effects 0.000 title abstract description 105
- 238000003786 synthesis reaction Methods 0.000 title abstract description 104
- 238000000034 method Methods 0.000 claims abstract description 136
- 230000009466 transformation Effects 0.000 claims abstract description 90
- 238000000844 transformation Methods 0.000 claims abstract description 34
- 230000008569 process Effects 0.000 claims abstract description 28
- 238000013442 quality metrics Methods 0.000 claims abstract description 7
- 238000012545 processing Methods 0.000 claims description 22
- 238000004613 tight binding model Methods 0.000 claims description 7
- 238000000638 solvent extraction Methods 0.000 claims description 5
- 238000005192 partition Methods 0.000 claims description 3
- 230000001066 destructive effect Effects 0.000 claims 4
- 238000013461 design Methods 0.000 abstract description 114
- 230000008859 change Effects 0.000 abstract description 16
- 238000013507 mapping Methods 0.000 abstract description 16
- 238000009826 distribution Methods 0.000 abstract description 12
- 230000006872 improvement Effects 0.000 abstract description 6
- 238000012804 iterative process Methods 0.000 abstract description 5
- 230000015654 memory Effects 0.000 description 50
- 238000005457 optimization Methods 0.000 description 45
- 238000000354 decomposition reaction Methods 0.000 description 27
- 230000006870 function Effects 0.000 description 25
- 238000006243 chemical reaction Methods 0.000 description 18
- 241001442055 Vipera berus Species 0.000 description 17
- 238000004422 calculation algorithm Methods 0.000 description 17
- 238000005516 engineering process Methods 0.000 description 13
- 230000003542 behavioural effect Effects 0.000 description 12
- 238000003860 storage Methods 0.000 description 8
- 230000001934 delay Effects 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 239000002131 composite material Substances 0.000 description 4
- 230000007935 neutral effect Effects 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 238000002922 simulated annealing Methods 0.000 description 4
- 230000007480 spreading Effects 0.000 description 4
- 238000003892 spreading Methods 0.000 description 4
- 238000013179 statistical model Methods 0.000 description 4
- 238000004458 analytical method Methods 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 3
- 238000004590 computer program Methods 0.000 description 3
- 239000000945 filler Substances 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000003993 interaction Effects 0.000 description 3
- 230000001788 irregular Effects 0.000 description 3
- 238000010501 iterative synthesis reaction Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000006399 behavior Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000875 corresponding effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000007726 management method Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 238000007670 refining Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000012552 review Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000011960 computer-aided design Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000012419 revalidation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000001308 synthesis method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/12—Timing analysis or timing optimisation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Architecture (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【解決手段】本発明は、集積回路を設計する方法及び装置を開示する。1つの態様によれば、本発明の回路設計は、合成及び配置の繰り返しプロセスを開示し、各繰り返しは、集積回路の設計に対する増分的変化を与える。本発明の増分的繰り返し解決策は、合成から配置へ及びそれとは逆の連続的な進行を与え、現在インスタンス配置を知ることで合成に対する増分的改善がなされ、現在回路ロジックを知ることで配置に対する増分的改善がなされる。別の態様によれば、本発明の回路設計は、異種リソース分布問題に対処するためにリソースレイヤを使用する増分的力指向配置変換を開示し、インスタンスに対する力は、それらリソースのローカル混雑に基づきリソースレイヤからの力の重み付けされた平均となる。更に、増分的なエリア除去方法を使用し、リソース需要トポロジーマッピングのような力指向配置変換に基づくクオリティメトリックを通してリソース利用問題に対処することができる。
【選択図】図3
Description
103:プロセッサ
104:キャッシュ
105:メモリ(RAM)
106:不揮発性記憶装置
107:リードオンリメモリ(ROM)
108:ディスプレイ&ディスプレイコントローラ
109:I/Oコントローラ
110:I/O装置
Claims (70)
- 集積回路を設計する方法において、
チップリソースを複数の区分へと区画化するステップと、
クオリティメトリックに基づいて前記区分のランクを計算するステップと、
配置変換による考慮から最低ランクの区分を除去するステップと、
を備えた方法。 - 前記チップリソースは、集積回路の要件を越える、請求項1に記載の方法。
- 前記区分は、前記チップリソースが回路要件を満足するように除去される、請求項1に記載の方法。
- 所定の基準が得られるまでランク付け及び除去を繰り返すステップを更に備えた、請求項1に記載の方法。
- 除去された区分の幾つかは、次の繰り返し除去プロセスにおいて考慮し直される、請求項1に記載の方法。
- 除去された区分の幾つかは、永久的に除去され、次の繰り返し除去プロセスにおいて考慮し直されない、請求項1に記載の方法。
- 前記クオリティメトリックは、前記リソースの使用からの距離を含む、請求項1に記載の方法。
- ランクを計算する前記ステップは、前記リソースにおけるインスタンスの密度のコンボリューション及びグリーン関数を計算することを含む、請求項1に記載の方法。
- デジタル処理システムで実行されたときに、そのデジタル処理システムが、集積回路(IC)を設計する方法を遂行するようにさせる複数の実行可能なインストラクションを含むマシン読み取り可能な媒体において、前記方法は、
チップリソースを複数の区分へと区画化し、
クオリティメトリックに基づいて前記区分のランクを計算し、
配置変換による考慮から最低ランクの区分を除去する、
ことを含むものである、媒体。 - 前記チップリソースは、集積回路の要件を越える、請求項9に記載の媒体。
- 前記区分は、前記チップリソースが回路要件を満足するように除去される、請求項9に記載の媒体。
- 所定の基準が得られるまでランク付け及び除去を繰り返すことを更に含む、請求項9に記載の媒体。
- 除去された区分の幾つかは、次の繰り返し除去プロセスにおいて考慮し直される、請求項9に記載の媒体。
- 除去された区分の幾つかは、永久的に除去され、次の繰り返し除去プロセスにおいて考慮し直されない、請求項9に記載の媒体。
- 前記クオリティメトリックは、前記リソースの使用からの距離を含む、請求項9に記載の媒体。
- 前記ランクの計算は、前記リソースにおけるインスタンスの密度のコンボリューション及びグリーン関数を計算することを含む、請求項9に記載の媒体。
- チップ上の集積回路のインスタンス配置におけるインスタンスに対する全力を計算する方法において、
インスタンスと要素との間の力を計算するステップであって、前記要素は、集積回路の別のインスタンス及びチップ上のチップリソースの少なくとも1つであり、そして前記力は、前記インスタンスと前記要素との間の距離の関数であるようなステップと、
前記インスタンスの近傍を、前記インスタンスへの距離に基づいて複数の近傍エリアへ区画化するステップと、
前記インスタンスにおける複数の近傍力を各近傍エリアのインスタンスと要素との間の力の関数として計算するステップと、
前記インスタンスに対する全力を前記近傍力の重み付けされた和により計算するステップと、
を備えた方法。 - 前記インスタンスの近傍は、3つの近傍エリア、即ちローカル近傍エリア、中間近傍エリア、及びロングレンジ近傍エリアへ区画化される、請求項17に記載の方法。
- 前記ローカル近傍エリアは、半径が平均インスタンスエリアの約5倍のエリアをカバーする、請求項18に記載の方法。
- 前記中間近傍エリアは、半径が平均インスタンスエリアの約10倍のエリアをカバーする、請求項18に記載の方法。
- 前記ロングレンジ近傍エリアは、全エリアをカバーする、請求項18に記載の方法。
- 前記近傍エリアは、ショートレンジ近傍を含み、更に、ショートレンジ近傍力の重みは、ショートレンジ近傍エリアにおけるインスタンスの密度に比例する、請求項17に記載の方法。
- 前記近傍エリアは、ロングレンジ近傍を含み、更に、ロングレンジ近傍力の重みは、ショートレンジ近傍エリアにおけるインスタンスの密度に逆比例する、請求項17に記載の方法。
- 前記近傍エリアは、更に、インスタンスを取り巻く使用を合法化するために要求されるエリアにより決定される、請求項17に記載の方法。
- 前記要素は、集積回路における別のインスタンスであり、前記インスタンスと前記別のインスタンスとの間の力は、反発力である、請求項17に記載の方法。
- 前記複数の近傍力のうちの近傍力は、リソース形式力の重み付けされた和によって計算され、各リソース形式力は、前記インスタンスと、同じリソース形式の集積回路における他のインスタンスの部分との間の力、及び前記インスタンスと同じリソース形式のチップリソースとの間の力を含む、請求項17に記載の方法。
- 前記別のインスタンスは、1つのリソース形式を有するプリミティブなインスタンスであり、前記インスタンスと別のインスタンスとの間の力は、1つのリソース形式力コンポーネントを含む、請求項26に記載の方法。
- 前記別のインスタンスは、複数のリソース形式を有する非プリミティブなインスタンスであり、前記インスタンスと別のインスタンスとの間の力は、複数のリソース形式力コンポーネントを含む、請求項26に記載の方法。
- 前記リソース形式力の重みは、前記リソース形式の離散度の関数である、請求項26に記載の方法。
- 前記要素は、前記インスタンスと同じ形式のチップリソースであり、そして前記インスタンスとチップリソースとの間の力は、吸引力である、請求項17に記載の方法。
- デジタル処理システムで実行されたときに、そのデジタル処理システムが、チップ上の集積回路のインスタンス配置におけるインスタンスに対する全力を計算する方法を遂行するようにさせる複数の実行可能なインストラクションを含むマシン読み取り可能な媒体において、前記方法は、
前記インスタンスと集積回路の別のインスタンスとの間の力を計算し、この力は、2つのインスタンス間の距離の関数であり、
前記インスタンスの近傍を、前記インスタンスへの距離に基づいて複数の近傍エリアへ区画化し、
前記インスタンスと各近傍エリアの要素との間の力を加算することにより前記インスタンスにおける複数の近傍力を計算し、
前記インスタンスに対する全力を前記近傍力の重み付けされた和により計算する、
ことを含むものである、媒体。 - 前記インスタンスの近傍は、3つの近傍エリア、即ちローカル近傍エリア、中間近傍エリア、及びロングレンジ近傍エリアへ区画化される、請求項31に記載の媒体。
- 前記ローカル近傍エリアは、半径が平均インスタンスエリアの約5倍のエリアをカバーする、請求項32に記載の媒体。
- 前記中間近傍エリアは、半径が平均インスタンスエリアの約10倍のエリアをカバーする、請求項32に記載の媒体。
- ロングレンジ近傍エリアが全エリアをカバーする、請求項32に記載の媒体。
- 前記近傍エリアは、ショートレンジ近傍を含み、更に、ショートレンジ近傍力の重みは、ショートレンジ近傍エリアにおけるインスタンスの密度に比例する、請求項31に記載の媒体。
- 前記近傍エリアは、ロングレンジ近傍を含み、更に、ロングレンジ近傍力の重みは、ショートレンジ近傍エリアにおけるインスタンスの密度に逆比例する、請求項31に記載の媒体。
- 前記近傍エリアは、更に、インスタンスを取り巻く使用を合法化するために要求されるエリアにより決定される、請求項31に記載の媒体。
- 前記要素は、集積回路における別のインスタンスであり、前記インスタンスと前記別のインスタンスとの間の力は、反発力である、請求項31に記載の媒体。
- 前記複数の近傍力のうちの近傍力は、リソース形式力の重み付けされた和によって計算され、各リソース形式力は、前記インスタンスと、同じリソース形式の集積回路における他のインスタンスの部分との間の力、及び前記インスタンスと同じリソース形式のチップリソースとの間の力を含む、請求項31に記載の媒体。
- 前記別のインスタンスは、1つのリソース形式を有するプリミティブなインスタンスであり、前記インスタンスと別のインスタンスとの間の力は、1つのリソース形式力コンポーネントを含む、請求項40に記載の媒体。
- 前記別のインスタンスは、複数のリソース形式を有する非プリミティブなインスタンスであり、前記インスタンスと別のインスタンスとの間の力は、複数のリソース形式力コンポーネントを含む、請求項40に記載の媒体。
- 前記リソース形式力の重みは、前記リソース形式の離散度の関数である、請求項40に記載の媒体。
- 前記要素は、前記インスタンスと同じ形式のチップリソースであり、そして前記インスタンスとチップリソースとの間の力は、吸引力である、請求項31に記載の媒体。
- 集積回路のインスタンス配置における非プリミティブなインスタンスに対する全力を計算する方法であって、前記非プリミティブなインスタンスは、2つ以上の形式のリソースを消費するものである方法において、
各形式の非プリミティブなインスタンスを各リソース形式レイヤに指定するステップであって、そのリソース形式レイヤは、リソース形式の表現であるようなステップと、
前記リソース形式レイヤに対するリソース形式レイヤ力を前記インスタンスと前記リソース形式レイヤにおける他のインスタンス及びリソースとの間の力の関数として計算するステップと、
前記インスタンスに対する全力を前記リソース形式レイヤ力の重み付けされた和によって計算するステップと、
を備えた方法。 - 前記重みは、均一な重みである、請求項45に記載の方法。
- 前記重みは、レイヤのリソースの離散度の関数である、請求項45に記載の方法。
- デジタル処理システムで実行されたときに、そのデジタル処理システムが、集積回路のインスタンス配置における非プリミティブなインスタンスに対する全力を計算する方法であって、前記非プリミティブなインスタンスは、2つ以上の形式のリソースを消費するものである方法を遂行するようにさせる複数の実行可能なインストラクションを含むマシン読み取り可能な媒体において、前記方法は、
各形式の非プリミティブなインスタンスを各リソース形式レイヤに指定し、そのリソース形式レイヤは、リソース形式の表現であり、
前記リソース形式レイヤに対するリソース形式レイヤ力を前記インスタンスと前記リソース形式レイヤにおける他のインスタンス及びリソースとの間の力の関数として計算し、
前記インスタンスに対する全力を前記リソース形式レイヤ力の重み付けされた和によって計算する、
ことを含むものである、媒体。 - 前記重みは、均一な重みである、請求項48に記載の媒体。
- 前記重みは、レイヤのリソースの離散度の関数である、請求項48に記載の方法。
- 集積回路のインスタンス配置におけるインスタンスに対する全力を計算する方法において、
前記インスタンスの一部分に対して複数のリソース形式を決定するステップと、
前記インスタンスの前記一部分を、リソース形式の表現である各リソース形式レイヤに配置するステップと、
前記インスタンスに対する全力を前記リソース形式レイヤからの力の関数として計算するステップと、
を備えた方法。 - 前記全力は、前記リソース形式レイヤからの力の重み付けされた和である、請求項51に記載の方法。
- 前記リソース形式レイヤからの力は、前記インスタンスと前記リソース形式レイヤにおける他のインスタンスとの間の力を含む、請求項51に記載の方法。
- 前記リソース形式レイヤからの力は、前記インスタンスと前記リソース形式レイヤにおけるリソースとの間の力を含む、請求項51に記載の方法。
- 前記重みは、均一な重みである、請求項51に記載の方法。
- 前記重みは、レイヤのリソースの離散度の関数である、請求項51に記載の方法。
- 前記全力は、前記リソース形式レイヤからの力の中で最小の大きさをもつ力である、請求項51に記載の方法。
- デジタル処理システムで実行されたときに、そのデジタル処理システムが、集積回路のインスタンス配置におけるインスタンスに対する全力を計算する方法を遂行するようにさせる複数の実行可能なインストラクションを含むマシン読み取り可能な媒体において、前記方法は、
前記インスタンスの一部分に対して複数のリソース形式を決定し、
前記インスタンスの前記一部分を、リソース形式の表現である各リソース形式レイヤに配置し、
前記インスタンスに対する全力を前記リソース形式レイヤからの力の関数として計算する、
ことを含むものである、媒体。 - 前記全力は、前記リソース形式レイヤからの力の重み付けされた和である、請求項58に記載の媒体。
- 前記リソース形式レイヤからの力は、前記インスタンスと前記リソース形式レイヤにおける他のインスタンスとの間の力を含む、請求項58に記載の媒体。
- 前記リソース形式レイヤからの力は、前記インスタンスと前記リソース形式レイヤにおけるリソースとの間の力を含む、請求項58に記載の媒体。
- 前記重みは、均一な重みである、請求項58に記載の媒体。
- 前記重みは、レイヤのリソースの離散度の関数である、請求項58に記載の媒体。
- 前記全力は、前記リソース形式レイヤからの力の中で最小の大きさをもつ力である、請求項58に記載の媒体。
- 集積回路のインスタンス配置におけるインスタンスに対する全力を計算する方法において、
1つのリソース形式レイヤにしか指定できないインスタンスの単一リソース部分を決定するステップであって、そのリソース形式レイヤがリソース形式の表現であるようなステップと、
前記インスタンスの単一リソース部分をそれに対応するリソース形式レイヤに配置するステップと、
前記インスタンスに対する全力をそれに対応するリソース形式レイヤからの力の関数として計算するステップと、
複数の潜在的なリソース形式レイヤに指定できるインスタンスのマルチリソース部分を決定するステップと、
前記インスタンスのマルチリソース部分を各潜在的なリソース形式レイヤに配置することにより生じる破壊的メトリックを計算するステップと、
前記インスタンスのマルチリソース部分を、最小の破壊的メトリックを与える潜在的なリソース形式レイヤに配置するステップと、
を備えた方法。 - 前記破壊的メトリックは、インスタンスに対するより大きな力で表される、請求項65に記載の方法。
- 前記インスタンスに対する力は、前記インスタンスと、同じリソース形式レイヤにおける他のインスタンスとの間の反発力、及び前記インスタンスと、同じリソース形式レイヤにおけるリソースとの間の吸引力を含む、請求項65に記載の方法。
- デジタル処理システムで実行されたときに、そのデジタル処理システムが、集積回路のインスタンス配置におけるインスタンスに対する全力を計算する方法を遂行するようにさせる複数の実行可能なインストラクションを含むマシン読み取り可能な媒体において、前記方法は、
1つのリソース形式レイヤにしか指定できないインスタンスの単一リソース部分を決定し、そのリソース形式レイヤは、リソース形式の表現であり、
前記インスタンスの単一リソース部分をそれに対応するリソース形式レイヤに配置し、
前記インスタンスに対する全力をそれに対応するリソース形式レイヤからの力の関数として計算し、
複数の潜在的なリソース形式レイヤに指定できるインスタンスのマルチリソース部分を決定し、
前記インスタンスのマルチリソース部分を各潜在的なリソース形式レイヤに配置することにより生じる破壊的メトリックを計算し、
前記インスタンスのマルチリソース部分を、最小の破壊的メトリックを与える潜在的なリソース形式レイヤに配置する、
ことを含むものである、媒体。 - 前記破壊的メトリックは、インスタンスに対するより大きな力で表される、請求項68に記載の媒体。
- 前記インスタンスに対する力は、前記インスタンスと、同じリソース形式レイヤにおける他のインスタンスとの間の反発力、及び前記インスタンスと、同じリソース形式レイヤにおけるリソースとの間の吸引力を含む、請求項68に記載の媒体。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US95143607P | 2007-07-23 | 2007-07-23 | |
US60/951,436 | 2007-07-23 | ||
US12/177,869 US8595674B2 (en) | 2007-07-23 | 2008-07-22 | Architectural physical synthesis |
US12/177,869 | 2008-07-22 | ||
PCT/US2008/009050 WO2009014750A2 (en) | 2007-07-23 | 2008-07-23 | Architectural physical synthesis |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2010534375A true JP2010534375A (ja) | 2010-11-04 |
JP2010534375A5 JP2010534375A5 (ja) | 2012-11-29 |
JP5608079B2 JP5608079B2 (ja) | 2014-10-15 |
Family
ID=40139168
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010518234A Active JP5608079B2 (ja) | 2007-07-23 | 2008-07-23 | アーキテクチャー上の物理的合成 |
Country Status (5)
Country | Link |
---|---|
US (2) | US8595674B2 (ja) |
EP (1) | EP2171624A2 (ja) |
JP (1) | JP5608079B2 (ja) |
CN (1) | CN101809576B (ja) |
WO (1) | WO2009014750A2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015095692A (ja) * | 2013-11-08 | 2015-05-18 | キヤノン株式会社 | 半導体集積回路、及び、該半導体集積回路を備える情報処理装置 |
Families Citing this family (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8819608B2 (en) | 2007-07-23 | 2014-08-26 | Synopsys, Inc. | Architectural physical synthesis |
US8595674B2 (en) | 2007-07-23 | 2013-11-26 | Synopsys, Inc. | Architectural physical synthesis |
US20090241082A1 (en) * | 2008-03-19 | 2009-09-24 | Amundson Michael D | Method and System for Generating an Accurate Physical Realization for an Integrated Circuit Having Incomplete Physical Constraints |
US8307315B2 (en) * | 2009-01-30 | 2012-11-06 | Synopsys, Inc. | Methods and apparatuses for circuit design and optimization |
US9576092B2 (en) * | 2009-02-24 | 2017-02-21 | Mentor Graphics Corporation | Synthesis using multiple synthesis engine configurations |
US8739088B1 (en) * | 2009-10-16 | 2014-05-27 | Xilinx, Inc. | Using constraints wtihin a high-level modeling system for circuit design |
US8091057B1 (en) * | 2009-10-23 | 2012-01-03 | Xilinx, Inc. | Synthesis, place, and route responsive to reasons for critical paths not meeting performance objective |
US8751986B2 (en) * | 2010-08-06 | 2014-06-10 | Synopsys, Inc. | Method and apparatus for automatic relative placement rule generation |
US8271920B2 (en) * | 2010-08-25 | 2012-09-18 | International Business Machines Corporation | Converged large block and structured synthesis for high performance microprocessor designs |
US8276107B2 (en) * | 2010-10-18 | 2012-09-25 | Algotochip Corporation | Integrated data model based framework for driving design convergence from architecture optimization to physical design closure |
US8516412B2 (en) * | 2011-08-31 | 2013-08-20 | International Business Machines Corporation | Soft hierarchy-based physical synthesis for large-scale, high-performance circuits |
US8484589B2 (en) * | 2011-10-28 | 2013-07-09 | Apple Inc. | Logical repartitioning in design compiler |
US8375345B1 (en) * | 2012-02-16 | 2013-02-12 | International Business Machines Corporation | Soft-bounded hierarchical synthesis |
KR101888940B1 (ko) * | 2012-03-28 | 2018-08-17 | 삼성전자주식회사 | 패턴 레이아웃을 디자인하는 방법 |
US9524363B2 (en) * | 2012-05-31 | 2016-12-20 | Globalfoundries Inc. | Element placement in circuit design based on preferred location |
CN103885819B (zh) * | 2012-12-21 | 2017-11-17 | 中国科学院微电子研究所 | 一种针对fpga面积优化的优先级资源共享方法 |
US10078717B1 (en) | 2013-12-05 | 2018-09-18 | The Mathworks, Inc. | Systems and methods for estimating performance characteristics of hardware implementations of executable models |
US10261760B1 (en) | 2013-12-05 | 2019-04-16 | The Mathworks, Inc. | Systems and methods for tracing performance information from hardware realizations to models |
US20150178436A1 (en) * | 2013-12-20 | 2015-06-25 | Lattice Semiconductor Corporation | Clock assignments for programmable logic device |
US9209821B2 (en) * | 2014-01-24 | 2015-12-08 | Intel Corporation | Apparatus for generating quadrature clock phases from a single-ended odd-stage ring oscillator |
US9361417B2 (en) | 2014-02-07 | 2016-06-07 | Synopsys, Inc. | Placement of single-bit and multi-bit flip-flops |
CN104809302B (zh) * | 2015-05-07 | 2018-04-13 | 上海安路信息科技有限公司 | Rtl电路综合中的资源共享方法及其系统 |
US10783292B1 (en) * | 2015-05-21 | 2020-09-22 | Pulsic Limited | Automated analog layout |
US10586004B2 (en) * | 2015-06-22 | 2020-03-10 | Altera Corporation | Method and apparatus for utilizing estimations for register retiming in a design compilation flow |
WO2018006048A1 (en) * | 2016-06-30 | 2018-01-04 | The Regents Of The University Of California | Interactive incremental synthesis flow for integrated circuit design |
EP3333735B1 (en) * | 2016-12-12 | 2021-07-07 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Method and computer program for determining a placement of at least one circuit for a reconfigurable logic device |
CN107315863B (zh) * | 2017-06-12 | 2021-01-08 | 深圳市国微电子有限公司 | 布局优化方法及装置、终端及存储介质 |
US10467373B2 (en) * | 2018-02-21 | 2019-11-05 | Xilinx, Inc. | Method of selecting routing resources in a multi-chip integrated circuit device |
US10586005B1 (en) | 2018-03-21 | 2020-03-10 | Xilinx, Inc. | Incremental synthesis for changes to a circuit design |
CN111753483B (zh) * | 2020-06-30 | 2022-03-22 | 无锡中微亿芯有限公司 | 一种多裸片结构fpga的布局方法 |
US11983477B2 (en) | 2021-08-17 | 2024-05-14 | International Business Machines Corporation | Routing layer re-optimization in physical synthesis |
US11907634B2 (en) | 2021-09-01 | 2024-02-20 | International Business Machines Corporation | Automating addition of power supply rails, fences, and level translators to a modular circuit design |
US12050852B2 (en) | 2021-09-07 | 2024-07-30 | International Business Machines Corporation | Signal pre-routing in an integrated circuit design |
US11663381B2 (en) | 2021-09-07 | 2023-05-30 | International Business Machines Corporation | Clock mapping in an integrated circuit design |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03124046A (ja) * | 1989-10-06 | 1991-05-27 | Kawasaki Steel Corp | 集積回路における回路ブロック配置の設計装置 |
JPH0417070A (ja) * | 1990-05-11 | 1992-01-21 | Toshiba Corp | 自動フロアプラン装置及び方法 |
JPH05342290A (ja) * | 1992-06-08 | 1993-12-24 | Nec Corp | 要素配置方法および装置 |
US5712793A (en) * | 1995-11-20 | 1998-01-27 | Lsi Logic Corporation | Physical design automation system and process for designing integrated circuit chips using fuzzy cell clusterization |
JPH1185819A (ja) * | 1997-09-02 | 1999-03-30 | Matsushita Electric Ind Co Ltd | 部品配置装置 |
JP2002252283A (ja) * | 2001-02-27 | 2002-09-06 | Fujitsu Ltd | 配置方法、配置プログラム、および記録媒体 |
US20070150846A1 (en) * | 2005-06-29 | 2007-06-28 | Furnish Geoffrey M | Methods and Systems for Placement |
JP2008129725A (ja) * | 2006-11-17 | 2008-06-05 | Toshiba Corp | 半導体レイアウト設計装置 |
Family Cites Families (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01142922A (ja) | 1987-11-30 | 1989-06-05 | Omron Tateisi Electron Co | プリンタ用アダプタ |
JPH0659686B2 (ja) | 1990-10-29 | 1994-08-10 | ダイアホイルヘキスト株式会社 | コンデンサー用二軸配向ポリエステルフィルム |
JPH06266801A (ja) | 1993-03-15 | 1994-09-22 | Nec Corp | フロアプランを考慮した論理合成方法 |
JP3424997B2 (ja) | 1995-01-31 | 2003-07-07 | 富士通株式会社 | 回路設計装置 |
JP2954894B2 (ja) | 1996-12-13 | 1999-09-27 | 株式会社半導体理工学研究センター | 集積回路設計方法、集積回路設計のためのデータベース装置および集積回路設計支援装置 |
US6249902B1 (en) * | 1998-01-09 | 2001-06-19 | Silicon Perspective Corporation | Design hierarchy-based placement |
US6145117A (en) * | 1998-01-30 | 2000-11-07 | Tera Systems Incorporated | Creating optimized physical implementations from high-level descriptions of electronic design using placement based information |
US6519754B1 (en) * | 1999-05-17 | 2003-02-11 | Synplicity, Inc. | Methods and apparatuses for designing integrated circuits |
JP2001142922A (ja) | 1999-11-15 | 2001-05-25 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の設計方法 |
US6581191B1 (en) | 1999-11-30 | 2003-06-17 | Synplicity, Inc. | Hardware debugging in a hardware description language |
US7047163B1 (en) | 2000-03-13 | 2006-05-16 | International Business Machines Corporation | Method and apparatus for applying fine-grained transforms during placement synthesis interaction |
US6415426B1 (en) * | 2000-06-02 | 2002-07-02 | Incentia Design Systems, Inc. | Dynamic weighting and/or target zone analysis in timing driven placement of cells of an integrated circuit design |
US6711729B1 (en) * | 2000-12-05 | 2004-03-23 | Synplicity, Inc. | Methods and apparatuses for designing integrated circuits using automatic reallocation techniques |
US6480991B1 (en) | 2001-04-11 | 2002-11-12 | International Business Machines Corporation | Timing-driven global placement based on geometry-aware timing budgets |
US6845494B2 (en) * | 2001-06-08 | 2005-01-18 | Magma Design Automation, Inc. | Method for generating design constraints for modules in a hierarchical integrated circuit design system |
AU2003223051A1 (en) | 2002-05-23 | 2003-12-12 | Koninklijke Philips Electronics N.V. | Integrated circuit design method |
US7827510B1 (en) * | 2002-06-07 | 2010-11-02 | Synopsys, Inc. | Enhanced hardware debugging with embedded FPGAS in a hardware description language |
WO2004019219A2 (en) * | 2002-08-21 | 2004-03-04 | California Institute Of Technology | Element placement method and apparatus |
US7107568B2 (en) * | 2002-10-07 | 2006-09-12 | Hewlett-Packard Development Company, Lp. | System and method for reducing wire delay or congestion during synthesis of hardware solvers |
US6925628B2 (en) | 2002-10-22 | 2005-08-02 | Matsushita Electric Industrial Co., Ltd. | High-level synthesis method |
JP2004164627A (ja) | 2002-10-22 | 2004-06-10 | Matsushita Electric Ind Co Ltd | 高位合成方法 |
US7003747B2 (en) * | 2003-05-12 | 2006-02-21 | International Business Machines Corporation | Method of achieving timing closure in digital integrated circuits by optimizing individual macros |
US7337100B1 (en) * | 2003-06-12 | 2008-02-26 | Altera Corporation | Physical resynthesis of a logic design |
US8095903B2 (en) * | 2004-06-01 | 2012-01-10 | Pulsic Limited | Automatically routing nets with variable spacing |
US7788625B1 (en) * | 2005-04-14 | 2010-08-31 | Xilinx, Inc. | Method and apparatus for precharacterizing systems for use in system level design of integrated circuits |
CN100347710C (zh) | 2005-05-13 | 2007-11-07 | 清华大学 | 多端线网插入缓冲器优化时延的标准单元总体布线方法 |
GB0516634D0 (en) | 2005-08-12 | 2005-09-21 | Univ Sussex | Electronic circuit design |
CN100362520C (zh) | 2005-09-09 | 2008-01-16 | 深圳市海思半导体有限公司 | 一种专用集成电路综合系统及方法 |
US7451416B2 (en) * | 2006-03-17 | 2008-11-11 | International Business Machines Corporation | Method and system for designing an electronic circuit |
US8332793B2 (en) | 2006-05-18 | 2012-12-11 | Otrsotech, Llc | Methods and systems for placement and routing |
US8819608B2 (en) * | 2007-07-23 | 2014-08-26 | Synopsys, Inc. | Architectural physical synthesis |
US8595674B2 (en) | 2007-07-23 | 2013-11-26 | Synopsys, Inc. | Architectural physical synthesis |
-
2008
- 2008-07-22 US US12/177,869 patent/US8595674B2/en active Active
- 2008-07-23 JP JP2010518234A patent/JP5608079B2/ja active Active
- 2008-07-23 EP EP08794757A patent/EP2171624A2/en not_active Withdrawn
- 2008-07-23 CN CN200880100093.8A patent/CN101809576B/zh active Active
- 2008-07-23 WO PCT/US2008/009050 patent/WO2009014750A2/en active Application Filing
-
2013
- 2013-11-21 US US14/086,911 patent/US10268797B2/en active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03124046A (ja) * | 1989-10-06 | 1991-05-27 | Kawasaki Steel Corp | 集積回路における回路ブロック配置の設計装置 |
JPH0417070A (ja) * | 1990-05-11 | 1992-01-21 | Toshiba Corp | 自動フロアプラン装置及び方法 |
JPH05342290A (ja) * | 1992-06-08 | 1993-12-24 | Nec Corp | 要素配置方法および装置 |
US5712793A (en) * | 1995-11-20 | 1998-01-27 | Lsi Logic Corporation | Physical design automation system and process for designing integrated circuit chips using fuzzy cell clusterization |
JPH1185819A (ja) * | 1997-09-02 | 1999-03-30 | Matsushita Electric Ind Co Ltd | 部品配置装置 |
JP2002252283A (ja) * | 2001-02-27 | 2002-09-06 | Fujitsu Ltd | 配置方法、配置プログラム、および記録媒体 |
US20070150846A1 (en) * | 2005-06-29 | 2007-06-28 | Furnish Geoffrey M | Methods and Systems for Placement |
JP2008129725A (ja) * | 2006-11-17 | 2008-06-05 | Toshiba Corp | 半導体レイアウト設計装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015095692A (ja) * | 2013-11-08 | 2015-05-18 | キヤノン株式会社 | 半導体集積回路、及び、該半導体集積回路を備える情報処理装置 |
Also Published As
Publication number | Publication date |
---|---|
US8595674B2 (en) | 2013-11-26 |
WO2009014750A9 (en) | 2009-04-09 |
JP5608079B2 (ja) | 2014-10-15 |
EP2171624A2 (en) | 2010-04-07 |
US10268797B2 (en) | 2019-04-23 |
US20090031278A1 (en) | 2009-01-29 |
US20140082579A1 (en) | 2014-03-20 |
WO2009014750A2 (en) | 2009-01-29 |
CN101809576A (zh) | 2010-08-18 |
CN101809576B (zh) | 2014-02-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5706689B2 (ja) | アーキテクチャー上の物理的合成 | |
JP5608079B2 (ja) | アーキテクチャー上の物理的合成 | |
US7669160B2 (en) | Methods and systems for placement | |
US7752588B2 (en) | Timing driven force directed placement flow | |
US8332793B2 (en) | Methods and systems for placement and routing | |
US7275233B2 (en) | Methods and apparatuses for designing integrated circuits | |
Chen et al. | Simultaneous timing driven clustering and placement for FPGAs | |
Hutton et al. | FPGA synthesis and physical design | |
WO2007147150A2 (en) | Simultaneous dynamical integration applied to detailed placement | |
WO2007147084A2 (en) | Generalized clock tree synthesis | |
TWI475415B (zh) | 架構之實體合成 | |
Murgai | Technology-dependent logic optimization | |
Iida | Design Methodology | |
Sayal | EDA design for Microscale Modular Assembled ASIC (M2A2) circuits | |
Otten | A design flow for performance planning: New paradigms for iteration free synthesis | |
Choi | Performance driven optimization of VLSI layout | |
Kapadia | Partitioning-driven convergence in the design of random-logic blocks | |
Leow | Post-routing analytical models for homogeneous fpga architectures | |
Xu | FPGA placement and global routing tool improvement based on simulated annealing and routing algorithms | |
Bazargan | FPGA Technology Mapping, Placement, and Routing | |
Kim | Physically-coupled replication and resynthesis |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110722 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110722 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120921 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121011 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130314 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130614 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130621 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130716 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131021 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20140121 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20140128 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140220 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140730 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140829 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5608079 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |