JP2009146062A - 情報処理装置及びその制御方法 - Google Patents
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Abstract
【解決手段】本情報処理装置は、同一の情報を複数のメモリに書き込む際に、少なくとも1つのメモリに書き込まれるデータが書き込み中のノイズの影響を受けないように、各書き込み開始タイミングをずらす。一方、本情報処理装置は、複数のメモリから当該データを読み込んだ際に、各データを比較して、正常なデータを推定する。
【選択図】図1B
Description
まず、図1A及び図1Bを参照して、本実施形態に係るMFPの構成について説明する。図1Aは、本実施形態に係るMFP10の構成例を示す図である。
次に、図14及び図17に示す比較例である情報処理装置1400、1700を参照して、本実施形態に係る情報処理装置との差異について説明する。ここでは、本発明の特徴部分となるSOC及びメモリの差異について説明する。
次に、図2を参照して、本実施形態に係る書き込み制御について説明する。図2は、本実施形態に係る書き込み制御の処理手順を示す図である。以下に説明する制御は、SOC1310によって統括的に制御される。なお、ここでMFP10は、電源が投入され、各種初期化処理が実行されたスタンバイ状態であるとする。
次に、図3を参照して、本実施形態に係る読み込み制御について説明する。図3は、本実施形態に係る読み込み制御の処理手順を示す図である。以下に説明する制御は、SOC1310によって統括的に制御される。なお、ここでMFP10は、電源が投入され、各種初期化処理が実行されたスタンバイ状態であるとする。
EEPROM1=EEPROM2
EEPROM1=EEPROM3
EEPROM2=EEPROM3
となり、すべて一致したので、EEPROM1とEEPROM2とEEPROM3のデータは正常であると判定される。
EEPROM1≠EEPROM2
EEPROM1≠EEPROM3
EEPROM2=EEPROM3
となる。シリアルEEPROM1280とシリアルEEPROM1290が一致したことより、シリアルEEPROM1270のデータにノイズが混入した可能性が高い。しかし、シリアルEEPROM1280とシリアルEEPROM1290のデータは正常である可能性が高い。
つまり比較結果は、
EEPROM1≠EEPROM2
EEPROM1≠EEPROM3
EEPROM2≠EEPROM3
となり、EEPROM1とEEPROM2とEEPROM3はすべて一致しないことをあらわしている。
図3に示す読み込み制御が終了すると、ASICシリアルメモリコントローラ1320がCPU1100へ割り込みを発生させで判定結果フラグの内容を伝達するか、又はCPU1100がポーリングして判定結果フラグを参照する。その後、CPU1100は、判定結果フラグとデータ保存値を読み取って、機器の動作として適切な処理を行う。
1100:CPU
1190:ASICバスコントローラ
1200:ASICDRAMコントローラ
1270:シリアルEEPROM1
1280:シリアルEEPROM2
1290:シリアルEEPROMN
1310:SOC
1320:ASICシリアルメモリコントローラ
1330:データ保存部1
1340:データ保存部2
1350:データ保存部N
1360:IF1
1370:IF2
1380:IFN
1390:演算判定部
1391:判定部
1392:データ推定部
1393:修復部
1394:カウンタ
1395:有効上位ビット抽出部
1396:有効下位ビット抽出部
1397:結合部
1398:比較部
Claims (7)
- 情報処理装置を制御する制御手段と、該制御手段にシリアルインタフェースで接続された複数の記憶手段とを備える情報処理装置であって、
前記制御手段は、
各記憶手段へ同じデータを書き込む際に、各記憶手段へのデータの書き込みを予め定められた時間ずつずらして開始させる書込手段と、
各記憶手段に書き込まれたデータを読み込む読込手段と、
各記憶手段から読み込んだデータのうち2つのデータの組み合わせを全ての組み合わせについて選択し、選択した各組み合わせの2つのデータが一致しているか否かを判定する第1判定手段と、
前記全ての組み合わせのうち少なくとも1つの組み合わせが不一致であると判定されると、各組み合わせの判定結果から正常なデータを推定するデータ推定手段と
を備えることを特徴とする情報処理装置。 - 前記データ推定手段は、
前記全ての組み合わせのうち一部の組み合わせのみが不一致であると判定された場合に、一致した組み合わせのデータを前記正常なデータとして推定する簡易推定手段と、
前記組み合わせの全てが不一致であると判定された場合に、各データから有効なビットのみを抽出して結合した結合データを前記正常なデータとして推定する詳細推定手段と
を備えることを特徴とする請求項1に記載の情報処理装置。 - 前記第1判定手段は、
前記全ての組み合わせについて、2つのデータの排他的論理和を算出することにより、該2つのデータが一致しているか否かを比較する比較手段と、
前記選択した2つのデータを比較する際に、比較する前記データの全ビットのうち一致しない不一致ビットの個数をカウントするカウント手段とを備え、
前記詳細推定手段は、
前記不一致ビットの個数が最も多い組み合わせのうち、前記比較手段による比較結果の下位ビットから検索して、前記不一致ビットの現れる回数が前記不一致ビットの個数より1小さいビットよりも上位のビットを有効ビットとして特定し、前記記憶手段に書き込まれる際に先に書き込みが開始されたデータの該有効ビットを抽出する有効上位ビット抽出手段と、
前記不一致ビットの個数が最も多い組み合わせのうち、前記比較手段による比較結果の上位ビットから検索して、前記不一致ビットの現れる回数が前記不一致ビットの個数より1小さいビットよりも下位のビットを有効ビットとして特定し、前記記憶手段に書き込まれる際に後に書き込みが開始されたデータの該有効ビットを抽出する有効下位ビット抽出手段と、
前記有効上位ビット抽出手段及び前記有効下位ビット抽出手段によって抽出された有効ビットを1つのデータとして結合する結合手段と、
前記結合されたデータと、前記全ての組み合わせの前記不一致ビットの個数から最も不一致発生回数の少ないデータとが一致しているか否かを判定する第2判定手段とを備え、
前記第2判定手段によって一致していると判定された場合に、前記結合されたデータを前記正常なデータとして推定し、
前記第2判定手段によって一致していないと判定された場合に、前記正常なデータが得られなかったとしてエラー処理を実行することを特徴とする請求項2に記載の情報処理装置。 - 前記予め定められた時間とは、データがN(Nは自然数)ビットである場合に、前記記憶手段に対してN/2+1ビット分の書き込みに要する時間であることを特徴とする請求項1乃至3の何れか1項に記載の情報処理装置。
- 前記制御手段は、
推定された前記正常なデータを前記書込手段によって再び各記憶手段に書き込ませることによりデータを修復する修復手段をさらに備えることを特徴とする請求項1乃至4の何れか1項に記載の情報処理装置。 - 前記制御手段は、CPUに接続されたASICであり、
前記記憶手段は、シリアルEEPROMであることを特徴とする請求項1乃至5の何れか1項に記載の情報処理装置。 - 情報処理装置を制御する制御手段と、該制御手段にシリアルインタフェースで接続された複数の記憶手段とを備える情報処理装置の制御方法であって、
前記制御手段は、
各記憶手段へ同じデータを書き込む際に、各記憶手段へのデータの書き込みを予め定められた時間ずつずらして開始させるステップと、
各記憶手段に書き込まれたデータを読み込むステップと、
各記憶手段から読み込んだデータのうち2つのデータの組み合わせを全ての組み合わせについて選択し、選択した各組み合わせの2つのデータが一致しているか否かを判定するステップと、
前記全ての組み合わせのうち少なくとも1つの組み合わせが不一致であると判定されると、各組み合わせの判定結果から正常なデータを推定するステップと
を実行することを特徴とする情報処理装置の制御方法。
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