JP2015076481A - セラミック多層基板 - Google Patents
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Abstract
【解決手段】複数の絶縁層2a〜2dが積層・焼成されて成るセラミック多層基板1は、最表層の絶縁層2aが、セラミック層3bと、該セラミック層3b上に積層された収縮抑制層3aと、セラミック層3bおよび収縮抑制層3aを貫通し下層側に向かうに連れて先細りしたテーパ状に形成され、セラミック多層基板1の表面を形成する収縮抑制層3aから露出した端面がセラミック多層基板1の表面に実装される部品の端子に直接接続される表層ビア導体4aとを備え、収縮抑制層3aに含有するアルミナの重量比率がセラミック層3bよりも高く設定されている。
【選択図】図1
Description
本発明の第1実施形態にかかるセラミック多層基板1について、図1を参照して説明する。なお、図1はセラミック多層基1の断面図である。
次に、このセラミック多層基板1の製造方法について説明する。なお、この製造方法は、以下に説明する他の実施形態でも同様に適用することができる。
配線電極5を形成して絶縁層2aを用意する。そして、他の絶縁層2b〜2dも同様にして形成し、用意された各絶縁層2a〜2dを所定の順序で積層し、圧着・焼成してセラミック多層基板1を製造する。
本発明の第2実施形態にかかるセラミック多層基板1aについて、上記した第1実施形態にかかるセラミック多層基板1を示す図1を参照して説明する。
本発明の第3実施形態にかかるセラミック多層基板1bについて、上記した第1実施形態にかかるセラミック多層基板1を示す図1を参照して説明する。
本発明の第4実施形態にかかるセラミック多層基板1cについて、図2を参照して説明する。なお、図2はセラミック多層基板1cの断面図である。
本発明の第5実施形態にかかるセラミック多層基板1dについて、図3を参照して説明する。なお、図3はセラミック多層基板1dの断面図である。
次に、表層ビア導体4aの変形例について、図4を参照して説明する。なお、図4は、表層ビア導体4aの変形例を説明するための図であり、表層ビア導体4a近傍の拡大断面図である。
2a〜2d 絶縁層
3a 収縮抑制層(第2セラミック層)
3b セラミック層(第1セラミック層)
4a 表層ビア導体
4b〜4d 内層ビア導体
Claims (9)
- セラミック材料により形成された複数の絶縁層が積層・焼成されて成るセラミック多層基板において、
最表層の前記絶縁層は、第1セラミック層と、該第1セラミック層上に積層された収縮抑制用の第2セラミック層と、前記第1、第2セラミック層を貫通し下層側に向かうに連れて先細りしたテーパ状に形成され、前記第2セラミック層から露出した端面が前記第2セラミック層の表面に実装される部品の端子に直接接続される表層ビア導体とを備え、
少なくとも前記第2セラミック層は、前記表層ビア導体の熱収縮を抑制または熱収縮に追従する材質を含むことを特徴とするセラミック多層基板。 - 前記第2セラミック層に含有するアルミナの重量比率が第1セラミック層よりも高いことを特徴とする請求項1に記載のセラミック多層基板。
- 前記第2セラミック層に含有するガラス成分の重量比率が、前記第1セラミック層よりも高いことを特徴とする請求項1に記載のセラミック多層基板。
- 前記第2セラミック層の焼成時の収縮開始温度が、前記第1セラミック層よりも低いことを特徴とする請求項1に記載のセラミック多層基板。
- 前記第1セラミック層と、前記第2セラミック層と、該第1、第2セラミック層を貫通し下層側に向かうに連れて先細りしたテーパ状に形成された内層ビア導体とを備える前記絶縁層が、前記最表層の絶縁層の下方に設けられ、
少なくとも前記第2セラミック層は、前記表層ビア導体の熱収縮を抑制または熱収縮に追従する材質を含むことを特徴とする請求項1ないし4のいずれかに記載のセラミック多層基板。 - 前記表層ビア導体に含有するガラス成分の重量比率が、前記内層ビア導体よりも低いことを特徴とする請求項5に記載のセラミック多層基板。
- 前記第1セラミック層と、前記第2セラミック層と、該第1、第2セラミック層を貫通し前記表層ビア導体と積層方向で逆向きのテーパ状に形成された内層ビア導体を備える前記絶縁層が、前記最表層の絶縁層の下方に設けられ、
前記内層ビア導体が、上面視で前記表層ビア導体に重合して配置されていることを特徴とする請求項1ないし6のいずれかに記載のセラミック多層基板。 - 前記表層ビア導体の最大横断面積が、前記内層ビア導体の最大横断面積よりも小さく形成されていることを特徴とする請求項5ないし7のいずれかに記載のセラミック多層基板。
- 前記表層ビア導体は、前記第1セラミック層に形成される部分と前記第2セラミック層に形成される部分とで拡開の度合が異なる2つのテーパ形状の連続体を成し、
前記第2セラミック層側の前記テーパ形状の拡開の度合が、前記第1セラミック層側の前記テーパ形状よりも大きいことを特徴とする請求項1ないし8のいずれかに記載のセラミック多層基板。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018003262A1 (ja) * | 2016-06-30 | 2018-01-04 | 株式会社村田製作所 | 複合基板及び複合基板の製造方法 |
JP2018174236A (ja) * | 2017-03-31 | 2018-11-08 | 信之 幸谷 | 多層回路基板構造 |
JP2019033179A (ja) * | 2017-08-08 | 2019-02-28 | Tdk株式会社 | コイル部品 |
US11291110B2 (en) | 2018-12-13 | 2022-03-29 | Murata Manufacturing Co., Ltd. | Resin substrate and electronic device |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10854550B2 (en) * | 2017-09-28 | 2020-12-01 | Advanced Semiconductor Engineering, Inc. | Semiconductor package and method of manufacturing the same |
CN111599687B (zh) * | 2019-02-21 | 2022-11-15 | 奥特斯科技(重庆)有限公司 | 具有高刚度的超薄部件承载件及其制造方法 |
JP7243856B2 (ja) * | 2019-11-14 | 2023-03-22 | 株式会社村田製作所 | 回路基板及び回路基板の製造方法 |
KR20230018242A (ko) * | 2021-07-29 | 2023-02-07 | 엘지이노텍 주식회사 | 회로기판 및 이를 포함하는 패키지 기판 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57134987A (en) * | 1981-02-16 | 1982-08-20 | Hitachi Ltd | Ceramic circuit board |
JPH0493096A (ja) * | 1990-08-08 | 1992-03-25 | Shinko Electric Ind Co Ltd | 多層セラミック基板 |
JP2000012736A (ja) * | 1998-06-26 | 2000-01-14 | Ngk Spark Plug Co Ltd | フリップチップ用セラミック多層配線基板 |
JP2000312063A (ja) * | 1999-04-28 | 2000-11-07 | Kyocera Corp | 配線基板及びその製造方法 |
JP2003258433A (ja) * | 2001-12-26 | 2003-09-12 | Kyocera Corp | 多層配線基板 |
JP2010153554A (ja) * | 2008-12-25 | 2010-07-08 | Kyocera Corp | セラミック基板及びその製造方法 |
WO2011024790A1 (ja) * | 2009-08-24 | 2011-03-03 | 株式会社村田製作所 | 樹脂多層基板及び該樹脂多層基板の製造方法 |
JP2012151284A (ja) * | 2011-01-19 | 2012-08-09 | Kyocera Corp | プローブカード用配線基板およびプローブカード |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001160683A (ja) | 1999-12-02 | 2001-06-12 | Murata Mfg Co Ltd | 多層セラミック基板およびその製造方法 |
JP2008186909A (ja) * | 2007-01-29 | 2008-08-14 | Kyocera Corp | セラミック多層基板 |
JP2009010141A (ja) | 2007-06-27 | 2009-01-15 | Kyocera Corp | セラミック多層基板 |
JP2009231414A (ja) | 2008-03-21 | 2009-10-08 | Kyocera Corp | 多層配線基板およびその製造方法 |
KR20110036149A (ko) | 2009-10-01 | 2011-04-07 | 삼성전기주식회사 | 다층 세라믹 기판 및 그 제조 방법 |
-
2013
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57134987A (en) * | 1981-02-16 | 1982-08-20 | Hitachi Ltd | Ceramic circuit board |
JPH0493096A (ja) * | 1990-08-08 | 1992-03-25 | Shinko Electric Ind Co Ltd | 多層セラミック基板 |
JP2000012736A (ja) * | 1998-06-26 | 2000-01-14 | Ngk Spark Plug Co Ltd | フリップチップ用セラミック多層配線基板 |
JP2000312063A (ja) * | 1999-04-28 | 2000-11-07 | Kyocera Corp | 配線基板及びその製造方法 |
JP2003258433A (ja) * | 2001-12-26 | 2003-09-12 | Kyocera Corp | 多層配線基板 |
JP2010153554A (ja) * | 2008-12-25 | 2010-07-08 | Kyocera Corp | セラミック基板及びその製造方法 |
WO2011024790A1 (ja) * | 2009-08-24 | 2011-03-03 | 株式会社村田製作所 | 樹脂多層基板及び該樹脂多層基板の製造方法 |
JP2012151284A (ja) * | 2011-01-19 | 2012-08-09 | Kyocera Corp | プローブカード用配線基板およびプローブカード |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018003262A1 (ja) * | 2016-06-30 | 2018-01-04 | 株式会社村田製作所 | 複合基板及び複合基板の製造方法 |
JP2018174236A (ja) * | 2017-03-31 | 2018-11-08 | 信之 幸谷 | 多層回路基板構造 |
JP2019033179A (ja) * | 2017-08-08 | 2019-02-28 | Tdk株式会社 | コイル部品 |
US11291110B2 (en) | 2018-12-13 | 2022-03-29 | Murata Manufacturing Co., Ltd. | Resin substrate and electronic device |
Also Published As
Publication number | Publication date |
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