JP2015053456A - 半導体装置及びその製造方法 - Google Patents

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景一 松下
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    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
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    • H01L2224/838—Bonding techniques
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    • H01L2224/8382—Diffusion bonding
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
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Abstract

【課題】高放熱性で高生産性の半導体装置及びその製造方法を提供する。
【解決手段】実施形態によれば、半導体素子と、Ｃｕを含む実装部材と、半導体素子と実装部材との間に設けられた接合層と、を含む半導体装置が提供される。接合金層は、ＴｉとＣｕとを含む第１領域と、第１領域と実装部材との間に設けられＳｎとＣｕとを含む第２領域と、を含む。第１領域におけるＴｉの組成比は、半導体素子から実装部材に向かう第１方向に沿って減少する。第２領域におけるＳｎの組成比は、第１方向とは反対の第２方向に沿って減少する。第１領域におけるＴｉの組成比が、第１領域における最大値の０．１倍となる第１位置は、第２領域におけるＳｎの組成比が最大値の０．１倍となる第２位置と、半導体素子と、の間に位置する。第１位置と第２位置との間の距離は、０．１μｍ以上である。
【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
半導体装置において、半導体素子と実装部材とが接合される。半導体素子の熱を実装部材に効率良く伝達し高い放熱性を得るために、接合における熱抵抗を低くすることが望まれる。このような半導体装置において、生産性が高いことが望まれる。
特開２００５−３２８３４号公報
本発明の実施形態は、高放熱性で高生産性の半導体装置及びその製造方法を提供する。
本発明の実施形態によれば、半導体素子と、Ｃｕを含む実装部材と、前記半導体素子と前記実装部材との間に設けられた接合層と、を含む半導体装置が提供される。前記接合金層は、ＴｉとＣｕとを含む第１領域と、前記第１領域と前記実装部材との間に設けられＳｎとＣｕとを含む第２領域と、を含む。前記第１領域におけるＴｉの組成比は、前記半導体素子から前記実装部材に向かう第１方向に沿って減少する。前記第２領域におけるＳｎの組成比は、前記第１方向とは反対の第２方向に沿って減少する。前記第１領域におけるＴｉの前記組成比が、前記第１領域におけるＴｉの前記組成比の最大値の０．１倍となる、前記第１方向に沿った第１位置は、前記第２領域におけるＳｎの前記組成比が、前記第２領域におけるＳｎの前記組成比の最大値の０．１倍となる、前記第１方向に沿った第２位置と、前記半導体素子と、の間に位置する。前記第１位置と前記第２位置との間の距離は、０．１マイクロメートル以上である。
図１（ａ）〜図１（ｃ）は、第１の実施形態に係る半導体装置を例示する模式図である。 参考例の半導体装置を例示する模式的断面図である。 参考例の半導体装置を例示する模式図である。 図４（ａ）及び図４（ｂ）は、第２の実施形態に係る半導体装置を例示する模式図である。 図５（ａ）及び５（ｂ）は、実施形態に係る半導体装置を例示する模式図である。 第３の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
図１（ａ）〜図１（ｃ）は、第１の実施形態に係る半導体装置を例示する模式図である。
図１（ａ）は、半導体装置の製造工程の一部を例示する模式的断面図である。図１（ｂ）は、半導体装置の断面図である。図１（ｃ）は、半導体装置における組成を例示するグラフ図である。
図１（ｂ）に表したように、本実施形態に係る半導体装置１１０は、半導体素子２０と、実装部材７０と、接合層５０と、を含む。
半導体素子２０には、例えば、ＳｉＣ、ＧａＡｓまたはＧａＮなどが用いられる。半導体素子２０は、例えば、高周波素子である。半導体素子２０は、例えば、高出力素子である。半導体素子２０の例については、後述する。
実装部材７０は、Ｃｕ（銅）を含む。実装部材７０は、例えば、放熱部材である。例えば、実装部材７０は、半導体素子２０が格納される容器の一部となっても良い。
接合層５０は、半導体素子２０と、実装部材７０と、の間に設けられる。接合層５０は、例えば、Ｃｕを含む金属の固溶体である。
半導体素子２０から実装部材７０に向かう方向を第１方向（Ｚ軸方向）とする。
図１（ａ）は、半導体装置１１０の製造工程を例示している。
図１（ａ）に表したように、第１加工体８１と、第２加工体８２と、を準備する。第１加工体８１は、半導体素子２０と、第１膜３１と、第２膜３２と、を含む。第１膜３１は、Ｃｕを含む。第２膜３２は、半導体素子２０と第１膜３１との間に設けられ、Ｔｉ（チタン）を含む。この例では、第１加工体８１は、第３膜３３をさらに含む。第３膜３３は、第１膜３１と第２膜３２との間に設けられる。第３膜３３は、例えば、Ａｕ（金）を含む。第３膜３３は必要に応じて設けられ、場合によっては省略しても良い。
例えば、半導体素子２０の第２膜３２に面する部分には、ＳｉＣが用いられている。第２膜３２には、例えばＴｉ膜が用いられる。第２膜３２の厚さは、例えば０．０２マイクロメートル（μｍ）程度である。第３膜３３には、例えば、Ａｕ膜が用いられる。第３膜３３の厚さは、例えば３μｍ程度である。第１膜３１には、例えば、Ｃｕ膜が用いられる。第１膜３１の厚さは、例えば１μｍ程度である。
第２膜３２、第３膜３３及び第１膜３１は、例えば、めっきにより形成される。
第２加工体８１は、実装部材７０と、実装部材側膜７１と、を含む。実装部材側膜７１は、実装部材７０に積層される。実装部材側膜７１は、Ｓｎ（錫）を含む。実装部材側膜７１には、例えば、Ｓｎ膜が用いられる。実装部材側膜７１の厚さは、例えば３μｍ程度である。実装部材側膜７１は、例えば、液相拡散接合法より形成される。
このような第１加工体８１と第２加工体８２とを対向させる。このとき、第１膜３１と、実装部材側膜７１と、を互いに対向させる。そして、第１膜３１と、実装部材側膜７１と、を近づけて、例えば、第１膜３１と、実装部材側膜７１と、を接触させる。この状態で、加熱処理する。加熱は、第１加工体８１及び第２加工体８２を加圧しつつ行われる。これにより、半導体素子２０と実装部材７０とが接合される。この接合は、例えば、固溶接合である。これにより、半導体素子２０と実装部材７０との間に設けられた接合層５０が形成される。接合層５０は、第２膜３２、第３膜３３、第１膜３１及び実装部材側膜７１により形成される。これにより、半導体装置１１０が形成される。
接合層５０は、これらの膜に含まれる元素を含む固溶体である。接合層５０においては、元素の濃度の分布、すなわち、組成の分布が形成される。
以下、接合層５０における組成の分布の例について説明する。
図２（ｂ）に表したように、接合金層５０は、第１領域Ｒ１と、第２領域Ｒ２と、を含む。第２領域Ｒ２は、第１領域Ｒ１と実装部材７０との間に設けられる。これらの領域において、組成比が互いに異なる。この例では、第１領域Ｒ１と第２領域Ｒ２との間に、第３領域Ｒ３がさらに設けられている。
第１領域Ｒ１は、Ｔｉを含む領域である。第１領域Ｒ１は、Ｃｕをさらに含んでも良い。第１領域Ｒ１は、Ａｕをさらに含んでも良い。
第２領域Ｒ２は、Ｓｎを含む領域である。第２領域Ｒ２は、Ｃｕをさらに含んでも良い。第２領域Ｒ２は、Ａｕをさらに含んでも良い。
図１（ｃ）は、半導体装置１１０の接合層５０における組成を例示している。図１（ｃ）の横軸は、Ｚ軸方向における位置である。縦軸は、ＴｉまたはＳｎの組成比ＣＲである。組成比ＣＲは、Ｔｉ及びＳｎのそれぞれについて、それぞれの組成の最大値を１として模式的に示している。
図１（ｃ）に表したように、第１領域Ｒ１におけるＴｉの組成比５１ｒは、Ｚ軸方向（半導体素子２０から実装部材７０に向かう第１方向）に沿って減少する。第１領域Ｒ１におけるＴｉの分布は、例えば、第２膜３２（Ｔｉ膜）に含まれるＴｉの拡散により形成される。
一方、第２領域Ｒ２におけるＳｎの組成比５２ｒは、Ｚ軸方向（第１方向）とは反対の第２方向に沿って減少する。第２領域Ｒ２におけるＳｎの分布は、実装部材側膜７１（Ｓｎ膜）に含まれるＳｎの拡散により形成される。
本実施形態においては、接合層５０中において、ＴｉとＳｎとの両方が存在する領域が実質的に形成されない。
例えば、第１領域Ｒ１におけるＴｉの組成比５１ｒが、第１領域Ｒ１におけるＴｉの組成比５１ｒの最大値５１ｘの０．１倍となる、第１方向に沿った位置を、第１位置Ｐ１とする。そして、第２領域Ｒ２におけるＳｎの組成比５２ｒが、第２領域Ｒ２におけるＳｎの組成比５２ｒの最大値５２ｘの０．１倍となる、第１方向に沿った位置を、第２位置Ｐ２とする。
第１位置Ｐ１は、第２位置Ｐ２と、半導体素子２０と、の間に位置する。そして、第１位置Ｐ１と第２位置Ｐ２との間の距離（第１距離Ｌ１）は、０．１μｍ以上である。
Ｔｉの組成比５１ｒが最大値５１ｘの１０％となる第１位置Ｐ１と、Ｓｎの組成比５２ｒが最大値５２ｘの１０％となる第２位置Ｐ２と、が０．１μｍ以上離れている。これにより、ＴｉとＳｎとは同じ領域に実質的に存在しないことになる。
これにより、高放熱性で高生産性の半導体装置が提供できる。
図２は、参考例の半導体装置を例示する模式的断面図である。
図２は、参考例の半導体装置１１９（構成は図示しない）の接合層における組成を例示している。半導体装置１１９も、半導体素子２０と、実装部材７０と、接合層５０と、を含む。半導体装置１１９においては、接合層５０における組成分布が、半導体装置１１０とは異なる。
図２に表したように、半導体装置１１９においては、接合層５０中において、ＴｉとＳｎとの両方が存在する領域が形成されている。半導体装置１１９においては、第１位置Ｐ１と第２位置Ｐ２との間の距離（第１距離Ｌ１）は、０．１μｍ未満である。または、第２位置Ｐ２が、第１位置Ｐ１と、半導体素子２０と、の間に位置する。
このような半導体装置１１９においては、接合層５０において、剥離が生じることが発明者の実験により明らかになった。以下、この実験について説明する。
この実験では、上記の第１加工体８１及び第２加工体８２を用いて半導体装置１１９が作製される。第１加工体８１において、半導体素子２０には、ＳｉＣが用いられている。第２膜３２に、Ｔｉ膜が用いられる。第３膜３３には、Ａｕ膜が用いられる。第１膜３１には、Ｃｕ膜が用いられる。一方、第２加工体８１においては、実装部材７０には、Ｃｕが用いられる。実装部材側膜７１には、Ｓｎ膜が用いられる。第１膜３１と実装部材側膜７１とを互いに対向させ、加圧して、２６０℃の加熱処理を行い、接合し、接合層５０が形成される。このようにして、半導体装置１１９が形成される。
半導体装置１１９は、形成された後に、加熱工程（再加熱工程）を経る。例えば、半導体装置１１９を筐体内に配置して密閉する工程や、配線を設ける工程などにおいて、再加熱される。このような再加熱工程では、例えば、ＡｕＳｎはんだが用いられる。ＡｕＳｎはんだの融点は約３００℃であり、このため、再加熱工程では、約３００℃以上の温度が加えられる。このような再加熱工程を経た後で、接合層５０において剥離が発生する場合があることが分かった。剥離により歩留まりが低下し、生産性が低い。
剥離が発生した半導体装置１１９を解析したところ、接合層５０において、ＴｉとＳｎとを含む領域が形成されていることが分かった。
図３は、参考例の半導体装置を例示する模式図である。
図３は、半導体装置１１９における組成をＥＤＸ（Energy dispersive X-ray spectrometry、エネルギー分散型Ｘ線分析）により解析した結果を示している。
図３の横軸は、Ｚ軸方向の位置である。縦軸は、組成比ＣＲ（原子パーセント、ａｔｍ％）である。図３から分かるように、接合層５０において、ＴｉとＳｎとを含む領域が形成されている。
Ｃｕ−Ｓｎ−Ｔｉ三元系状態図に基づくと、Ｓｎリッチ層においては、液相と、Ｓｎ−Ｔｉ化合物（例えばＳｎ３Ｔｉ２化合物）と、が共存している。このため、再加熱工程における３００℃での加熱時に、Ｓｎリッチ層が溶融し、冷却時に剥離したと考えられる。特に、ＳｉＣの表面は、溶融面との濡れ性が悪い。このため、この部分（ＳｉＣとＳｎリッチ層との界面）において、剥離が生じ易いと考えられる。一方、Ａｕ−Ｃｕ−Ｓｎは、３００℃では溶融しない。このように、Ｓｎが存在する領域に、Ｔｉが存在すると、融点が低下し、これにより、剥離が生じると考えられる。
実施形態においては、接合層５０中において、ＴｉとＳｎとの両方が存在する領域が実質的に形成されないようにする。具体的には、第１距離Ｌ１を０．１μｍ以上とする。これにより、剥離が抑制できる。
実施形態に係る半導体装置１１０においては、例えば、第１加工体８１の第１膜３１の厚さを、参考例の半導体装置１１９における値（１μｍ）よりも厚くする。例えば、半導体装置１１０においては、第１膜３１の厚さを、２μｍとする。これにより、第１距離Ｌ１を０．１μｍ以上とすることができる。
実施形態において、第３膜３３（例えば、Ａｕ膜）を設ける場合、Ａｕ膜の厚さを厚くしても良い。これによっても、第１距離Ｌ１を０．１μｍ以上とすることができる。
図３の解析結果から分かるように、Ｔｉが拡散する距離は、約２．２μｍである。一方、Ｓｎが拡散する距離は、約１．５μｍである。このことから、Ｔｉ膜と、Ｓｎ膜と、の間の距離が、これらの距離の合計以上であることが好ましい。
例えば、図１（ｃ）に表したように、第１領域Ｒ１におけるＴｉの組成比５１ｒが、第１領域Ｒ１におけるＴｉの組成比５１ｒの最大値５１ｘの０．９倍となる、第１方向に沿った位置を第３位置Ｐ３とする。そして、第２領域Ｒ２におけるＳｎの組成比５２ｒが、第２領域Ｒ２におけるＳｎの組成比５２ｒの最大値５２ｘの０．９倍となる、第１方向に沿った位置を第４位置Ｐ４とする。第３位置Ｐ３と、第４位置Ｐ４と、の間の距離（第２距離Ｌ２）は、３．７μｍ以上に設定される。これにより、第１位置Ｐ１と第２位置Ｐ２との間の距離（第１距離Ｌ１）は、０．１μｍ以上にし易くなる。これにより、接合層５０中において、ＴｉとＳｎとの両方が存在する領域が実質的に形成されない。
既に説明したように、半導体装置１１０において、第３膜３３（例えばＡｕ膜）を設けても良い。この場合には、第１領域Ｒ１は、Ｔｉ及びＣｕの他に、さらにＡｕを含んでも良い。さらに、第２領域Ｒ２は、Ｓｎ及びＣｕの他に、さらにＡｕを含んでも良い。
（第２の実施形態）
図４（ａ）及び図４（ｂ）は、第２の実施形態に係る半導体装置を例示する模式図である。
図４（ａ）は、半導体装置の製造工程の一部を例示する模式的断面図である。図４（ｂ）は、半導体装置の断面図である。
図４（ｂ）に表したように、本実施形態に係る半導体装置１２０は、半導体素子２０と、実装部材７０と、第１層４１と、第２層４２と、第３層４３と、を含む。実装部材７０は、Ｃｕを含む。
第１層４１は、半導体素子２０と実装部材７０との間に設けられ、Ｔｉを含む。第２層４２は、第１層４１と実装部材７０との間に設けられ、ＳｎとＣｕとを含む。第３層４３は、第１層４１と第２層４２との間に設けられ、Ｎｉ、Ｐｔ及びＰｄの少なくともいずれかを含む。この例では、第２層４２は、Ａｕをさらに含む。
第１層４１には、例えば、Ｔｉ膜が用いられる。第１層４１の厚さは、例えば０．００５μｍ以上０．０５μｍ以下である。第２層４２には、例えば、Ｓｎ、Ａｕ及びＣｕを含む合金膜が用いられる。第２層４２の厚さは、例えば０．１μｍ以上１００μｍ以下である。第３層４３には、例えば、Ｎｉ膜が用いられる。第３層４３の厚さは、例えば０．１μｍ以上１０μｍ以下である。
図４（ａ）は、半導体装置１２０の製造工程を例示している。
図４（ａ）に表したように、第１加工体８１と、第２加工体８２と、を準備する。第１加工体８１は、半導体素子２０と、第１素子側膜４１ｆと、第２素子側膜４２ｆと、第３素子側膜４３ｆと、を含む。この例では、第４素子側膜４４ｆがさらに設けられている。
第１素子側膜４１ｆは、Ｃｕを含む。第２素子側膜４２ｆは、半導体素子２０と第１素子側膜４１ｆとの間に設けられ、Ｔｉを含む。第３素子側膜４３ｆは、第１素子側膜４１ｆと第２素子側膜４２ｆとの間に設けられ、Ｎｉ（ニッケル）、Ｐｔ（白金）及びＰｄ（パラジウム）の少なくともいずれかを含む。第４素子側膜４４ｆは、第１素子側膜４１ｆと第３素子側膜４３ｆとの間に設けられる。
第１素子側膜４１ｆには、例えば、厚さが２μｍ以上１００μｍ以下のＣｕ膜が用いられる。
第２素子側膜４２ｆには、例えば、厚さが０．００５μｍ以上０．０５μｍ以下のＴｉ膜が用いられる。
第３素子側膜４３ｆには、例えば、厚さが０．１μｍ以上２μｍ以下のＮｉ膜が用いられる。
第４素子側膜４４ｆには、例えば、厚さが０．１μｍ以上１０μｍ以下のＡｕ膜が用いられる。
第２素子側膜４２ｆ、第３素子側膜４３ｆ、第４素子側膜４４ｆ及び第１素子側膜４１ｆは、例えば、めっきにより形成される。
この例でも、例えば、半導体素子２０の第２素子側膜４２ｆに面する部分には、ＳｉＣが用いられている。
第２加工体８１は、実装部材７０と、実装部材側膜７１と、を含む。実装部材側膜７１は、実装部材７０に積層される。この例でも、実装部材側膜７１は、Ｓｎを含む。
このような第１加工体８１と第２加工体８２とを対向させる。すなわち、第１素子側膜４１ｆと、実装部材側膜７１と、を互いに対向させる。例えば、第１素子側膜４１ｆと、実装部材側膜７１と、を接触させる。この状態で、加熱処理する。加熱は、第１加工体８１及び第２加工体８２を加圧しつつ行われる。これにより、半導体素子２０と実装部材７０とが接合される。この接合は、例えば、固溶接合である。これにより、半導体素子２０と実装部材７０との間に設けられた接合層（第２層４２）形成される。これにより、半導体装置１２０が形成される。
この製造方法により製造された半導体装置１２０において、第２素子側膜４２ｆから第１層４１が形成される。第３素子側膜４３ｆから第３層４３が形成される。第４素子側膜４４ｆ、第１素子側膜４１ｆ及び実装部材側膜７１から第２層４２（接合層）が形成される。
本実施形態に係る半導体装置１２０においては、第３層４３（例えばＮｉ層）は、第１層４１から第２層４２へのＴｉの拡散を抑制する。第２層４２は、Ｔｉを実質的に含まない。このように、半導体装置１２０においては、第３層４３により、ＴｉとＳｎとの両方が存在する領域が実質的に形成されない。
本実施形態においても、高放熱性で高生産性の半導体装置が提供される。
第１及び第２の実施形態に係る半導体装置の例についてさらに説明する。以下では、半導体装置１１０の例について説明する。
半導体装置１１０においては、例えば、ＧａＡｓ ＦＥＴ（Field Effect Transistor)、ＧａＡｓ ＨＥＭＴ（High Electron Mobility Transistor)、窒化ガリウム系半導体素子、及び、炭化シリコン系半導体素子のいずれかが設けられる。以下の例では、ＧａＡｓ系半導体素子が設けられている。
図５（ａ）及び５（ｂ）は、実施形態に係る半導体装置を例示する模式図である。
図５（ａ）は平面図である。図５（ｂ）は、図５（ａ）のＡ１−Ａ２線断面図である。 ただし、図５（ａ）においては、図５（ｂ）に例示した蓋部３８及び枠部３６の図示を省略している。
図５（ｂ）に表したように、半導体素子２０は、第１面２０ａと、第１面２０ａとは反対側の第２面２０ｂと、を有する。第１面２０ａは、ドレイン、ゲート及びソースなどを含む能動領域を有する。
実装部材７０の上に、半導体素子２０が設けられている。半導体素子２０の第２面２０ｂが、実装部材７０に対向する。第２面２０ｂと実装部材７０との間に、接合層５０が設けられる。
実装部材７０の上において、半導体素子２０の周りに枠部３６が設けられる。
半導体素子２０のゲート電極は、ボンディングワイヤ２２を介して配線部７５の一部に接続される。ドレイン電極は、ボンディングワイヤ２３を介して配線部７５の別の一部と接続される。ソース電極は、ボンディングワイヤ２４により実装部材７０と電気的に接続される。実装部材７０のうちのワイヤボンディングされる領域の表面には、例えば、金層が用いられる。これにより、例えば、高いワイヤボンディング強度が得られる。
蓋部３８は、半導体素子２０の上に設けられ、枠部３６と接合される。蓋部３８を枠部３６と接合することにより、半導体素子２０を気密封止することができる。
例えば、実装部材７０の上面に、半導体素子２０が接合され、接合層５０が形成される。この後に、蓋部３８の接合が行われる。蓋部３８の接合において、接合層５０に高温が加えられる。このとき、半導体装置１１０においては、接合層５０の第１位置Ｐ１は、第２位置Ｐ２と、半導体素子２０と、の間に位置する。そして、第１位置Ｐ１と第２位置Ｐ２との間の距離（第１距離Ｌ１）を、０．１μｍ以上とする。これにより、接合層５０中において、ＴｉとＳｎとの両方が存在する領域が実質的に形成されない。これにより、高放熱性で高生産性の半導体装置が提供できる。
第２の実施形態に係る半導体装置１２０においては、図５（ｂ）の接合層５０の位置に、第１層４１（例えばＴｉ層）、第３層４３（例えばＮｉ層）、及び、第２層４２（例えば、Ｓｎ及びＣｕを含む層）が設けられる。第２の実施形態に係る半導体装置１２０においては、第３層４３（例えばＮｉ層）を設けることで、蓋部３８の接合の高温が加えられた場合にも、第３層４３によりＴｉの拡散が抑制される。これにより、第２層４２において、ＴｉとＳｎとの両方が存在する領域が実質的に形成されない。これにより、高放熱性で高生産性の半導体装置が提供できる。
（第３の実施形態）
図６は、第３の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。
図６に表したように、本製造方法においては、第１加工体８１と、第２加工体８２と、を準備する（ステップＳ１１０）。第１加工体８１は、半導体素子２０と、Ｃｕを含む第１膜３１と、半導体素子２０と第１膜３１との間に設けられＴｉを含む第２膜３２と、を含む。第２加工体８２は、Ｃｕを含む実装部材７０と、実装部材７０に積層されＳｎを含む実装部材側膜７１と、を含む。
本製造方法においては、第１膜３１と実装部材側膜７１とを互いに対向させて加熱処理して、半導体素子２０と実装部材７１とを接合する（ステップＳ１２０）。これにより、半導体素子２０と実装部材７０との間に設けられた接合層５０を形成する。これにより、半導体素子２０と、実装部材７０と、接合層５０と、を含む半導体装置１１０が形成される。
接合金層５０は、ＴｉとＣｕとを含む第１領域Ｒ１と、第１領域Ｒ１と実装部材７０との間に設けられＳｎとＣｕとを含む第２領域Ｒ２と、を含む。上記の第１位置Ｐ１は、上記の第２位置Ｐ２と、半導体素子２０と、の間に位置する。第１位置Ｐ１と第２位置Ｐ２との間の距離は、０．１μｍ以上とする。
本実施形態に係る製造方法によれば、高放熱性で高生産性の半導体装置が提供できる。
（第４の実施形態）
本実施形態は、第２の実施形態に関して説明した半導体装置１２０の製造方法に係る。本実施形態に係る製造方法は、図６と同様とすることができるので、フローチャートの図示を省略する。
本実施形態に係る製造方法においても、第１加工体８１と、第２加工体８２と、を準備する（ステップＳ１１０）。第１加工体８１は、半導体素子２０と、Ｃｕを含む第１素子側膜４１ｆと、半導体素子２０と第１素子側膜４１ｆとの間に設けられＴｉを含む第２素子側膜４２ｆと、第１素子側膜４１ｆと第２素子側膜４２ｆとの間に設けられＮｉ、Ｐｔ及びＰｄの少なくともいずれかを含む第３素子側膜４２ｆと、を含む。第２加工体８２は、Ｃｕを含む実装部材７０と、実装部材７０に積層されＳｎを含む実装部材側膜７１と、を含む。
本製造方法においては、第１素子側膜４１ｆと実装部材側膜７１とを互いに対向させて加熱処理して半導体素子２０と実装部材７０とを接合する（ステップＳ１２０）。これにより、半導体素子２０と、実装部材７０と、半導体素子１０と実装部材２０との間に設けられた接合層（例えば第２層４２）と、を含む半導体装置が形成できる。
実施形態によれば、高放熱性で高生産性の半導体装置及びその製造方法が提供できる。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる半導体素子、実装部材及び接合層などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２０…半導体素子、 ２０ａ…第１面、 ２０ｂ…第２面、 ２２〜２４…ボンディングワイヤ、 ３１〜３３…第１〜第３膜、 ３６…枠部、 ３８…蓋部、 ４１〜４３…第１〜第３層、 ４１ｆ〜４４ｆ…第１〜第４素子側膜、 ５０…接合金属層、 ５１ｒ…組成比、 ５１ｘ…最大値、 ５２ｒ…組成比、 ５２ｘ…最大値、 ７０…実装部材、 ７１…実装部材側膜、 ７５…配線、 ８１、８２…第１、第２加工体、 １１０、１１９、１２０…半導体装置、 ＣＲ…組成、 Ｌ１、Ｌ２…第１、第２距離、 Ｐ１〜Ｐ４…第１〜第４位置、 Ｒ１〜Ｒ３…第１〜第３領域

Claims (7)

  1. 半導体素子と、
    Ｃｕを含む実装部材と、
    前記半導体素子と前記実装部材との間に設けられた接合層と、
    を備え、
    前記接合金層は、
    ＴｉとＣｕとを含む第１領域と、
    前記第１領域と前記実装部材との間に設けられＳｎとＣｕとを含む第２領域と、
    を含み、
    前記第１領域におけるＴｉの組成比は、前記半導体素子から前記実装部材に向かう第１方向に沿って減少し、
    前記第２領域におけるＳｎの組成比は、前記第１方向とは反対の第２方向に沿って減少し、
    前記第１領域におけるＴｉの前記組成比が、前記第１領域におけるＴｉの前記組成比の最大値の０．１倍となる、前記第１方向に沿った第１位置は、
    前記第２領域におけるＳｎの前記組成比が、前記第２領域におけるＳｎの前記組成比の最大値の０．１倍となる、前記第１方向に沿った第２位置と、前記半導体素子と、
    の間に位置し、
    前記第１位置と前記第２位置との間の距離は、０．１マイクロメートル以上である半導体装置。
  2. 前記第１領域におけるＴｉの前記組成比が、前記第１領域におけるＴｉの前記組成比の最大値の０．９倍となる、前記第１方向に沿った第３位置と、
    前記第２領域におけるＳｎの前記組成比が、前記第２領域におけるＳｎの前記組成比の最大値の０．９倍となる、前記第１方向に沿った第４位置と、
    の間の距離は、３．７マイクロメートル以上である半導体装置。
  3. 前記第１領域は、Ａｕをさらに含む請求項１または２に記載の半導体装置。
  4. 半導体素子と、
    Ｃｕを含む実装部材と、
    前記半導体素子と前記実装部材との間に設けられＴｉを含む第１層と、
    前記第１層と前記実装部材との間に設けられＳｎとＣｕとを含む第２層と、
    前記第１層と前記第２層との間に設けられＮｉ、Ｐｔ及びＰｄの少なくともいずれかを含む第３層と、
    を備えた半導体装置。
  5. 前記第２層は、Ａｕをさらに含む請求項４記載の半導体装置。
  6. 半導体素子と、Ｃｕを含む第１膜と、前記半導体素子と前記第１膜との間に設けられＴｉを含む第２膜と、を含む第１加工体と、Ｃｕを含む実装部材と、前記実装部材に積層されＳｎを含む実装部材側膜と、を含む第２加工体と、を準備し、
    前記第１膜と前記実装部材側膜とを互いに対向させて加熱処理して前記半導体素子と前記実装部材とを接合して、前記半導体素子と前記実装部材との間に設けられた接合層を形成し、
    前記接合金層は、
    ＴｉとＣｕとを含む第１領域と、
    前記第１領域と前記実装部材との間に設けられＳｎとＣｕとを含む第２領域と、
    を含み、
    前記第１領域におけるＴｉの組成比は、前記半導体素子から前記実装部材に向かう第１方向に沿って減少し、
    前記第２領域におけるＳｎの組成比は、前記第１方向とは反対の第２方向に沿って減少し、
    前記第１領域におけるＴｉの前記組成比が、前記第１領域におけるＴｉの前記組成比の最大値の０．１倍となる、前記第１方向に沿った第１位置は、
    前記第２領域におけるＳｎの前記組成比が、前記第２領域におけるＳｎの前記組成比の最大値の０．１倍となる、前記第１方向に沿った第２位置と、前記半導体素子と、
    の間に位置し、
    前記第１位置と前記第２位置との間の距離は、０．１マイクロメートル以上である、
    前記半導体素子と、前記実装部材と、前記接合層と、を含む半導体装置の製造方法。
  7. 半導体素子と、Ｃｕを含む第１素子側膜と、前記半導体素子と前記第１素子側膜との間に設けられＴｉを含む第２素子側膜と、前記第１素子側膜と前記第２素子側膜との間に設けられＮｉ、Ｐｔ及びＰｄの少なくともいずれかを含む第３素子側膜と、を含む第１加工体と、Ｃｕを含む実装部材と、前記実装部材に積層されＳｎを含む実装部材側膜と、を含む第２加工体と、を準備し、
    前記第１素子側膜と前記実装部材側膜とを互いに対向させて加熱処理して前記半導体素子と前記実装部材とを接合して、前記半導体素子と、前記実装部材と、前記半導体素子と前記実装部材との間に設けられた接合層と、を含む半導体装置の製造方法。
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