JP2011187782A - 半導体素子とこれを用いた半導体装置、および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】すず基はんだ8を用いて導電部材7と接合するための半導体素子10であって、半導体材料からなる基材1の前記導電部材7との接合面に、シリサイド層2Sと、チタンからなる第1の金属層3と、アンチモンからなる第2の金属層4と、ニッケルおよび/または銅を有する第3の金属層5と、が基材1側から順次積層されている、ように構成した。
【選択図】図1
Description
<接合強度ばらつきの原因発見>
本発明の実施の形態1にかかる半導体素子および半導体装置の構成を説明する前に、背景技術で説明した従来の半導体素子での接合強度のばらつき原因について説明する。半導体素子の接合面に第1金属層を設け、さらにその上にすず合金からなる第2金属層を設け、数種のすず基はんだを用いて銅板との接合体を形成した。その結果、高温動作時に安定して長時間接合し得る材料の組み合わせは、第1金属層にチタン(Ti)、すず基はんだにSn−Sb系はんだを用いたときであった。
つぎに、本実施の形態にかかる半導体素子10をすず基はんだを用いて接合した時の接合強度を評価するため、比較試験を実施した。この比較試験では、接合および強度評価を容易にするため、実際の回路基板ではなく、回路基板上に形成された回路パターン17を模擬するものとして10mm角に切断した厚さ1.0mmの銅板7を用いた。そして、本実施の形態にかかる半導体素子10を銅板7に接合した接合体100MEと、比較対象となる半導体素子10CEを銅板7に接合した接合体100MCに対しさまざまな条件で評価試験を行った。
図4(a)に示すように、厚さ500μmの半導体基材1の片方の表面に、半導体素子10を作成したときと同じ方法で、厚さ50nm程度のニッケルシリサイド層2Sを形成した。スパッタリング法を用いて、シリサイド層2S表面に、第1の金属層である厚さ200nmのTi層3を形成した。ここで第2の金属層であるSb層を省略して、Ti層3の表面に第3の金属層である厚さ800nmのNi層5、Ni層5の表面に第4の金属層である厚さ100nmのAu層6を順次形成した。この後、ダイシングで5.0mm角サイズに切断し、洗浄したものを、比較用半導体素子10CEとして用いた。つまり、比較用半導体素子10CEと半導体素子10との違いは、第2の金属層であるSb層4を有するか否かの違いである。そして、銅板7との接合、つまり実施例接合体100MEと比較例接合体100MCの製造は、半導体装置100を製造するときと同様の方法で行った。本実施例接合体100ME、比較例接合体100MCをそれぞれ3個使用した。
なお、本実施の形態においては、接合力の評価を目的として、素板状の炭化ケイ素基材を用いた例を示したが、裏面にパターン等が形成された炭化ケイ素基材を用いても同様である。また、炭化ケイ素基材の大きさも、特に限定されることはなく、製造する半導体素子の大きさに合わせて、適宜調整すればよい。
組合せA:Sb/Cu
組合せB:Sb/Ta/Cu
組合せC:Sb/Cu/Ni
本実施の形態2においては、実施の形態1で作成した半導体素子10の第2の金属層であるSb層4の厚みとすず基はんだ8の組成を変化させ、接合強度の評価を行った。実施の形態1で用いた図1を用いて説明する。半導体基材1と、ニッケルシリサイド層2Sを形成するためのニッケル層2の厚みおよび熱処理条件は実施の形態1と同様である。そして、ニッケルシリサイド層2S上に順次積層していく、第1金属層3、第2金属層4、第3金属層5、第4金属層6のうち、第2金属層であるSb層4の厚みを変化させた。また、銅板7との接合の際、マスキングや熱処理条件は実施の形態1と同様であるが、はんだの組成(Sb含有量)を変化させた。測定サンプル数は、同じ仕様のものをそれぞれ3個作成し、接合体の横方向からせん断方向に最高20kgf(約200N)まで印加(測定)可能なプッシュテスタ(ARF-20:アトニック(株)製デジタルフォースゲージ)を用いて測定し、剥離が生じた時の印加力を密着強度とした。測定した密着強度値はそれぞれの平均値を使用した。評価結果を表2に示す。
本発明の実施の形態3では、上述した半導体素子をすず基はんだを用いて接合した半導体装置について説明する。図5は実施の形態1または2で示した半導体素子をすず基はんだを用いて装着した半導体装置の構成を説明するためのもので、図5(a)は半導体装置の半導体素子を装着した部分の平面図、図5(b)は図5(a)のA−A線における切断面を示す断面図である。図において、電力用半導体装置100は、絶縁性の回路基板11上に複数の銅の回路パターンが形成され、そのうちのひとつの回路パターン17にドレイン電極側を接合したSiC基材を用いた半導体素子10が配置されている。
3 Ti層(第1金属層)(3S:Ti−Sb−Sn3元合金化層)、 4 Sb層(第2金属層)、 5 第3金属層(5S:Ni−Sn合金化層)、 6 Au層(第4金属層)、 7 銅板(導電部材)、 8 すず基はんだ(8M:溶融後)
11 回路基板、 17 回路パターン(導電部材)、 100 半導体装置
Claims (7)
- すず基はんだを用いて導電部材と接合するための半導体素子であって、
半導体材料からなる基材の前記導電部材との接合面に、
シリサイド層と、
チタンからなる第1の金属層と、
アンチモンからなる第2の金属層と、
ニッケルおよび/または銅を有する第3の金属層と、が
前記基材側から順次積層されていることを特徴とする半導体素子。 - 前記第2の金属層の厚みが50nm以上であることを特徴とする請求項1に記載の半導体素子。
- 前記半導体材料がワイドバンドギャップ半導体材料であることを特徴とする請求項1または2に記載の半導体素子。
- 前記ワイドバンドギャップ半導体材料は、炭化ケイ素、窒化ガリウム、ガリウムヒ素、またはダイヤモンドのうちのいずれかであることを特徴とする請求項3に記載の半導体素子。
- 回路パターンが形成された回路基板と、
前記回路パターン上に実装された請求項1ないし4のいずれか1項に記載の半導体素子と、を備え
前記半導体素子の前記回路パターンへの接合に、すず基はんだを用いたことを特徴とする半導体装置。 - 前記すず基はんだにはアンチモンが5wt%以上含有されていることを特徴とする請求項5に記載の半導体装置。
- 半導体装置を構成する回路基板の回路パターン上の所定範囲に、すず基はんだのペーストを塗布し、
前記すず基はんだのペーストを塗布した部分に請求項1ないし4のいずれか1項に記載の半導体素子を設置し、
前記すず基はんだが溶融するように加熱する、
ことを特徴とする半導体装置の製造方法。
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