JP2015015378A - 積層配線の形成方法、積層配線、及び電子素子 - Google Patents

積層配線の形成方法、積層配線、及び電子素子 Download PDF

Info

Publication number
JP2015015378A
JP2015015378A JP2013141566A JP2013141566A JP2015015378A JP 2015015378 A JP2015015378 A JP 2015015378A JP 2013141566 A JP2013141566 A JP 2013141566A JP 2013141566 A JP2013141566 A JP 2013141566A JP 2015015378 A JP2015015378 A JP 2015015378A
Authority
JP
Japan
Prior art keywords
layer
conductive layer
forming
surface energy
laser
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013141566A
Other languages
English (en)
Other versions
JP6197418B2 (ja
Inventor
鈴木 幸栄
Sachie Suzuki
幸栄 鈴木
田野 隆徳
Takanori Tano
隆徳 田野
三浦 博
Hiroshi Miura
博 三浦
敦 小野寺
Atsushi Onodera
敦 小野寺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Priority to JP2013141566A priority Critical patent/JP6197418B2/ja
Priority to US14/320,836 priority patent/US9153524B2/en
Publication of JP2015015378A publication Critical patent/JP2015015378A/ja
Application granted granted Critical
Publication of JP6197418B2 publication Critical patent/JP6197418B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4664Adding a circuit layer by thick film methods, e.g. printing techniques or by other techniques for making conductive patterns by using pastes, inks or powders
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/1292Multistep manufacturing methods using liquid deposition, e.g. printing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/16Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0364Conductor shape
    • H05K2201/0376Flush conductors, i.e. flush with the surface of the printed circuit
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/10Using electric, magnetic and electromagnetic fields; Using laser light
    • H05K2203/107Using laser light
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1173Differences in wettability, e.g. hydrophilic or hydrophobic areas
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/12Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns
    • H05K3/1208Pretreatment of the circuit board, e.g. modifying wetting properties; Patterning by using affinity patterns
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/12Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns
    • H05K3/1258Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns by using a substrate provided with a shape pattern, e.g. grooves, banks, resist pattern

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】印刷による少ない工程数のメリットを生かしつつ、より微細な導電パターンを形成でき、多層配線及び微細な配線間接続が可能な積層配線の形成方法を提供する。
【解決手段】基板11上に、第1の濡れ性変化層12を形成する工程と、第1の導電層13を形成する工程と、第2の濡れ性変化層14を形成する工程と、第2の濡れ性変化層14に、レーザーアブレーション法により、第2の導電層の配線パターンとなる凹部16を形成するとともに露呈した表面の表面エネルギーを変化させて高表面エネルギー領域14aを形成した後、第1の導電層13の一部が露出するようにビアホール18を形成するとともに露呈した表面の表面エネルギーを変化させて高表面エネルギー領域14aを形成する工程と、高表面エネルギー領域14aに導電性インク19を塗布し、第2の導電層21及びビア22を同時に形成する工程と、を有する積層配線の形成方法。
【選択図】図2

Description

本発明は、積層配線の形成方法、積層配線、及び電子素子に関する。
従来、半導体素子や電子回路等に使われる配線、電極等の形成にはフォトリソグラフィ法が用いられている。フォトリソグラフィ法では、ステッパーに代表される精度の高い露光機が用いられ、さらに成膜やエッチングをする真空装置が用いられる。このようにフォトリソグラフィ法では高価な設備が必要になり、また工程数が多く、複雑であり、さらに材料使用効率も低いため、製造コストが高くなるという問題があった。
これに対し、製造コストを低減する方法としてプリンテッド・エレクトロニクス技術が注目されている。この技術は、金属微粒子に代表される機能性インクやペーストを直接基材に印刷して導電パターンを形成する技術であり、種々の印刷法を用いた方法が提案されている。
プリンテッド・エレクトロニクス技術の具体的な例としては、インクジェット法(液滴吐出法)をもちいたパターニング法が挙げられる。具体的には、微粒子を分散させた液体(インク)をインクジェット法により直接基板に塗布し、その後熱処理やレーザー光照射による硬化工程を行うことにより導電膜パターンを形成するものである。この方法によれば、プロセスが簡略化されるとともに、材料使用効率も向上し、フォトリソグラフィ法で用いるフォトレジストのようなパターニングのためだけの材料も必要がなく、製造コストが低減できるというメリットがある。
しかし、従来のインクジェット法では、基板上に吐出された液滴が着弾後に広がってしまうため、微細なパターンを形成することが難しく、近年のデバイスの高密度化や高機能化、それを構成する配線や電極の高密度化、微細化等の要求に対応することが困難であった。また、インクジェット法では、電極を積層する際に、下層の電極と上層の電極との位置を精度よく重ね合わせる必要がある。
印刷法においては、下層の印刷パターンを上層の層間絶縁膜の印刷溶媒で溶かすことがないように溶媒が設計されるが、ビアを形成するために、インクジェット法を用いて層間膜を溶かしてビアホールを形成する方法が提案されている(例えば、特許文献1参照)。
一方、導電パターン及び該導電パターンを備える薄膜トランジスタの製造方法において、ベース部材に導電パターンと同じ形態の凹部を形成し、該凹部に導電性物質を塗布して導電パターンを形成する方法が提案されている(例えば、特許文献2及び3参照)。
特許文献2及び特許文献3には、凹部の形成方法として、レーザーアブレーション法や、ベース部材を表面処理し、溶媒を滴下してエッチングする方法が開示されている。
ところで、エネルギーの付与により臨界表面張力が変化する濡れ性変化材料を用い、印刷法を適用し、簡便に微細なパターンの形成が可能な積層構造体が提案されている(特許文献4参照)。濡れ性変化材料により形成される濡れ性変化層を、絶縁層や薄膜トランジスタのゲート絶縁膜として用いることができる。
特許文献4に開示された積層構造体では、フォトマスクを用いて一括露光し、高表面エネルギー領域と低表面エネルギー領域を形成し、その高表面エネルギー領域に親水性のインクをインクジェット法により滴下し、パターンが形成される。この形成方法は、通常のインクジェット印刷に対し、一括露光の工程を追加するのみで工程数の大幅な増加もなく、かつレーザーによる直描よりもスループットに優れた方法である。また、導電層が形成される表面は、表面エネルギー制御のため略平面である。
これに対し、レーザーアブレーション法を用い、上述の濡れ性変化層に凹部を形成し、該凹部にインクジェット法により導電性インクを滴下し、焼成することで導電層を形成する方法も提案されている(特許文献5参照)。
特許文献1に記載の方法では、インクジェットの液滴サイズと着弾後の層間絶縁膜上での可溶性溶媒の広がりによりビアホールが規定される。このため、接触角を制御しても微細なパターン形成が困難な場合があり、また十分な再現性が得られない可能性がある。例えば、インクジェット法で滴下される液滴径が1pLの場合でも、直径12μm程度の大きさとなってしまう。
また、特許文献2及び3に記載の方法においても、溶媒滴下によりエッチングする場合は、接触角を制御しても微細なパターン形成が困難であることが予想される。
これに対し、レーザーアブレーション法による凹部形成は、ビーム径や描画方法を工夫することで微細パターンの形成が可能で、比較的スループットも高い。しかしながら、形成された微細な凹部にインクジェット法によりインクを滴下する場合、十分な流れ込みが得られず、ベース材表面に微細な残渣が発生することが予想される。
特許文献4に記載の方法では微細なパターンの形成可能であるが、フォトマスクが用いられ、マスクを用いることによる製造方法の制限や、配線厚さに対する制限が生じることがある。
これに対し、特許文献5に記載の方法では、フォトマスク使用による制限を回避することができ、少ない工程で、より微細で絶縁性の低下がなく、導電層の線幅や厚さの精度の高い配線部材を形成することができる。
しかしながら、特許文献5に記載の方法では、配線間を微細なビアで接続できず、より高機能の多層配線や微細な配線間接続の積層配線の製造が困難である。このため、有機ELやエレクトロクロミック表示のような、電流駆動型の一つの画素に対して複数のトランジスタによる駆動を必要とする電子素子等の製造に適用することも困難である。
そこで、本発明は上記課題を鑑み、印刷による少ない工程数のメリットを生かしつつ、より微細な導電パターンを形成でき、多層配線及び微細な配線間接続が可能な積層配線の形成方法を提供することを目的とする。
上記課題を解決するために、本発明に係る積層配線形成方法は、基板上に、エネルギーの付与により表面エネルギーが変化する材料を含有する第1の濡れ性変化層を形成する工程と、前記第1の濡れ性変化層中又は第1の濡れ性変化層上に第1の導電層を形成する工程と、前記第1の導電層が形成された第1の濡れ性変化層上に、エネルギーの付与により表面エネルギーが変化する材料を含有する第2の濡れ性変化層を形成する工程と、前記第2の濡れ性変化層に、紫外線領域の波長のレーザーを用いたレーザーアブレーション法により、第2の導電層の配線パターンとなる凹部を形成するとともに、該凹部の形成によって露呈した第2の濡れ性変化層表面の表面エネルギーを変化させて高表面エネルギー領域を形成した後、前記第1の導電層の一部が露出するようにビアホールを形成するとともに、該ビアホールの形成によって露呈した第2の濡れ性変化層表面の表面エネルギーを変化させて高表面エネルギー領域を形成する工程と、前記高表面エネルギー領域に導電性インクを塗布し、第2の導電層及びビアを同時に形成する工程と、を有することを特徴とする積層配線の形成方法である。
本発明の積層配線形成方法によれば、印刷による少ない工程数のメリットを生かしつつ、より微細な導電パターンを形成でき、多層配線及び微細な配線間接続が可能な積層配線の形成方法を提供することができる。
本実施形態に係る積層配線の一例を示す断面模式図である。 本実施形態に係る積層配線の形成方法の一例を示す説明図である。 本実施形態に係る積層配線の一例を示す断面模式図である。 レーザーアブレーション装置の一例を示す模式図である。 本実施形態の電子素子の一例を示す断面模式図である。 本実施形態の電子素子の一例を示す断面模式図である。 レーザーアブレーション法による濡れ性変化層の加工深さとレーザー特性との関係の一例を示す説明図である。
以下、本発明に係る積層配線の形成方法、積層配線、及び電子素子について図面を参照して説明する。なお、本発明は以下に示す実施例の実施形態に限定されるものではなく、他の実施形態、追加、修正、削除など、当業者が想到することができる範囲内で変更することができ、いずれの態様においても本発明の作用・効果を奏する限り、本発明の範囲に含まれるものである。
[積層配線の形成方法、積層配線]
図1に本発明に係る積層配線の一例の断面模式図を、図2に本発明に係る積層配線の形成方法の一例の説明図をそれぞれ示す。
図1に示す積層配線は、基板11と、基板11上に形成された第1の濡れ性変化層12と、第2の濡れ性変化層である層間絶縁層14と、第1の導電層(第1の導電層パターン)13と、第2の導電層(第2の導電層パターン)21と、第1の導電層13及び第2の導電層21を電気的に接続するビア22とを有し、図2(A)〜(G)に示す方法により形成される。
積層配線の形成方法は、基板11上に、エネルギーの付与により表面エネルギーが変化する材料を含有する第1の濡れ性変化層12を形成する工程、第1の導電層13を形成する工程(図2(A))、第1の導電層13上に、エネルギーの付与により表面エネルギーが変化する材料を含有する第2の濡れ性変化層14を形成する工程(図2(B))、第2の濡れ性変化層14に、紫外線領域の波長のレーザー15を用いたレーザーアブレーション法により、第2の導電層の配線パターンとなる凹部16を形成するとともに、露呈した第2の濡れ性変化層表面の表面エネルギーを変化させて高表面エネルギー領域14aを形成した後、第1の導電層13の一部が露出するようにビアホール18を形成するとともに、露呈した第2の濡れ性変化層表面の表面エネルギーを変化させて高表面エネルギー領域14aを形成する工程(図2(C)〜(E))、高表面エネルギー領域14aに導電性インク19を塗布し(図2(F))、第2の導電層21及びビア22を同時に形成する工程(図2(G))と、を有する。
図1及び図2に示す例では、基板11上に、エネルギーの付与により表面エネルギーが変化する材料を含有する第1の濡れ性変化層12が形成され、濡れ性変化層12上に第1の導電層13が形成されている。第1の導電層13は、例えば、第1の濡れ性変化層12に紫外線領域の波長のレーザーを照射して高表面エネルギー領域を形成し、前記高表面エネルギー領域の上部に導電性インクを塗布して形成されるが、他の印刷手法を用いて形成されてもよく、真空成膜とフォトリソグラフィとエッチングによって形成されてもよい。
第1の導電層13の具体的な形成方法としては、例えば、特開2013−16773号公報に記載された方法などが挙げられる。
第1の導電層13上には、エネルギーの付与により表面エネルギーが変化する材料を含有する第2の濡れ性変化層14が形成されている。濡れ性変化層14は、層間絶縁層(配線間の絶縁層)としての機能を有し、第1の導電層13と電気的な絶縁性を保ちながら、必要な配線間に電気的接続をもたらすビア22と第2の導電層21とが形成される。
第2の導電層21及びビア22は、第2の濡れ性変化層14に紫外線領域の波長のレーザーを用いたレーザーアブレーション法により、第2の導電層の配線パターンとなる凹部16を形成するとともに、露呈した表面の表面エネルギーを変化させて高表面エネルギー領域14aを形成した後、第1の導電層13の一部が露出するようにビアホール18を形成するとともに、露呈した表面の表面エネルギーを変化させて高表面エネルギー領域14aを形成し、高表面エネルギー領域14aに導電性インク19し、塗布された導電性インクを加熱焼成などにより固化することにより同時に形成される。
以下、各部材について説明する。
基板11は、配線、電子素子、電子素子アレイ、表示素子をその上に形成できる基材であれば特に限定されず、例えば、ガラス基板、フィルム基板等が挙げられる。フィルム基板としては、ポリイミド(PI)基板、ポリエーテルサルホン(PES)基板、ポリエチレンテレフタレート(PET)基板、ポリカーボネート(PC)基板、ポリエチレンナフタレート(PEN)基板、ポリエーテルイミド(PEI)基板、ポリアクリレート(PAR)基板等が挙げられる。
第1の濡れ性変化層12及び第2の濡れ性変化層14は、熱、紫外線、電子線、プラズマ等のエネルギーを付与することにより表面エネルギー(「表面自由エネルギー」、「臨界表面張力」ともいう)が変化する材料を含有する。
エネルギーの付与により表面エネルギーが変化する材料としては、エネルギーの付与前後で臨界表面張力の変化が大きくなる材料が好ましい。これは、エネルギー付与した部分(親液性)とそれ以外の部分(撥液性)とのコントランストが明確になるためである。
図2(C)〜(F)に示すように、濡れ性変化層14には、臨界表面張力が大きい高表面エネルギー領域部14aと、臨界表面張力が小さい低表面エネルギー領域部14bとが形成される。高表面エネルギー領域部14aは、濡れ性変化層14に選択的にエネルギーを付与することにより形成される。
基板11の主面(例えば、表面)に対し垂直な方向から第1の導電層13を見た場合、第1の導電層13の形態と高表面エネルギー領域部14aの形態とは同じである。
なお、第2の濡れ性変化層14のうち、エネルギーを付与した部分が高表面エネルギー領域部14aになるとしているが、これに限定されるものではない。エネルギー付与により、表面エネルギーが変化するものであれば足り、低表面エネルギー領域部に変化するものも適用できる。
表面エネルギー(臨界表面張力)が変化する材料としては、高分子材料が望ましく、側鎖に疎水性基を有する高分子材料を有する高分子材料が好ましい。
側鎖の疎水性基としては、特に限定されず、末端基が−CFCH、−CFCF、−CF(CF、−CFH等である官能基が挙げられる。すなわち、疎水性基としては、アルキル基、フルオロアルキル基、多分岐構造を持つアルキル基、フルオロアルキル基、またはこれらの同位体が好ましい。側鎖の疎水性基は、エネルギー付与によって分解するC=O(カルボニル基)を含む。C=Oを含む構造としては、−CO−、−COO−、−OCO−、−CONH−、−NHCOO−、−NHOCO−、またはこれらの同位体で表される官能基(光感光基)が挙げられる。疎水性基は、C=Oを含む官能基を介して、主鎖と結合していることが好ましい。
側鎖は、紫外線照射によって−CO−、−COO−、−OCO−、−CONH−、−NHCOO−、または−NHOCO−で表される光感応基が切断されると、大気雰囲気中の水分と反応して、カルボキシル基(−COOH)、ヒドロキシル基(−OH)等の親水性基を生成する。従って、紫外線照射がなされた濡れ性変化層の部分の表面が親水性(高表面エネルギー)になる。多分岐構造を持つ側鎖の場合では、少ないエネルギー付与により、濡れ性変化層の臨界表面張力を大きく変化させることができる。
また、高分子材料の主鎖としては特に限定されないが、例えば、紫外線の吸収がなく、もしくは紫外線の吸収が小さいものが望ましい。つまり、高分子材料の主鎖は、紫外線によって主鎖の分子構造が完全に切断されないか、または、切断されにくいものであることが好ましい。これは、紫外線照射(エネルギー付与)によって主鎖の結合が切れてしまうと、高分子材料の絶縁性が低下するなど、高分子材料の安定性、信頼性に欠けるからである。
上述の条件を具備する主鎖としては、例えば、ポリイミド、ポリアミドイミド、(メタ)アクリル酸を重合することにより得られる骨格等が挙げられ、これらのうち、絶縁性の観点から、主鎖中にポリイミドを含むものが特に好ましい。
一般に、ポリイミドは、剛直な構造であると共に、充填性が良好であるため、エネルギーが付与されて分子鎖が切断された場合であっても、ある程度の絶縁性を保持するからである。このため、主鎖としてポリイミドを用いれば、絶縁信頼性の高い配線部材が形成される。また、ポリイミドを用いた場合、2%程度の吸湿性はあるものの、高い絶縁性を維持する。これにより、高い絶縁性を確保しながら、耐水性も良好になる。
ここで、ポリイミドとしては、ポリアミック酸(ポリアミド酸)を加熱することによる脱水縮合反応で生じる熱硬化型ポリイミドと、溶媒に可溶な可溶性ポリイミドが一般的に知られているが、いずれのポリイミドを使用することも可能である。
可溶性ポリイミドは、溶媒に溶解させた塗布液を塗布した後、200℃未満の低温で溶媒を揮発させることにより得られる。一方、熱硬化型ポリイミドは、脱水縮合反応が起こる程度まで加熱しないと反応が起きないため、一般に、200℃以上に加熱する必要がある。したがって、基板11の耐熱性等、各種条件にあわせ、いずれかのポリイミドを選択することができる。
以上のように、エネルギーの付与により表面エネルギーが変化する材料は、主鎖と、紫外線の照射により親水性基を生成可能な側鎖とを有し、主鎖中にポリイミドを含む材料であることが好ましい。
特に、フィルム基板のような低温プロセスが要求され、高スループット処理のため小さい紫外線照射量で表面エネルギーを変化させる場合には、例えば特開2009−188259号公報に記載された可溶性ポリイミドなどが用いられる。これらのうち、主鎖と多分岐構造を含む側鎖からなる可溶性ポリイミドが好適に用いられる。
上述のような材料を含有する濡れ性変化層を形成することにより、ビア22や第2の導電層21が形成されない領域である低表面エネルギー領域14bは、撥水性を有することとなる。これにより、導電性インク19が凹部16からはみ出して塗布された場合でも、その低表面エネルギー領域14bには付着しにくく、導電性インクは凹部16及びビアホール18に流れ込むため、残渣が発生しない。特にビアの形成においては、ビアホール18に対し凹部16が導電性インク19の流れ込みのガイドとして作用するため、通常の滴下による充填よりも有利である。
本実施形態の方法によれば、凹部16とビアホール18が形成されるとともに、その表面が高表面エネルギー領域14aに変化するため、凹部という物理的な形状効果だけでなく、系の自由エネルギーを最小にするという効果が1つの工程で得られ、凹部16及びビアホール18に導電性インク19が充填されやすくなる。
なお、濡れ性変化層14の厚みは、特に限定されるものではなく、形成する配線の深さ、必要とされる絶縁性、ビア22の深さ、及び濡れ性変化層の形態(単層であるか積層であるか等)などによって適宜選択することができる。
凹部16とビアホール18の形成方法について、図2を参照して説明する。
凹部16とビアホール18の形成方法としては、一般的に、フォトリソグラフィとエッチングや、レーザーアブレーション法等など任意のパターニング方法を用いることができる。しかしながら、工程数の削減が可能な印刷プロセスとの組み合わせを考慮し、工程数を少なくする観点から、本実施形態では、凹部16またはビアホール18の形成と同時に濡れ性変化層の表面エネルギーを変化させることが可能な方法、つまり、紫外線領域の波長のレーザーを用いたレーザーアブレーション法により形成する。
紫外線領域の波長のレーザーを用いた方法は、濡れ性変化層の絶縁性の低下が少なくて済み、また大気中での露光が可能であり生産性が高いため好ましい。
特に、形成される凹部16及びビアホール18に導電性インクを塗布する方法として、インクジェット法及びノズルプリンティング法などのマスクや印刷版を使用しない印刷法と組み合わせる場合は、マスクを必要としない直描法によるレーザーアブレーション法が好適である。
レーザーアブレーション法は、レーザービームまたはステージを走査することにより、凹部16のようなライン状の形態の加工とともに、ビアホール18のようなホール状の形態の加工も可能である。例えば、CADデータに従い凹部16を加工した後、そのままCADデータに従いビアホール18を加工することもできる。このように、凹部16とビアホール18の加工を連続して行うことにより、アライメント動作も簡略化することができる。
凹部16とビアホール18がレーザーアブレーション法により加工されることで、凹部16の加工面の上層部がより広いテーパー形状に加工され、インクがより流れ込みやすくなる。また、ライン状の凹部16とホール状のビアホール18とが組み合わされた形状であるため、ビアホール18のみを単独で埋め込むよりもより歩留まりの点で有利である。
また、形成する凹部16の幅が第2の導電層21の幅に影響を与え、凹部16を形成する際の加工ばらつきが第2の導電層21の抵抗のばらつきに影響を与え、ビアホール18のホール径のばらつきがビア22の抵抗のばらつきに影響を与えることとなる。
したがって、できるだけ滑らかで、加工精度の高いレーザーアブレーション法が望まれる。これに対し、紫外線領域の波長のレーザーを用いた場合、微細でばらつきの小さい加工を実現することができ、きれいな加工面が得られる。
さらに、濡れ性変化層に合わせてレーザーの波長を適宜選択することにより、寸法精度の高い微細な凹部16及びビアホール18の形成と、表面エネルギー変化が期待できる。
紫外線領域の波長のレーザーとしては、YAGレーザーの3倍波(波長355nm)、4倍波(波長266nm)、5倍波(波長215nm)やエキシマレーザーであるXeF(波長351nm)、XeCl(波長308nm)、KrF(波長248nm)、ArF(波長193nm)が好ましく使用できる。特に、その出力と大気中でのオゾン発生によるプロセスおよび環境への影響を避けるため、YAGレーザーの3倍波(波長355nm)、または4倍波(波長266nm)、もしくはエキシマレーザーを用いることが好ましい。特にエキシマレーザーを用いる場合には、XeF(波長351nm)、XeCl(波長308nm)、KrF(波長248nm)のいずれかであることが好ましい。
紫外線領域の波長のレーザーを用いたレーザーアブレーション法による凹部16及びビアホール18の形成方法としては、例えば、形成に必要な微細なレーザーを用いてレーザービームを走査する方法、もしくは加工対象である濡れ変化層14を有する基板(ワーク)を走査する方法が挙げられる。このように、レーザービームを走査する、もしくはワークを走査する方法は、マスクを必要としないため低コストであり、さらに、工程数の増加を抑えつつ、複雑なパターンをより高速で形成することが可能となる。また、CADデータをもとに、対象領域に選択的にレーザーを照射することができる。
特に、ガルバノミラースキャナを用いてレーザービームを走査する方法が好ましい。
次に、第1の導電層13、並びに第2の導電層21及びビア22について説明する。
第1の導電層13、並びに第2の導電層21及びビア22は、塗布された導電性インクをオーブンやホットプレート、光などを用いて加熱焼成、紫外線照射等による固化することによって得られる部材である。
上述のように、本実施形態においては、第2の導電層21及びビア22は同一塗布工程で同一の導電性インクによって形成される。
導電性インクは、固化した場合に導電性を示すものであれば特に限定されるものではなく、適宜選択することができ、例えば、導電性材料を溶媒に溶解したもの、導電性材料の微粒子を溶媒に分散させたもの、導電性材料の前駆体もしくはその前駆体を溶媒に溶解したもの、導電性材料の前駆体を溶媒に分散したものなどが挙げられる。
導電性材料としては、例えば、銀(Ag)、金(Au)、銅(Cu)、白金(Pt)、パラジウム(Pd)、タングステン(W)、ニッケル(Ni)、タンタル(Ta)、ビスマス(Bi)、鉛(Pb)、インジウム(In)、錫(Sn)、亜鉛(Zn)、チタン(Ti)、もしくはアルミニウム(Al)、またはこれらから選択された2以上の金属種からなる合金、これらの金属種のハロゲン化銀、酸化銅などが挙げられる。さらには、カーボンナノチューブ、グラフェン等のナノカーボン系材料を有機溶媒や水に分散したもの、ドープトPANI(ポリアニリン)、PEDOT(ポリエチレンジオキシチオフェン)にPSS(ポリスチレンスルホン酸)をドープした導電性高分子の水溶液などがある。特に、低抵抗な銀、銅、カーボンナノチューブ等が好ましい。
これらの微粒子は、材料の分散や酸化防止のため、微粒子となる導電体の表面を有機物、または導電物によりコーティングしたものが用いることが好ましい。
導電インクを濡れ性変化層の表面に形成した高表面エネルギー領域上に塗布する方法としては、スピンコート法、ディップコート法、スクリーン印刷法、オフセット印刷法、フレキソ印刷法、グラビア印刷法、マイクロコンタクト法、インクジェット法、ノズルプリンティング法、エアロゾルジェット法の各種印刷法が挙げられる。
特に、第2の導電層21及びビア22を形成する際に、凹部16とビアホール18に同時に導電性インクを塗布する方法としては、濡れ性変化層14の表面エネルギーの影響を受けてインクが凹部16に流れ込むのに適した粘度または表面張力を有する導電性インクを塗布でき、比較的微細なパターンを形成するために小さな液滴を供給できることから、インクジェット法やノズルプリンティング法が好ましい。
インクジェット法及びノズルプリンティング法は、スピンコート法などの他の方法と比較して材料利用効率も格段に高く、またマスクレスで非接触印刷であることから大面積化が容易であり、これらの点においても好ましい方法である。
以上のように、濡れ性変化層の形成とレーザーアブレーション法とを組み合わせて用いることにより、凹部16及びビアホール18の形成と、凹部16及びビアホール18の露呈した表面を親水性に変化させることを同時に行うことができる。また、インクジェット法やノズルプリンティング法による塗布を組み合わせることで、マスクなしで非接触のプロセスを構築できる。
これにより、少ない工程数で、より微細でありながら、配線間接続が可能で、より高機能な積層配線を、抵抗ばらつきを少なく形成することができる。
また、図3に示す例のように、第1の導電層13が、第1の濡れ性変化層12にレーザーアブレーション法により形成されてもよい。すなわち、第1の濡れ性変化層12に紫外線領域の波長のレーザーを用いたレーザーアブレーション法により第1の導電層の配線パターンとなる凹部を形成するとともに、該凹部の形成によって露呈した第1の濡れ性変化層表面の表面エネルギーを変化させて高表面エネルギー領域を形成し、前記高表面エネルギー領域に導電性インクを塗布することにより第1の導電層13が形成される態様であってもよい。
さらに、第2の濡れ性変化層14を積層し、第2の導電層21及びビア22の形成に係る工程を繰り返すことにより、多層配線を形成することもできる。
[電子素子の製造方法、電子素子]
本発明の積層配線の形成方法により積層配線を形成し、形成された積層配線上に半導体層を形成することにより、電子素子を製造することができる。当該電子素子の製造方法によれば、少ない工程数で電子素子の製造を行うことができる。
また、本実施形態の電子素子の製造方法は、スイッチングトランジスタ、ドライビングトランジスタをビアにて電気的に接続する高機能な電子素子の製造に好適である。
電子素子が薄膜トランジスタの場合、本発明の積層配線の形成方法により形成される第1の導電層及び第2の導電層を、ゲート電極、ソース・ドレイン電極のいずれかの電極とすることができる。この場合、バルク材料の吸湿性がほとんどなく、積層した層間での耐圧不良を引き起こすこともないため、濡れ性変化層として、上述したようにポリイミドを主鎖に有する高分子材料を用いることが好ましい。
本実施形態の電子素子の製造方法は、例えば、以下のような流れを有する。
まず、基板上に、印刷によって形成した第一の電極であるゲート電極上に、エネルギーの付与により表面エネルギー(臨界表面張力)が変化する材料を含有する濡れ性変化層を形成する。該濡れ性変化層は、ゲート絶縁膜の機能を併せ持つ。
次いで、紫外線領域の波長のレーザーを用いたレーザーアブレーション法により、濡れ性変化層に電子素子を構成するソース・ドレイン電極や配線と同じ形状の凹部を形成する。
次いで、紫外線領域の波長のレーザーを用いたレーザーアブレーション法により、スイッチングトランジスタのソース電極とドライビングトランジスタのゲート電極を接続するビアを形成するためのビアホールを形成する。
次いで、積層配線の形成方法と同様、濡れ性変化層に凹部及びビアホールを形成するとともに、露呈した表面の表面エネルギーを変化させて高表面エネルギー領域を形成する。
そして、高表面エネルギー領域導電性インクを塗布し、スイッチングトランジスタ、ドライビングトランジスタのソース・ドレイン電極、配線およびビアを同時に形成する。
図5及び図6に、本実施形態の電子素子の一例の断面模式図を示す。
図5に示す電子素子は、スイッチングトランジスタ59とドライビングトランジスタ58とを有する薄膜トランジスタであり、基板51、濡れ性変化層51、絶縁膜である濡れ性変化層54、ゲート電極である第1の導電層53、ソース電極及びドレイン電極である第2の導電層55、並びに第1の導電層53及び第2の導電層55を電気的に接続するビア56を有する積層配線と、半導体層57とを備えている。ゲート電極(第1の導電層)53は、濡れ性変化層51の表面に形成されている。
図6に示す電子素子は、スイッチングトランジスタ69とドライビングトランジスタ68とを有する薄膜トランジスタであり、基板61、濡れ性変化層61、絶縁膜である濡れ性変化層64、ゲート電極である第1の導電層63、ソース電極及びドレイン電極である第2の導電層65、並びに第1の導電層63及び第2の導電層65を電気的に接続するビア66を有する積層配線と、半導体層67とを備える。ゲート電極(第1の導電層)63は、濡れ性変化層62にレーザーアブレーション法により形成されている。
以下に実施例を示す。しかし、本発明は、これらの実施例に限定されるものではない。
<実施例1>
図2(A)〜(G)に示す方法に従い、積層配線を形成した。
まず、図2(A)に示すように、ウェット洗浄を行ったガラス基板11上に、エネルギーの付与により表面エネルギーが変化する材料を含有する第1の濡れ性変化層12を形成した。
第1の濡れ性変化層12の材料としては、疎水性基を側鎖に有する熱硬化型ポリイミドのNMP溶液を用いた。前記熱硬化型ポリイミドのNMP溶液をスピンコート法により塗布し、膜厚150nmの第1の濡れ性変化層12を形成した。このとき、第1の濡れ性変化層12の表面は、疎水性の側鎖を持つポリイミドにより、低表面エネルギーとなっている。
次いで、第1の導電層13の配線パターンと同一形態のパターンに相当する部分が開口したフォトマスクを用い、第1の濡れ性変化層12に対し前記フォトマスク越しに波長が300nm以下の紫外線(超高圧水銀ランプ)を照射した。紫外線照射量は、2J/cmであった。
このとき、第1の濡れ性変化層12には凹部を形成されておらず、略平坦な平面上に高表面エネルギー領域(紫外線照射部)と低表面エネルギー領域(紫外線未照射部)とが形成される。
次いで、インクジェット法により、粒径約30nmのAg粒子を水系溶媒に分散した導電性インク(ナノメタルインク)を高表面エネルギー領域(紫外線照射部)上に選択的に塗布した。ここでは、水系の金属微粒子分散液を用いているため、導電性インクは高表面エネルギー領域(紫外線照射部)にわたって広がり、インクジェットの液滴サイズによらず微細なパターンも形成可能である。
次いで、大気中100℃のオーブンでプリベークを行い、同じく大気中180℃のオーブンで1時間のポストベークを行い、膜厚130nmの第1の導電層13を形成した(図2(A))。
続いて、第2の濡れ性変化層14を形成した。
第2の濡れ性変化層14の材料は、下記式(1)で表される側鎖にデンドリマーを含む可溶性ポリイミド材料Aと、該可溶性ポリイミド材料Aよりも絶縁性が高く、側鎖を有さないポリイミド(商品名:CT4112、京セラケミカル社製)とを混合して調製したポリイミドNMP溶液を用いた。
ポリイミドNMP溶液をスピンコート法で塗布し、窒素中100℃のオーブンでプリベークしたのち、同じく窒素中180℃のオーブンで1時間のポストベークを行い、膜厚が650nmの第2の濡れ性変化層14を形成した(図2(B))。
このとき、第2の濡れ性変化層14の表面は、疎水性の側鎖を持つポリイミドにより、低表面エネルギーとなっている。
次に、CADデータをもとに配線、電極等の導電部に相当する第2の導電層21に相当する部分に、図4に示すレーザーアブレーション装置を用いて、紫外線領域の波長のレーザーを照射し(図2(C))、第2の導電層となる(第2の導電層21の配線パターンと同一形態の)凹部16を形成した(図2(D))。
このとき、CADデータをもとに、第1の導電層13のアライメントマークを読み取り、第1の導電層13と第2の導電層21のCADデータが重なるように、第1の導電層13のアライメントマークに対し、第2の導電層21のアライメントマークデータ位置の調整を行った。
レーザーが照射された凹部16の表面は高表面エネルギー領域14aとなっており、レーザーが照射されていない領域はポリイミドの疎水性側鎖による低表面エネルギー領域14bとなっている。
ここで、濡れ性変化層に照射するレーザー1パルスあたりのエネルギー密度と、凹部16の平均段差(深さ)との関係について検討した結果を、図7を用いて説明する。
図7の横軸は、1パルスあたりの光エネルギー密度(mJ/cm)であり、縦軸は、凹部16の平均段差(nm)である。濡れ性変化層は、ガラス基板上に形成されたポリイミド層である。レーザーのスキャン速度は、240mm/秒である。
ポリイミド層の形成には、側鎖にデンドリマーを含む上記式(1)で表す可溶性ポリイミド材料Aと、該可溶性ポリイミド材料Aよりも絶縁性が高く、側鎖を有さないポリイミド(商品名:CT4112、京セラケミカル社製)とを混合して調製したポリイミドNMP溶液を用いている。
ポリイミドNMP溶液をガラス基板上に塗布した後、窒素雰囲気で100℃のプリベークを施し、さらに窒素雰囲気で180℃、1時間のポストベークを施し、膜厚500nmのポリイミド層を形成し、これを用いて評価を行った。
図7の結果から分かるように、1パルスあたりの光エネルギー密度をより高くすることにより、ポリイミド層の平均段差(加工深さ)がより深くなっている。さらに1パルスあたりの光エネルギーをより大きくすることで、ポリイミド層の下層の基板(例えば、ガラス基板、フィルム基板など)を加工することができる。
加工深さは、アライメントマークとして認識できること、及び異物が飛散しないことを考慮し、適切な深さに制御することができる。また、ポリイミド層の下層の基板にダメージを与えることなく、ポリイミド層の膜厚(500nm)に対応した厚みを選択的に除去することもできる。すなわち、ポリイミド膜厚500nmをすべて除去することも、また部分除去することもできる。
続いて、CADデータをもとに、ビア22が形成される部分に、図4に示すレーザーアブレーション装置を用いて紫外線領域のレーザーを照射し(図2(D))、第1の導電層13の一部が露出するようにビアホール18を形成した(図2(E))。
レーザーが照射されたビアホール18の表面は、凹部16の表面とともに高表面エネルギー領域14aとなり、レーザーが照射されていない領域はポリイミドの疎水性側鎖による低表面エネルギー領域14bとなっている。
なお、先の工程において凹部16を形成する際に、第1の導電層13のアライメントパターンを用いてアライメントを実施しているため、再度のアライメント作業は不要である。
なお、凹部16とビアホール18の形成順としては、先にビアホール18を加工し、その後凹部16を加工することもできる。しかしながら、加工される濡れ性変化層14の凹部16の加工深さが同一となり、下層にある第1の導電層13に対する加工ダメージの発生を低減する観点から、本実施例のように凹部16を形成した後、ビアホール18を形成することが好ましい。
一方、凹部16を形成する工程とビアホール18を形成する工程は、特段のアライメント動作もなく、CADデータのみの違いなので、パターンによっては同一プロセス内に混在させてもよい。
ここで、レーザー照射に用いたレーザーアブレーション装置について図4に基づき説明する。
本実施例では、レーザー403としてYAGレーザーを用いた。
発振したレーザーは、レーザーヘッド404で4倍波を発生させ、波長266nmとなっている。そして、レーザービーム405は、光学系406およびXYZθステージ409のZ走査によって、ワーク408の加工面において、適切なビーム径、トップハットやガウシアン形状などの適切なビーム形状となるように制御される。
ワーク上のアライメントマークは、アライメントカメラ411でXYZθステージ409の動作とあわせて観察し、その位置情報はコントローラー401に送られる。
このワーク上のアライメントマーク位置とCADの描画パターンをコントローラー401にて処理し、ガルバノスキャナ407、XYZθステージ409及びレーザー403をコントローラー401で制御することにより、CADデータに従った凹部16及びビアホール18が形成される。
このようなXYZθステージ409とガルバノスキャナ407を組み合わせた光学系の場合、ある描画面積に対しては、ガルバノスキャナを用いてレーザービームを走査(スキャン)することにより濡れ性変化層上に凹部やビアホールを形成できる。このため、ステージを動かすよりもより少ないエネルギーで描画が可能である。
また、XY方向や斜めなどの直線だけではなく、円や楕円、矩形パターンも描画できるため、より複雑な形状に対応でき、設計自由度が広がる。
レーザーアブレーション装置としては、ガルバノスキャナを用いた装置に限定されるものではなく、XYZθステージと反射光学系の組み合わせでもよい。この場合、配線がXYや一部斜めなどの簡単なパターンに対しては有効である。また、ステージを大きくすることで大面積の描画が可能となる。
上述の装置により、本実施例では、幅60、40、20、10μm、深さ150nmの凹部16を形成した。深さや幅は、レーザー出力、スキャン速度、発振周波数、ビーム径、焦点位置等で変化させることができる。
本実施例では、例えば、スキャン速度を240mm/秒、1パルスあたりの光エネルギーを35mJ/cmとしてレーザー照射を行い、凹部16を形成した。
図2(E)で形成したビアホール18のホール径は15μm、深さは500nmであった。
ホール径は、ビーム径、焦点位置で変化させることができ、ビーム深さは、レーザー出力、shot数、発振周波数で制御することができる。本実施例では、15shot、1パルスあたりの光エネルギーを50mJ/cmとしてレーザー照射を行い、ビアホール18の形成を行った。
第1の導電層13上の配線間の絶縁層を兼ねる第2の濡れ性変化層14は除去されている。また、レーザーアブレーション法で加工しているため、凹部16はレーザー入射面(図の上面)が水平方向に0.5μm、高さ150nmのテーパー形状であり、凹部16の形状は底部よりも開口幅が多少大きくなっている。またビアホール18も、両端が水平方向に約2μm、高さ500nmのテーパー形状となっている。
次いで、インクジェット法により、粒径約30nm程度のAg粒子を水系溶媒に分散した導電性インク(ナノメタルインク)19を、凹部16とビアホール18の高表面エネルギー領域14a上に選択的に塗布した(図2(F))。
本実施例では、水系の金属微粒子分散液を用いているため、導電性インク19はレーザーアブレーション法で形成した凹部16及びビアホール18にわたって広がり、インクジェットの液滴サイズによらず微細なパターンも形成可能である。
なお、インクジェット法による塗布は、スピンコートとエッチングを用いる場合よりも材料の使用効率に優れ、プロセス工数を削減することができるため、低コストの配線形成に適している。
導電性インクが塗布された後、大気中100℃のオーブンでプリベークを行い、同じく大気中180℃のオーブンで1時間のポストベークを行った。これにより、配線幅が60、40、20、10μm、膜厚が130nmの第2の導電層21と、ビア径が15μm、深さが500nmのビア22を形成した(図2(G))。いずれの線幅においても配線の断線とショートは見られなかった。また、ビア22による第1の導電層13と第2の導電層21との接続も確認された。
線幅10μmの配線に関しては、ビア径15μmに対して、片側2.5μmのオーバーラップとしている(部分的に線幅20μm)。
本実施例のように、第2の濡れ性変化層14、第2の導電層21及びビア22を、スピンコートやインクジェットなどの印刷法によって形成することができ、低コストで微細な配線を形成することができる。
また、YAGの4倍波を用いたレーザーアブレーション法を利用し、第2の濡れ性変化層14を除去し、インクジェット法により導電性インク19を塗布することにより工程数の増加を抑えることができ、印刷による少ない工程数のメリットを生かしつつ、微細で、配線間接続が可能な、より機能の高い配線を形成することができる。
レーザーアブレーション法において、ガルバノミラースキャナを用いてレーザービームをスキャンすることにより、マスクを必要とせず、低コストで、複雑なパターンをより高速で処理することが可能である。
<実施例2>
本実施例では、図3に示す積層配線を形成した。
図3の積層配線は、第1の濡れ性変化層12にレーザー直描により配線パターンに相当する凹部を形成し、ノズルプリンティング法により導電性インクを塗布して第1の導電層13を形成したことと、第2の導電層21とビア22を形成する導電性インクをノズルプリンティング法により塗布して形成したこと以外は、実施例1と同様の工程により形成した。
まず、ウェット洗浄を行ったガラス基板11上に、実施例1と同様、疎水性基を側鎖に有する熱硬化型ポリイミドのNMP溶液をスピンコート法により塗布し、膜厚100nmの第1の濡れ性変化層12を形成した。このとき、第1の濡れ性変化層12の表面は、疎水性の側鎖を持つポリイミドにより、低表面エネルギーとなっている。
次いで、第1の導電層13の配線パターンに相当する凹部を、YAGレーザーの4倍波(波長266nm)のレーザーアブレーションを用いて形成した。具体的には、濡れ性変化層12に、スキャン速度を240mm/秒、1パルスあたりの光エネルギーを35mJ/cmとしてレーザー照射を行い、幅20μm、深さ100nmの凹部を形成した。ガラス基板11上の濡れ性変化層12は、凹部の領域はすべて除去し、凹部の深さを塗布膜の厚さ(100μm)で規定した。
レーザーが照射されていない領域は、ポリイミドの疎水性側鎖による低表面エネルギー領域として形成される。本実施例では、凹部を形成したが、図7に示すように、例えば、20〜30mJ/cmであれば、レーザーアブレーションが発生しないエネルギーで表面エネルギーを変化させてもよい。これにより、マスクを用いずに第1の導電層13の形成が可能になる。
次いで、形成した凹部に、ノズルプリンティング法を用い、粒径約30nm程度のAg粒子を水系溶媒に分散した導電性インク(ナノメタルインク)を塗布した。ノズルプリンティング法による塗布も、比較的高価なAg微粒子からなる金属微粒子分散液を導電層を形成する部分に選択的に付与することができるため、スピンコートとエッチングによって形成する場合に比べて材料の使用効率も高く、また非常に高速に操作でき、スループットも高く、低コスト配線を形成するのに適している。
導電性インクが塗布された後、大気中100℃のオーブンで、プリベークを行い、同じく大気中180℃のオーブンで、1時間のポストベークを行い、配線幅20μm、膜厚100nmの第1の導電層13を形成した。
次いで、第2の濡れ性変化層14を形成した。第2の濡れ性変化層14の材料は、上記式(1)で表される側鎖にデンドリマーを含む可溶性ポリイミド材料Aと、該可溶性ポリイミド材料Aよりも絶縁性が高く、側鎖を有さないポリイミド(商品名:CT4112、京セラケミカル社製)とを混合して調製したポリイミドNMP溶液を用いた。
ポリイミドNMP溶液をスピンコート法で塗布し、窒素中100℃のオーブンでプリベークしたのち、同じく窒素中180℃のオーブンで1時間のポストベークを行い、550nmの膜厚の第2の濡れ性変化層14を形成した。
このとき、第2の濡れ性変化層14の表面は、疎水性の側鎖を持つポリイミドにより、低表面エネルギーとなっている。
次に、実施例1と同様に、CADデータをもとに配線、電極等の導電部に相当する第2の導電層21に相当する部分に、図4に示すレーザーアブレーション装置を用い、YAGレーザーの4倍波(波長266nm)を照射し、第2の導電層となる(第2の導電層と同一形態の)凹部16を形成した。レーザー照射はスキャン速度を240nm/秒、1パルスあたりの光エネルギーを35J/cmとして行った。形成された凹部16の寸法は、幅20μm、深さ150nmであった。
レーザーが照射された凹部16の表面は高表面エネルギー領域14aとなり、レーザーが照射されていない領域はポリイミドの疎水性側鎖による低表面エネルギー領域14bとなっている。
同様に、CADデータをもとにビア22に相当する部分に、図4に示すレーザーアブレーション装置を用いて、YAGレーザーの4倍波(波長266nm)を照射し、第1の導電層13の一部が露出するようにビアホール18を形成した。
レーザー照射は15shot、1パルスあたりの光エネルギーを50mJ/cmとした。形成されたビアホール18のホール径は15μm、深さは400nmであった。
レーザーが照射されたビアホール18の表面は高表面エネルギー領域14aとなり、レーザーが照射されていない領域はポリイミドの疎水性側鎖による低表面エネルギー領域14bとなっている。
次いで、第1の導電層13と同様に、ノズルプリンティング法を用い、粒径約30nm程度のAg粒子を水系溶媒に分散した導電性インク(ナノメタルインク)を凹部16とビアホール18の高表面エネルギー領域14a上に選択的に塗布した。
導電性インクを塗布した後、大気中100℃のオーブンでプリベークを行い、同じく大気中180℃のオーブンで、1時間のポストベークを行った。これにより、配線幅が20μm、膜厚が130nmの第2の導電層21と、ホール径が15μm、深さが400nmのビア22が形成された。
このように、第2の濡れ性変化層14、第2の導電層21及びビア22を、スピンコートやノズルプリンティングなどの印刷法による形成することができ、低コストで微細な配線を形成できる。さらに、第2の導電層21とビア22とを同一の塗布工程で一括して形成でき、またレーザーアブレーションで連続して加工することでアライメント動作を簡略化することができるため、工程数の削減に有利である。さらに、第1の導電層13、第2の導電層21及びビア22がいずれもレーザーアブレーション法により加工されるため、フォトマスクを用いることなく、低コストで、複雑なパターンをより高速で処理することが可能である。
<実施例3>
本実施例では、図5に示す電子素子(薄膜トランジスタ)を形成した。
図5に示す薄膜トランジスタは、スイッチングトランジスタ59と、ドライビングトランジスタ58と、図示しない蓄積容量からなる2T1Cの駆動素子である。
薄膜トランジスタは、半導体層57と、基板、絶縁膜である濡れ性変化層54、ゲート電極である第1の導電層53、ソース電極及びドレイン電極である第2の導電層55、並びに第1の導電層53及び第2の導電層55を電気的に接続するビア56を有する積層配線とを備え、該積層配線は、実施例1の積層配線の形成方法により形成されてなる。
以下、電子素子の製造方法を説明する。
まず、ウェット洗浄を行ったフィルム基板51上に、実施例1と同様の工程により、疎水性基を側鎖に持つ熱硬化型ポリイミドNMP溶液を原料として、膜厚50nmの第1の濡れ性変化層52を形成した。
次に、ゲート電極(第1の導電層)53と同一形態のパターンに相当する部分が開口したフォトマスクを用い、第1の濡れ性変化層52に対し、前記フォトマスク越しに波長が300nm以下の紫外線(超高圧水銀ランプ)を照射した。紫外線照射量は、8J/cmとした。
この照射により、第1の濡れ性変化層52上に、スイッチングトランジスタ59とドライビングトランジスタ58の各々のゲート電極53のパターンと、図示しない蓄積容量の下層電極のパターンに相当する高表面エネルギー領域を形成した。
次いで、インクジェット法により、粒径約30nmのAg粒子を水系溶媒に分散した導電性インク(ナノメタルインク)を、前の工程で形成された高表面エネルギー領域上に選択的に塗布した。これを180℃で焼成して、電極幅40μm、膜厚100nmのゲート電極53と図示しない蓄積容量の下層電極を形成した。
続いて、実施例1で用いたのと同じ第2の濡れ性変化層の材料(ポリイミドNMP溶液)をスピンコート法により塗布した後、180℃にて焼成し、厚さ650nmの濡れ性変化層54を形成した。濡れ性変化層54はゲート絶縁膜を兼ねている。
次いで、YAGレーザーの4倍波(波長266nm)のレーザーを用いて、レーザーアブレーション法により、スイッチングトランジスタ59とドライビングトランジスタ58の各々のソース・ドレイン電極(第2の導電層)55と、図示ない蓄積容量の上層電極のパターンと同一形態の凹部を形成した。
このとき、各々のトランジスタのゲート電極53に対し、ソース・ドレイン電極55が適切な配置となるように、ゲート電極53と同一の層でアライメントマークが形成される。該アライメントマークをレーザーアブレーション装置のアライメント機構で観察し、ソース・ドレイン電極55と同一のデータ内にあるアライメントデータが重なるようにレーザーアブレーション加工が行われる。
電子素子のチャネル幅が5μmとなるように、ソース・ドレイン電極55に相当する凹部の間隔を5μmとし、その深さを150nmとした。ここでは、例えば、スキャン速度を240mm/秒、1パルスあたりの光エネルギーを35mJ/cmとしてレーザー照射を行った。
続いて、前の工程と同様にYAGレーザーの4倍波(波長266nm)のレーザーを用いて、レーザーアブレーション法により、スイッチングトランジスタ59とドライビングトランジスタ58のソース電極55とゲート電極53を電気的に接続するビア56のビアホールを形成した。形成されたビアホールのホール径は15μm、深さは500nmであった。
ホール径は、ビーム径、焦点位置で変化させることができ、ビーム深さは、レーザー出力、shot数、発振周波数で制御することができる。本実施例では、15shot、1パルスあたりの光エネルギーを50mJ/cmとしてレーザー照射を行った。
ビアホールの形成領域において、ゲート電極53上の配線間の絶縁層を兼ねる濡れ性変化層14は除去されている。なお、ビアホールの形成においては、ソース・ドレイン電極55と同一形態の凹部を形成したのと同じレーザーアブレーション装置を用い、基板を装置から取り外すことなく連続で処理しているため、アライメント動作を省くことができる。
次いで、インクジェット法により、実施例1と同じ導電性インクを、凹部とビアホールの高表面エネルギー領域上に選択的に塗布した。
その後、実施例1と同じ条件でプリベーク及びポストベークを行い、膜厚130nmのソース・ドレイン電極55と、ホール径が15μm、深さが500nmのビア56を同時に形成した。
次に、下記式(2)で表されるトリアリールアミン(有機半導体材料)をキシレン/メシチレン混合溶媒に溶解させた塗布液を、インクジェット法によりチャネル部分に滴下し、120℃で乾燥させた。
この工程により、膜厚30nmの有機半導体層57が形成され、有機トランジスタが得られた。
第2の濡れ性変化層54は、ゲート絶縁膜として作用する。また、ソース・ドレイン電極55間のチャネル部は、低表面エネルギー領域であるため、水分等の吸湿がなく、薄膜トランジスタの特性に良好な界面を提供する。さらに、ソース・ドレイン電極55とゲート絶縁膜54とを略同一平面上に形成できるため、半導体層57を形成する際の印刷制御が容易になり、ソース・ドレイン電極55との電気的な接続も容易となる。
本実施例で作製された薄膜トランジスタの特性を評価したところ、ソース・ドレイン電極55及びゲート電極53のパターニング性は良好であった。オンオフ比は5桁になり、電界効果移動度は6×10−3cm/Vsであった。
また、スイッチングトランジスタ59とドライビングトランジスタ58の動作を確認し、二つのトランジスタが、ビア56を介して有効に動作していることを確認した。
このように、本発明の電子素子の製造方法によれば、ゲート絶縁膜を兼ねた濡れ性変化層54、ソース・ドレイン電極55をスピンコートやインクジェットの印刷法により形成することができるため、低コストで微細な電子素子を形成することができる。
また、スイッチングトランジスタ59とドライビングトランジスタ58のソース電極55とゲート電極53を、レーザーアブレーション法とインクジェット法の印刷により形成されたビア56で電気的に接続することができるため、より高機能な電子素子を形成することができる。
<実施例4>
本実施例では、図6に示す電子素子(薄膜トランジスタ)を形成した。
図6に示す薄膜トランジスタは、スイッチングトランジスタ69と、ドライビングトランジスタ68と、図示しない蓄積容量からなる2T1Cの駆動素子である。
薄膜トランジスタは、半導体層67と、基板、絶縁膜である濡れ性変化層64、ゲート電極である第1の導電層63、ソース電極及びドレイン電極である第2の導電層65、並びに第1の導電層63及び第2の導電層65を電気的に接続するビア66を有する積層配線とを備え、該積層配線は、実施例2の積層配線の形成方法により形成されてなる。
図6に示す薄膜トランジスタは、実施例2と同様、第1の導電層であるゲート電極63がレーザーアブレーション法により形成されている。これにより、第2の濡れ性変化層64が塗布によって形成される前の第1の濡れ性変化層62は凹凸がなく略平坦であり、絶縁性に優れた電子素子が得られる。
以上のように、本発明によれば、紫外線領域の波長のレーザーを用いたレーザーアブレーション法により、濡れ性変化層に導電層を形成するための凹部とビアホールを形成するため、レーザーを照射した凹部とビアホール内部は濡れ性が変化し、導電性インクを塗布する際に目的とする凹部とビアホールにのみ導電性インクを配置することが可能になる。
また、凹部の形成と濡れ性の変化を同一工程内で行うことができ、ビアホールと濡れ性の変化を同一工程内で行うことができ、さらに凹部とビアホールを同一レーザー装置で、データのみを変更することで形成できるため、工程数と仕様設備の増加をおさえながら、印刷による少ない工程数のメリットを生かしつつ、微細で、絶縁性の低下がない配線部材を形成できる。
さらに、インクジェットの版レスとレーザー直描の版レスのプロセスを用いることで、マスク不要な印刷と光プロセスとが融合した新しい配線形成プロセスが提供される。
11 基板
12 第1の濡れ性変化層
13 第1の導電層
14 第2の濡れ性変化層
14a 高表面エネルギー領域
14b 低表面エネルギー領域
15、17 レーザー
16 凹部(第2の導電層の配線パターンとなる凹部)
18 ビアホール
19 導電性インク
21 第2の導電層
22 ビア
51、61 基板
52、62 濡れ性変化層
53、63 ゲート電極(第1の導電層)
54、64 濡れ性変化層(絶縁膜)
55、65 ソース・ドレイン電極(第2の導電層)
56、66 ビア
57、67 半導体層
58、68 ドライビングトランジスタ
59、69 スイッチングトランジスタ
特許第5073141号公報 特開2006−163418号公報 特開2009−105413号公報 特許第4629997号公報 特開2013−16773号公報

Claims (10)

  1. 基板上に、エネルギーの付与により表面エネルギーが変化する材料を含有する第1の濡れ性変化層を形成する工程と、
    前記第1の濡れ性変化層中又は第1の濡れ性変化層上に第1の導電層を形成する工程と、
    前記第1の導電層が形成された第1の濡れ性変化層上に、エネルギーの付与により表面エネルギーが変化する材料を含有する第2の濡れ性変化層を形成する工程と、
    前記第2の濡れ性変化層に、紫外線領域の波長のレーザーを用いたレーザーアブレーション法により、第2の導電層の配線パターンとなる凹部を形成するとともに、該凹部の形成によって露呈した第2の濡れ性変化層表面の表面エネルギーを変化させて高表面エネルギー領域を形成した後、前記第1の導電層の一部が露出するようにビアホールを形成するとともに、該ビアホールの形成によって露呈した第2の濡れ性変化層表面の表面エネルギーを変化させて高表面エネルギー領域を形成する工程と、
    前記高表面エネルギー領域に導電性インクを塗布し、第2の導電層及びビアを同時に形成する工程と、
    を有することを特徴とする積層配線の形成方法。
  2. 前記第1の導電層が、前記第1の濡れ性変化層に紫外線領域の波長のレーザーを照射して高表面エネルギー領域を形成し、前記高表面エネルギー領域の上部に導電性インクを塗布して形成されることを特徴とする請求項1に記載の積層配線の形成方法。
  3. 前記第1の導電層が、前記第1の濡れ性変化層に、紫外線領域の波長のレーザーを用いたレーザーアブレーション法により前記第1の導電層の配線パターンとなる凹部を形成するとともに、該凹部の形成によって露呈した第1の濡れ性変化層表面の表面エネルギーを変化させて高表面エネルギー領域を形成し、前記高表面エネルギー領域に導電性インクを塗布して形成されることを特徴とする請求項1に記載の積層配線の形成方法。
  4. 前記紫外線領域の波長のレーザーは、YAGレーザーの3倍波、YAGレーザーの4倍波、及びエキシマレーザーのいずれかであることを特徴とする請求項1から3のいずれかに記載の積層配線の形成方法。
  5. 前記第2の導電層の配線パターンとなる凹部及び前記ビアホールの少なくともいずれかが、ガルバノミラースキャナを用いてレーザービームを走査することにより形成されることを特徴とする請求項1から4のいずれかに記載の積層配線の形成方法。
  6. 前記導電性インクを塗布する方法が、インクジェット法及びノズルプリンティング法のいずれかであることを特徴とする請求項1から5のいずれかに記載の積層配線の形成方法。
  7. 前記エネルギーの付与により表面エネルギーが変化する材料が、主鎖と、紫外線の照射により親水性基を生成可能な側鎖とを有し、前記主鎖中にポリイミドを含む材料であることを特徴とする請求項1から6のいずれかに記載の積層配線の形成方法。
  8. 基板と、第1の濡れ性変化層と、第2の濡れ性変化層からなる層間絶縁層と、第1の導電層と、第2の導電層と、前記第1の導電層及び前記第2の導電層を電気的に接続するビアとを有し、請求項1から7のいずれかに記載の積層配線の形成方法により形成されたことを特徴とする積層配線。
  9. 請求項1から7のいずれかに記載の積層配線の形成方法により積層配線を形成する工程と、前記積層配線上に半導体層を形成する工程とを有することを特徴とする電子素子の製造方法。
  10. 基板、絶縁膜である濡れ性変化層、ゲート電極である第1の導電層、ソース電極及びドレイン電極である第2の導電層、並びに前記第1の導電層及び前記第2の導電層を電気的に接続するビアを有する積層配線と、半導体層とを備え、前記積層配線が請求項1から7のいずれかに記載の積層配線の形成方法により形成されたことを特徴とする電子素子。
JP2013141566A 2013-07-05 2013-07-05 積層配線の形成方法、積層配線、及び電子素子 Expired - Fee Related JP6197418B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2013141566A JP6197418B2 (ja) 2013-07-05 2013-07-05 積層配線の形成方法、積層配線、及び電子素子
US14/320,836 US9153524B2 (en) 2013-07-05 2014-07-01 Method of forming stacked-layer wiring, stacked-layer wiring, and electronic element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013141566A JP6197418B2 (ja) 2013-07-05 2013-07-05 積層配線の形成方法、積層配線、及び電子素子

Publications (2)

Publication Number Publication Date
JP2015015378A true JP2015015378A (ja) 2015-01-22
JP6197418B2 JP6197418B2 (ja) 2017-09-20

Family

ID=52132248

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013141566A Expired - Fee Related JP6197418B2 (ja) 2013-07-05 2013-07-05 積層配線の形成方法、積層配線、及び電子素子

Country Status (2)

Country Link
US (1) US9153524B2 (ja)
JP (1) JP6197418B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017018129A1 (ja) * 2015-07-28 2017-02-02 Jsr株式会社 積層配線の形成方法
KR20190071672A (ko) 2016-10-21 2019-06-24 제이에스알 가부시끼가이샤 경화막의 형성 방법, 감방사선 수지 조성물, 경화막을 구비하는 표시 소자 및 센서
US20200077526A1 (en) 2018-08-30 2020-03-05 Nichia Corporation Wiring board manufacturing method and wiring board
JP2021044421A (ja) * 2019-09-12 2021-03-18 日亜化学工業株式会社 発光装置の製造方法および発光装置
KR20210100125A (ko) 2019-02-27 2021-08-13 코쿠리츠켄큐카이하츠호징 붓시쯔 자이료 켄큐키코 금속 배선을 형성하는 방법
US11276807B2 (en) 2018-09-25 2022-03-15 Nichia Corporation Light-emitting device manufacturing method including filling conductive material in groove structure formed by irradiating with laser light

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100922810B1 (ko) * 2007-12-11 2009-10-21 주식회사 잉크테크 흑화 전도성 패턴의 제조방법
US9892972B2 (en) * 2009-10-12 2018-02-13 Monolithic 3D Inc. 3D semiconductor device and structure
US10763165B2 (en) 2017-04-18 2020-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive powder formation method, device for forming conductive powder, and method of forming semiconductor device
CN108933154B (zh) * 2017-05-26 2021-04-27 京东方科技集团股份有限公司 有机发光二极管显示基板的制备方法、显示基板及显示装置
US11197384B1 (en) * 2020-06-29 2021-12-07 Quanta Computer Inc. Tool-less latch system for a node sled

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013016773A (ja) * 2011-06-09 2013-01-24 Ricoh Co Ltd 配線部材、および、電子素子の製造方法と、それを用いた配線部材、積層配線、電子素子、電子素子アレイ及び表示装置。
JP2013065687A (ja) * 2011-09-16 2013-04-11 Ricoh Co Ltd 多層配線基板、アクティブマトリクス基板及びこれを用いた画像表示装置、並びに多層配線基板の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5448113A (en) 1993-03-08 1995-09-05 Ricoh Company, Ltd. Micro metal-wiring structure having stress induced migration resistance
BR0016661B1 (pt) 1999-12-21 2013-11-26 Métodos para formação de um dispositivo eletrônico, dispositivo eletrônico e dispositivo de exibição
JP4629997B2 (ja) 2003-06-02 2011-02-09 株式会社リコー 薄膜トランジスタ及び薄膜トランジスタアレイ
EP1670079B1 (en) 2004-12-08 2010-12-01 Samsung Mobile Display Co., Ltd. Method of forming a conductive pattern of a thin film transistor
JP2007150246A (ja) 2005-11-02 2007-06-14 Ricoh Co Ltd 有機トランジスタ及び表示装置
JP5167707B2 (ja) 2006-08-04 2013-03-21 株式会社リコー 積層構造体、多層配線基板、アクティブマトリックス基板、並びに電子表示装置
JP5168845B2 (ja) 2006-08-07 2013-03-27 株式会社リコー 積層構造体、積層構造体を用いた電子素子、これらの製造方法、電子素子アレイ及び表示装置
JP5121264B2 (ja) 2007-03-14 2013-01-16 株式会社リコー 積層構造体及びその製造方法
JP5239231B2 (ja) 2007-07-06 2013-07-17 株式会社リコー ジアミン化合物、ポリアミド酸及び可溶性ポリイミド、並びにこれらから得られる濡れ性変化膜及び電極
CN101743623A (zh) 2007-07-18 2010-06-16 株式会社理光 层状结构、电子器件以及显示设备
JP5211729B2 (ja) 2008-02-07 2013-06-12 株式会社リコー 積層構造体及びその製造方法
JP5386852B2 (ja) 2008-05-07 2014-01-15 株式会社リコー 積層構造体、半導体装置、積層構造体の製造方法及び半導体装置の製造方法
JP5397017B2 (ja) 2009-05-25 2014-01-22 株式会社リコー ポリアミド酸及びポリイミド
JP5899606B2 (ja) 2010-03-04 2016-04-06 株式会社リコー 積層構造体の製造方法
JP5899668B2 (ja) 2011-06-09 2016-04-06 株式会社リコー 積層構造体及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013016773A (ja) * 2011-06-09 2013-01-24 Ricoh Co Ltd 配線部材、および、電子素子の製造方法と、それを用いた配線部材、積層配線、電子素子、電子素子アレイ及び表示装置。
JP2013065687A (ja) * 2011-09-16 2013-04-11 Ricoh Co Ltd 多層配線基板、アクティブマトリクス基板及びこれを用いた画像表示装置、並びに多層配線基板の製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017018129A1 (ja) * 2015-07-28 2017-02-02 Jsr株式会社 積層配線の形成方法
JPWO2017018129A1 (ja) * 2015-07-28 2018-05-17 Jsr株式会社 積層配線の形成方法
KR20190071672A (ko) 2016-10-21 2019-06-24 제이에스알 가부시끼가이샤 경화막의 형성 방법, 감방사선 수지 조성물, 경화막을 구비하는 표시 소자 및 센서
US20200077526A1 (en) 2018-08-30 2020-03-05 Nichia Corporation Wiring board manufacturing method and wiring board
US11026335B2 (en) 2018-08-30 2021-06-01 Nichia Corporation Wiring board manufacturing method and wiring board
US11276807B2 (en) 2018-09-25 2022-03-15 Nichia Corporation Light-emitting device manufacturing method including filling conductive material in groove structure formed by irradiating with laser light
US11652198B2 (en) 2018-09-25 2023-05-16 Nichia Corporation Light-emitting device including wirings in groove structure
KR20210100125A (ko) 2019-02-27 2021-08-13 코쿠리츠켄큐카이하츠호징 붓시쯔 자이료 켄큐키코 금속 배선을 형성하는 방법
JP2021044421A (ja) * 2019-09-12 2021-03-18 日亜化学工業株式会社 発光装置の製造方法および発光装置
JP7339517B2 (ja) 2019-09-12 2023-09-06 日亜化学工業株式会社 発光装置の製造方法および発光装置
US11894498B2 (en) 2019-09-12 2024-02-06 Nichia Corporation Light emitting device

Also Published As

Publication number Publication date
JP6197418B2 (ja) 2017-09-20
US20150008589A1 (en) 2015-01-08
US9153524B2 (en) 2015-10-06

Similar Documents

Publication Publication Date Title
JP6197418B2 (ja) 積層配線の形成方法、積層配線、及び電子素子
JP6115008B2 (ja) 配線部材、および、電子素子の製造方法と、それを用いた配線部材、積層配線、電子素子、電子素子アレイ及び表示装置。
JP3948247B2 (ja) 膜パターンの形成方法
KR100766987B1 (ko) 도전막의 형성 방법, 및 전자기기의 제조 방법
JP4039035B2 (ja) 線パターンの形成方法、線パターン、電気光学装置、電子機器、非接触型カード媒体
US7754597B2 (en) Bonding pad fabrication method, method for fabricating a bonding pad and an electronic device, and electronic device
JP5978577B2 (ja) 多層配線基板
JP5251068B2 (ja) アクティブマトリクス基板及び電子表示装置
JP2006201538A (ja) マスク、マスクの製造方法、パターン形成方法、配線パターン形成方法
JP2004000927A (ja) パターンの形成方法、パターン形成装置、導電膜配線、デバイスの製造方法、電気光学装置、並びに電子機器
JP2004146796A (ja) 膜パターンの形成方法、薄膜製造装置、導電膜配線、電気光学装置、電子機器、並びに非接触型カード媒体
JP2004306015A (ja) パターンの形成方法及びパターン形成装置、デバイスの製造方法、導電膜配線、電気光学装置、並びに電子機器
US7138304B2 (en) Method for forming thin film pattern, device and production method therefor, electro-optical apparatus and electronic apparatus, and production method for active matrix substrate
US20060068091A1 (en) Method for manufacturing functional film and method for manufacturing thin film transistor
JP3966293B2 (ja) パターンの形成方法及びデバイスの製造方法
JP2003318516A (ja) 製膜方法及びデバイス及び電子機器並びにデバイスの製造方法
TWI232708B (en) Pattern forming method, pattern forming apparatus, device manufacturing method, conductive film wiring, electro-optical device, and electronic apparatus
JP2004311958A (ja) 表面処理方法、表面処理装置、表面処理基板及び電気光学装置並びに電子機器
US9288913B2 (en) Wiring board and manufacturing method thereof
JP2005013985A (ja) 膜パターン形成方法、デバイス及びその製造方法、電気光学装置、並びに電子機器、アクティブマトリクス基板の製造方法、アクティブマトリクス基板
US8101945B2 (en) Laminated structure, forming method of the same, wiring board, matrix substrate and electronic display apparatus
JP2004305990A (ja) パターン形成方法、パターン形成装置、導電膜配線、デバイスの製造方法、電気光学装置、並びに電子機器
JP5887881B2 (ja) 配線の形成方法
JP4311342B2 (ja) 配線パターンの形成方法及びデバイスの製造方法
JP2003324266A (ja) 膜パターンの形成方法、膜パターン形成装置、導電膜配線、電気光学装置、電子機器、並びに非接触型カード媒体

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160624

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170417

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170502

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170703

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170725

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170807

R151 Written notification of patent or utility model registration

Ref document number: 6197418

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

LAPS Cancellation because of no payment of annual fees