JP2015012629A - 整流装置 - Google Patents

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Abstract

【課題】出力端子からの逆流を抑制しつつ、効率を向上させることが可能な整流装置を提供する。【解決手段】整流装置100は、受電コイルL1と直列に接続された受電コンデンサC1、第1のpMOSトランジスタP1、第2のpMOSトランジスタP2、第1のnMOSトランジスタN1、第2のnMOSトランジスタN2を備える。負荷電流IOUTが閾値未満である場合には、第1のnMOSトランジスタN1を強制的にオフし、且つ、第2のnMOSトランジスタN2を強制的にオフする。【選択図】図1

Description

本発明の実施形態は、整流装置に関する。
従来の同期整流装置の損失を改善するためにオン抵抗を低くすると整流動作が困難となり逆流が発生するという問題があった。その逆流対策としてはハイサイド側のpMOSトランジスタを強制してダイオードとして使用するものがある。この従来の整流装置では、pMOSトランジスタの寄生素子によって電流が流れて効率が悪化する。
特開2001−186771 WO00/017993 特開2003−309978
出力端子からの逆流を抑制しつつ、効率を向上させることが可能な整流装置を提供する。
本発明の一態様に係る整流装置は、第1の受電端子と第2の受電端子との間に接続され、前記送電装置の送電コイルと電磁結合する受電コイルを備える。整流装置は、前記第1の受電端子と前記第2の受電端子との間で、前記受電コイルと直列に接続された受電コンデンサを備える。整流装置は、出力端子にソースが接続され、前記第1の受電端子にドレインが接続された第1のpMOSトランジスタを備える。整流装置は、前記出力端子にソースが接続され、前記第2の受電端子にドレインが接続された第2のpMOSトランジスタを備える。整流装置は、前記第1の受電端子にドレインが接続され、接地にソースが接続された第1のnMOSトランジスタを備える。整流装置は、前記第2の受電端子にドレインが接続され、前記接地にソースが接続された第2のnMOSトランジスタを備える。整流装置は、負荷が接続される負荷端子と前記出力端子との間に流れる負荷電流を検出し、前記負荷電流と予め設定された閾値とを比較した結果に応じた電流検出信号を出力する電流検出回路を備える。整流装置は、前記第1の受電端子と前記接地との間又は前記出力端子と前記第1の受電端子との間の電圧を検出する第1の電圧検出回路を備える。整流装置は、前記第1の電圧検出回路が前記第1の受電端子と前記接地との間の電圧を検出する場合には、前記第2の受電端子と前記接地との間の電圧を検出し、又、前記第1の電圧検出回路が前記出力端子と前記第1の受電端子との間の電圧を検出する場合には、前記出力端子と前記第2の受電端子との間の電圧を検出する第2の電圧検出回路を備える。整流装置は、前記第2の電圧検出回路の検出結果に基づいて、前記第1のpMOSトランジスタを制御する第1の制御回路を備える。整流装置は、前記第1の電圧検出回路の検出結果に基づいて、前記第2のpMOSトランジスタを制御する第2の制御回路を備える。整流装置は、前記電流検出信号および前記第1の電圧検出回路の検出結果に基づいて、前記第1のnMOSトランジスタを制御する第3の制御回路と、
前記電流検出信号および前記第2の電圧検出回路の検出結果に基づいて、前記第2のnMOSトランジスタを制御する第4の制御回路を備える。
図1は、実施例1に係る整流装置100の構成の一例を示す回路図である。 図2は、整流装置100の通常動作時の各信号の一例を示す波形図である。 図3は、整流装置100の軽負荷時の各信号の一例を示す波形図である。 図4は、整流装置100に適用される第1のnMOSトランジスタN1の断面図である。 図5は、実施例2に係る整流装置200の構成の一例を示す回路図である。 図6は、整流装置200の通常動作時の各信号の一例を示す波形図である。 図7は、整流装置200の軽負荷時の各信号の一例を示す波形図である。
以下、実施例について図面に基づいて説明する。
図1は、実施例1に係る整流装置100の構成の一例を示す回路図である。
図1において、送電装置101は、電力を送電するようになっている。この送電装置101は、例えば、スマートフォン、タブレットPC等の携帯機器の充電器である。
また、整流装置(受電装置)100は、送電装置101から出力された電力を受電するようになっている。この整流装置100は、例えば、バッテリや、バッテリを内蔵するスマートフォン、タブレットPC等の携帯機器、更にはこれら機器に接続されるバッテリ充電用の機器である。他にも、対応する送電装置101から出力された電力を受電するものであれば、整流装置(受電装置)100としては、充電式の電気自動車、家電製品、水中アプリケーション向けの製品、などであってもよい。
ここで、送電装置101から整流装置(受電装置)100への電力伝送は、送電装置101に設けられた送電コイル(一次コイル)L2と、整流装置(受電装置)100に設けられた受電コイル(二次コイル)L1と、を電磁的に結合させて電力伝送トランスを形成することで実現される。これにより、非接触で電力伝送が可能になる。
このように、整流装置100は、送電装置101から無線給電によって送電された電力を受電し、得られた電流を整流して出力する。
ここで、整流装置100は、例えば、図1に示すように、受電コイルL1と、受電コンデンサC1と、出力コンデンサCOUTと、第1のpMOSトランジスタP1と、第2のpMOSトランジスタP2と、第1のnMOSトランジスタN1と、第2のnMOSトランジスタN2と、電流検出回路DIと、第1の電圧検出回路DV1と、第2の電圧検出回路DV2と、第1の制御回路X1と、第2の制御回路X2と、第3の制御回路X3と、第4の制御回路X4とを備える。
受電コイルL1は、第1の受電端子TAC1と第2の受電端子TAC2との間に接続され、送電装置101の送電コイルL2と電磁結合するようになっている。
ここで、整流装置100は、例えば、出力電力を制御するための信号を、受電コイルL1から送電装置101の送電コイルL2に送信するようになっている。そして、送電装置101は、送電コイルL2で受信した信号から包絡線検波により、負荷電流IOUTに基づいた情報を取得するようになっている。
受電コンデンサC1は、第1の受電端子TAC1と第2の受電端子TAC2との間で、受電コイルL1と直列に接続されている。
出力コンデンサCOUTは、負荷端子TRと接地PGNDとの間に接続されている。この出力コンデンサCOUTは、負荷端子TRの出力電圧を平滑化するようになっている。
第1のpMOSトランジスタP1は、出力端子TOUTにソースが接続され、第1の受電端子TAC1にドレインが接続されている。この第1のpMOSトランジスタP1は、寄生ダイオードZ1を含む。
第2のpMOSトランジスタP2は、出力端子TOUTにソースが接続され、第2の受電端子TAC2にドレインが接続されている。この第2のpMOSトランジスタP2は、寄生ダイオードZ2を含む。
第1のnMOSトランジスタN1は、第1の受電端子TAC1にドレインが接続され、接地PGNDにソースが接続されている。この第1のnMOSトランジスタN1は、寄生ダイオードZ3を含む。
第2のnMOSトランジスタN2は、第2の受電端子TAC2にドレインが接続され、接地PGNDにソースが接続されている。この第2のnMOSトランジスタN2は、寄生ダイオードZ4を含む。
電流検出回路DIは、負荷Rが接続される負荷端子TRと出力端子TOUTとの間に流れる負荷電流IOUTを検出し、負荷電流IOUTと予め設定された閾値とを比較した結果に応じた電流検出信号SDを出力するようになっている。
この電流検出回路DIは、例えば、負荷電流IOUTが閾値未満の場合には、“High”レベルの電流検出信号SDを出力する。
一方、電圧検出回路DIは、負荷電流IOUTが閾値以上の場合には、“Low”レベルの電流検出信号SDを出力する。
この電流検出回路DIは、例えば、図1に示すように、変換回路CXと、電流検出用コンパレータCOMDと、基準直流電源Vrefと、を有する。
変換回路CXは、負荷電流IOUTに応じた変換電圧Vxを出力するようになっている。より具体的には、変換回路CXは、負荷電流IOUTに比例した変換電圧Vxを出力する。
基準直流電源Vrefは、接地PGNDに負極が接続され、電流検出用コンパレータCOMDの入力に正極が接続されている。この基準直流電源Vrefは、基準電圧を出力するようになっている。
電流検出用コンパレータCOMDは、変換電圧Vxと予め設定された基準電圧とを比較し、この比較結果に応じた信号を電流検出信号SDとして出力するようになっている。
この電流検出用コンパレータCOMDは、例えば、変換電圧Vxが基準電圧未満の場合には、“High”レベルの電流検出信号SDを出力する。
一方、電流検出用コンパレータCOMDは、変換電圧Vxが基準電圧以上の場合には、“Low”レベルの電流検出信号SDを出力する。
第1の電圧検出回路DV1は、図1の例では、第1の受電端子TAC1と接地PGNDとの間の電圧を検出するようになっている。しかし、この第1の電圧検出回路DV1は、出力端子TOUTと第1の受電端子TAC1との間の電圧を検出するようにしてもよい。
そして、この第1の電圧検出回路DV1は、検出した電圧に応じた信号を出力するようになっている。
この第1の電圧検出回路DV1は、例えば、図1に示すように、第1の直流電源of1と、第1のコンパレータCOM1と、を有する。
第1の直流電源of1は、負極が第1の受電端子TAC1に接続されている。
第1のコンパレータCOM1は、第1の直流電源of1の正極の第1の電圧と接地電圧とを比較する。そして、第1のコンパレータCOM1は、例えば、第1の電圧が接地電圧未満である場合には、“High”レベルの信号S1を出力し、一方、第1の電圧が接地電圧以上である場合には、“Low”レベルの信号S1を出力する。
第1の制御回路X1は、第2の電圧検出回路DV2の検出結果に基づいて、第1のpMOSトランジスタP1のゲートに第1の制御信号を出力して第1のpMOSトランジスタP1を制御するようになっている。
この第1の制御回路X1は、例えば、図1に示すように、第1のインバータIN1を有する。
この第1のインバータIN1は、第2のコンパレータCOM2の出力に入力が接続され、第1のpMOSトランジスタP1のゲートに出力が接続されている。
第2の制御回路X2は、第1の電圧検出回路DV1の検出結果に基づいて、第2のpMOSトランジスタP2のゲートに第2の制御信号を出力して第2のpMOSトランジスタP2を制御するようになっている。
この第2の制御回路X2は、例えば、図1に示すように、第2のインバータIN2を有する。
この第2のインバータIN2は、第1のコンパレータCOM1の出力に入力が接続され、第2のpMOSトランジスタP2のゲートに出力が接続されている。
第2の電圧検出回路DV2は、例えば、図1の例では、第2の受電端子TAC2と接地PGNDとの間の電圧を検出するようになっている。しかし、この第2の電圧検出回路DV2は、第1の電圧検出回路DV1が出力端子TOUTと第1の受電端子TAC1との間の電圧を検出する場合には、出力端子TOUTと第2の受電端子TAC2との間の電圧を検出するようにしてもよい。
すなわち、第2の電圧検出回路DV2は、第1の電圧検出回路DV1が第1の受電端子TAC1と接地PGNDとの間の電圧を検出する場合には、第2の受電端子TAC2と接地PGNDとの間の電圧を検出する。又、第1の電圧検出回路DV1が出力端子TOUTと第1の受電端子TAC1との間の電圧を検出する場合には、出力端子TOUTと第2の受電端子TAC2との間の電圧を検出する。
そして、この第2の電圧検出回路DV2は、検出した電圧に応じた信号を出力するようになっている。
この第2の電圧検出回路DV2は、例えば、図1に示すように、第2の直流電源of2と、第2のコンパレータCOM2と、を有する。
第2の直流電源of2は、負極が第2の受電端子TAC2に接続され、第1の直流電源of1と同じ大きさの電圧(第1のオフセット電圧)を出力するようになっている。
第2のコンパレータCOM2は、第2の直流電源of2の正極の第2の電圧と接地電圧とを比較する。そして、この第2のコンパレータCOM2は、第2の電圧が接地電圧未満である場合には、“High”レベルの信号S2を出力する。一方、第2のコンデンサCOM2は、第2の電圧が接地電圧以上である場合には、“Low”レベルの信号S2を出力する。
第3の制御回路X3は、電流検出信号SDおよび第1の電圧検出回路DV1の検出結果に基づいて、第1のnMOSトランジスタN1のゲートに第3の制御信号を出力して第1のnMOSトランジスタN1を制御するようになっている。
この第3の制御回路X3は、例えば、図1に示すように、第3のインバータIN3と、第1のAND回路A1と、第1のドライバD1と、を有する。
第3のインバータIN3は、電流検出信号SDが入力されるようになっている。
第1のAND回路A1は、入力が第1のコンパレータCOM1の出力および第3のインバータIN3の出力に接続されている。
第1のドライバD1は、入力が第1のAND回路A1の出力に接続され、出力が第1のnMOSトランジスタN1のゲートに接続されている。この第1のドライバD1は、入力された信号を増幅して出力する。
第4の制御回路X4は、電流検出信号SDおよび第2の電圧検出回路DV2の検出結果に基づいて、第2のnMOSトランジスタN2のゲートに第4の制御信号を出力して第2のnMOSトランジスタN2を制御するようになっている。
第4の制御回路X4は、第4のインバータIN4と、第2のAND回路A2と、第2のドライバD2と、を有する。
第4のインバータIN4は、電流検出信号SDが入力されるようになっている。
第2のAND回路A2は、入力が第2のコンパレータCOM2の出力および第4のインバータIN4の出力に接続されている。
第2のドライバD2は、入力が第2のAND回路A2の出力に接続され、出力が第2のnMOSトランジスタN2のゲートに接続されている。この第2のドライバD2は、入力された信号を増幅して出力する。
ここで、例えば、第1の電圧検出回路DV1が第1の受電端子TAC1の電圧AC1(+第1のオフセット電圧)が接地PGNDの接地電圧未満であることを検出した場合には、第2の制御回路X2は、第2のpMOSトランジスタP2をオンし、且つ、第3の制御回路X3は、第1のnMOSトランジスタN1をオンするようになっている。
一方、第1の電圧検出回路DV1が第1の受電端子TAC1の電圧AC1(+第1のオフセット電圧)が接地電圧以上であることを検出した場合には、第2の制御回路X2は、第2のpMOSトランジスタP2をオフし、且つ、第3の制御回路X3は、第1のnMOSトランジスタN1をオフするようになっている。
また、第2の電圧検出回路DV2が第2の受電端子TAC2の電圧AC2(+第1のオフセット電圧)が接地電圧未満であることを検出した場合には、第1の制御回路X1は、第1のpMOSトランジスタP1をオンし、且つ、第4の制御回路X4は、第2のnMOSトランジスタN2をオンするようになっている。
一方、第2の電圧検出回路DV2が第2の受電端子TAC2の電圧AC2(+第1のオフセット電圧)が接地電圧以上であることを検出した場合には、第1の制御回路X1は、第1のpMOSトランジスタP1をオフし、且つ、第4の制御回路X4は、第2のnMOSトランジスタN2をオフするようになっている。
なお、第3の制御回路X3及び第4の制御回路X4は、第1及び第2の電圧検出回路DV1,DV2の検出結果だけでなく、電流検出信号SDも入力されている。すなわち、負荷電流IOUTが閾値未満である場合には、第3の制御回路X3は、第1のnMOSトランジスタN1を強制的にオフするように第3の制御信号を出力し、且つ、第4の制御回路X4は、前記第2のnMOSトランジスタN2を強制的にオフするように前記第4の制御信号を出力する。
次に、以上のような構成を有する整流装置100の動作の一例について説明する。先ず、整流装置100の通常動作の一例について説明する。ここで、図2は、整流装置100の通常動作時の各信号の一例を示す波形図である。図2に示す信号波形AC1及びAC2は、電圧AC1、AC2とそれぞれオフセット電圧が加算された波形を表している。以下、図3、6及び7も同様である。
この場合、電流検出回路DIは、負荷電流IOUTが閾値以上であるので、“Low”レベルの電流検出信号SDを出力する。
例えば、第2の受電端子TAC2から受電コイルL1を介して第1の受電端子TAC1に電流が流れると、電圧AC2が接地電圧PGNDより低くなる。
そして、第2の電圧検出回路DV2は、第2の受電端子TAC2の電圧AC2(+第1のオフセット電圧)が接地電圧未満であることを検出し、“High”レベルの信号S2を出力する。これにより、第1の制御回路X1が、第1のpMOSトランジスタP1をオンし、且つ、第4の制御回路X4が、第2のnMOSトランジスタN2をオンする(時刻t1)。
このとき、第1の電圧検出回路DV1は、第1の受電端子TAC1の電圧AC1(+第1のオフセット電圧)が接地電圧以上であることを検出し、“Low”レベルの信号S1を出力する。これにより、第2の制御回路X2は、第2のpMOSトランジスタP2をオフし、且つ、第3の制御回路X3は、前記第1のnMOSトランジスタN1をオフする(時刻t1)。
このようにして、第1のpMOSトランジスタP1および第2のnMOSトランジスタN2をオンして、出力端子TOUTに電流が流れる。
次に、第2の電圧検出回路DV2は、第2の受電端子TAC2の電圧AC2(+第1のオフセット電圧)が接地電圧以上であることを検出し、“Low”レベルの信号S2を出力する。これにより、第1の制御回路X1が、第1のpMOSトランジスタP1をオフし、且つ、第4の制御回路X4が、第2のnMOSトランジスタN2をオフする(時刻t2)。
その後、第1の受電端子TAC1から受電コイルL1を介して第2の受電端子TAC2に電流が流れると、電圧AC1が接地電圧PGNDより低くなる。
そして、第1の電圧検出回路DV1は、第1の受電端子TAC1の電圧AC1(+第1のオフセット電圧)が接地電圧未満であることを検出し、“High”レベルの信号S1を出力する。これにより、第2の制御回路X2は、第2のpMOSトランジスタP2をオンし、且つ、第3の制御回路X3は、第1のnMOSトランジスタN1をオンする(時刻t3)。
このとき、第2の電圧検出回路DV2は、第2の受電端子TAC2の電圧AC2(+第1のオフセット電圧)が接地電圧以上であることを検出し、“Low”レベルの信号S2を出力する。これにより、第1の制御回路X1は、第1のpMOSトランジスタP1をオフし、且つ、第4の制御回路X4は、第2のnMOSトランジスタN2をオフする(時刻t3)。
このようにして、第2のpMOSトランジスタP2および第1のnMOSトランジスタN1をオンして、出力端子TOUTに電流が流れる。
そして、第1の電圧検出回路DV1は、第1の受電端子TAC1の電圧AC1(+第1のオフセット電圧)が接地電圧以上であることを検出し、“Low”レベルの信号S1を出力する。これにより、第2の制御回路X2は、第2のpMOSトランジスタP2をオフし、且つ、第3の制御回路X3は、第1のnMOSトランジスタN1をオフする(時刻t4)。
このように、整流装置100は、第1、第2の電圧検出回路DV1、DV2で第1、第2のnMOSトランジスタN1、N2の電圧を検出し、この検出結果に基づいて第1、第2のpMOSトランジスタP1、P2、第1、第2のnMOSトランジスタN1、N2を制御する。
以上のような動作を繰り返すことにより、整流装置100は、受電コイルL1、受電コンデンサC1によって共振された信号を全波整流しDC電圧として出力端子TOUTに出力する。
ダイオードのフォワード電圧よりも、MOSトランジスタのオン抵抗による電圧降下の方がはるかに低いため、整流装置100は電力損失を改善できる。
次に、軽負荷時に負荷電流が閾値未満になった時の整流装置100の動作の一例について説明する。図3は、整流装置100の軽負荷時の各信号の一例を示す波形図である。
図3に示すように、時刻t1から時刻t4における、第1、第2の制御信号S1、S2の波形は、図2に示す通常動作時の波形と同様である。
ここで、電流検出回路DIは、負荷電流IOUTが閾値未満(軽負荷時)であるので、負荷電流IOUTが閾値未満であることを示す“High”レベルの電流検出信号SDを出力する。
この場合、第3の制御回路X3は、 “Low”レベルの第3の制御信号を出力し、第1のnMOSトランジスタN1を強制的にオフする。また、第4の制御回路X4は、 “Low”レベル第4の制御信号を出力し、第2のnMOSトランジスタN2を強制的にオフする。
これにより、第1、第2のnMOSトランジスタN1、N2の寄生ダイオードZ3、Z4が動作し電流が流れることとなる。すなわち、負荷電流IOUTが逆流する経路を寄生ダイオードZ3、Z4で遮断できる。
ここで、図4は、整流装置100に適用される第1のnMOSトランジスタN1の断面図である。なお、第2のnMOSトランジスタN2の構成も同様の断面図となる。図4に示すように、第1のnMOSトランジスタN1の構造において、接地PGNDの電位より第1の受電端子TAC1の電位が低くなると、ダイオードとして動作する。このとき、接地PGNDは基板P−Subと同電位となるため、寄生のPNP型バイポーラトランジスタには、電流が流れない。
よって、基板P−Subに電流が抜けず大きな損失を発生せず、負荷電流IOUTが小さいときに逆流を防止するこが可能となる。
以上のように、本実施例1に係る整流装置によれば、出力端子からの逆流を抑制しつつ、効率を向上させることができる。
図5は、実施例2に係る整流装置200の構成の一例を示す回路図である。なお、この図5において、図1と同じ符号は、実施例1と同様の構成を示し、説明を省略する。
図5に示すように、第1の電圧検出回路DV1は、第1の直流電源of1と、第3の直流電源of3と、第1のコンパレータCOM1と、第3のコンパレータCOM3と、を有する。すなわち、第1の電圧検出回路DV1は、実施例1と比較して、第3の直流電源of3と、第3のコンパレータCOM3と、をさらに有する。
ここで、第1の直流電源of1は、負極が第1の受電端子TAC1に接続されている。
第1のコンパレータCOM1は、第1の直流電源of1の正極の第1の電圧と接地電圧とを比較する。そして、この第1のコンパレータCOM1は、第1の電圧が接地電圧未満である場合には、“High”レベルの信号S1を出力し、一方、第1の電圧が接地電圧以上である場合には、“Low”レベルの信号S1を出力する。
第3の直流電源of3は、負極が第1の受電端子TAC1に接続されている。この第3の直流電源of3は、第1の直流電源of1より大きい電圧(第2のオフセット電圧)を出力する。
第3のコンパレータCOM3は、第3の直流電源of3の正極の第3の電圧と接地電圧とを比較する。そして、この第3のコンパレータCOM3は、第3の電圧が接地電圧未満である場合には、“High”レベルの信号S3を出力し、一方、第3の電圧が接地電圧以上である場合には、“Low”レベルの信号S3を出力する。
また、図5に示すように、第2の電圧検出回路DV2は、第2の直流電源of2と、第2のコンパレータCOM2と、第4の直流電源of4と、第4のコンパレータCOM4と、を有する。
第2の直流電源of2は、負極が第2の受電端子TAC2に接続されている。この第2の直流電源of2は、第1の直流電源of1と同じ大きさの電圧(第1のオフセット電圧)を出力するようになっている。
第2のコンパレータCOM2は、第2の直流電源of2の正極の第2の電圧と接地電圧とを比較する。そして、この第2のコンパレータCOM2は、第2の電圧が接地電圧未満である場合には、“High”レベルの信号S2を出力し、一方、第2の電圧が接地電圧以上である場合には、“Low”レベルの信号S2を出力する。
第4の直流電源of4は、負極が第2の受電端子TAC2に接続されている。この第4の直流電源of4は、第3の直流電源of3と同じ大きさの電圧(第2のオフセット電圧)を出力するようになっている。
なお、第2のオフセット電圧は、既述の第1のオフセット電圧よりも低い。
第4のコンパレータCOM4は、第4の直流電源of4の正極の第4の電圧と接地電圧とを比較する。そして、第4のコンパレータCOM4は、第4の電圧が接地電圧未満である場合には、“High”レベルの信号S4を出力し、一方、第4の電圧が接地電圧以上である場合には、“Low”レベルの信号S4を出力する。
また、第1の制御回路X1は、例えば、図5に示すように、第1のインバータIN1を有する。
第1のインバータIN1は、第4のコンパレータCOM4の出力に入力が接続され、第1のpMOSトランジスタP1のゲートに出力が接続されている。
また、第2の制御回路X2は、例えば、図5に示すように、第2のインバータIN2を有する。
第2のインバータIN2は、第3のコンパレータCOM3の出力に入力が接続され、第2のpMOSトランジスタP2のゲートに出力が接続されている。
また、第3の制御回路X3は、例えば、図5に示すように、第3のインバータIN3と、第1のAND回路A1と、第1のドライバD1と、を有する。
第3のインバータIN3は、電流検出信号SDが入力されるようになっている。
第1のAND回路A1は、入力が第1のコンパレータCOM1の出力および第3のインバータIN3の出力に接続されている。
第1のドライバD1は、入力が第1のAND回路A1の出力に接続され、出力が第1のnMOSトランジスタN1のゲートに接続されている。
第4の制御回路X4は、例えば、図5に示すように、第4のインバータIN4と、第2のAND回路A2と、第2のドライバD2と、を有する。
第4のインバータIN4は、電流検出信号SDが入力されるようになっている。
第2のAND回路A2は、入力が第2のコンパレータCOM2の出力および第4のインバータIN4の出力に接続されている。
第2のドライバD2は、入力が第2のAND回路A2の出力に接続され、出力が第2のnMOSトランジスタN2のゲートに接続されている。
また、図5に示すように、整流装置200は、例えば、実施例1の整流装置200と比較して、第1のスイッチ素子SW1と、第2のスイッチ素子SW2と、第5の制御回路X5と、第6の制御回路X6と、をさらに備える。
第1のスイッチ素子SW1は、第1のnMOSトランジスタN1のゲートと接地PGNDとの間の導通をオン/オフするように接続されている。
この第1のスイッチ素子SW1は、例えば、図5に示すように、第1のnMOSトランジスタN1のゲートにドレインが接続され、接地PGNDにソースが接続され、ゲートに第5の制御信号が入力されるnMOSトランジスタである。
そして、第5の制御回路X5は、電流検出信号SDおよび第1の電圧検出回路DV1の検出結果(信号S3)が入力され、第5の制御信号を出力する。
この第5の制御回路X5は、例えば、図5に示すように、第5のインバータIN5と、第1のOR回路O1と、を有する。
第5のインバータIN5は、入力が第3のコンパレータCOM3の出力に接続されている。
第1のOR回路O1は、電流検出信号SDおよび第5のインバータIN5の出力が入力され、第5の制御信号を出力する。
また、第2のスイッチ素子SW2は、第2のnMOSトランジスタN2のゲートと接地PGNDとの間の導通をオン/オフするように接続されている。
この第2のスイッチ素子SW2は、例えば、図5に示すように、第2のnMOSトランジスタN2のゲートにドレインが接続され、接地PGNDにソースが接続され、ゲートに第6の制御信号が入力されるnMOSトランジスタである。
そして、第6の制御回路X6は、電流検出信号SDおよび第2の電圧検出回路DV2の検出結果(信号S4)が入力され、第6の制御信号を出力する。
この第6の制御回路X6は、第6のインバータIN6と、第2のOR回路O2と、を有する。
第6のインバータIN6は、入力が第4のコンパレータCOM4の出力に接続されている。
第2のOR回路O2は、電流検出信号SDおよび第6のインバータIN6の出力が入力され、第6の制御信号を出力する。
ここで、第1の電圧検出回路DV1が、第1の受電端子TAC1の電圧が接地PGNDの接地電圧未満であることを検出した場合には、第2の制御回路X2は、第2のpMOSトランジスタP2をオンし、その後、第3の制御回路X3が、第1のnMOSトランジスタN1をオンする。
一方、第1の電圧検出回路DV1が第1の受電端子TAC1の電圧が接地電圧以上であることを検出した場合には、第3の制御回路X3は、第1のnMOSトランジスタN1をオフし、その後、第2の制御回路X2が、第2のpMOSトランジスタP2をオフするようになっている。
また、第2の電圧検出回路DV2が第2の受電端子TAC2の電圧が接地電圧未満であることを検出した場合には、第1の制御回路X1は、第1のpMOSトランジスタP1をオンし、その後、第4の制御回路X4は、第2のnMOSトランジスタN2をオンするようになっている。
一方、第2の電圧検出回路DV2が第2の受電端子TAC2の電圧が接地電圧以上であることを検出した場合には、第4の制御回路X4は、第2のnMOSトランジスタN2をオフし、その後、第1の制御回路X1は、第1のpMOSトランジスタP1をオフするようになっている。
なお、上記第1、第2の電圧検出回路DV1、DV2の動作において、より具体的には、第1、第2の電圧検出回路DV1、DV2は、第1、第2の受電端子AC1、AC2の電圧から第1、第2のオフセット電圧を減算した値と、接地電圧とを比較する。
なお、整流装置200のその他の構成は、実施例1の整流装置100と同様である。
ここで、以上のような構成を有する整流装置200の動作の一例について説明する。先ず、整流装置200の通常動作の一例について説明する。図6は、整流装置200の通常動作時の各信号の一例を示す波形図である。
この場合、電流検出回路DIは、負荷電流IOUTが閾値以上であるので、“Low”レベルの電流検出信号SDを出力する。
このように、通常動作時では、電流検出信号SDが“Low”レベルを出力し、負荷電流IOUTが閾値以上であることを示す。この場合、第5の制御回路X5は、第1のスイッチ素子SW1をオフにし、且つ、第6の制御回路X6は、前記第2のスイッチ素子SW2をオフにしている。
例えば、第2の受電端子TAC2から受電コイルL1を介して第1の受電端子TAC1に電流が流れると、電圧AC2が接地電圧PGNDより低くなる。
そして、第2の電圧検出回路DV2の第4のコンパレータCOM4は、第2の受電端子TAC2の電圧(+第2のオフセット電圧)が接地電圧未満であることを検出し、“High”レベルの信号S4を出力する(時刻t1)。これにより、第1の制御回路X1は、第1のpMOSトランジスタP1をオンする。
その後、第2の電圧検出回路DV2の第2のコンパレータタCOM2は、第2の受電端子TAC2の電圧(+第1のオフセット電圧)が接地電圧未満であることを検出し、“High”レベルの信号S2を出力する(時刻t2)。これにより、第4の制御回路X4は、第2のnMOSトランジスタN2をオンする。
その後、第2の電圧検出回路DV2の第2のコンパレータタCOM2は、第2の受電端子TAC2の電圧(+第1のオフセット電圧)が接地電圧以上であることを検出し、“Low”レベルの信号S2を出力する(時刻t3)。これにより、第4の制御回路X4は、第2のnMOSトランジスタN2をオフする。
その後、第2の電圧検出回路DV2の第4のコンパレータCOM4は、第2の受電端子TAC2の電圧(+第2のオフセット電圧)が接地電圧以上であることを検出し、“Low”レベルの信号S2を出力する(時刻t4)。これにより、第1の制御回路X1は、第1のpMOSトランジスタP1をオフする。
次に、第1の受電端子TAC1から受電コイルL1を介して第2の受電端子TAC2に電流が流れると、電圧AC1が接地電圧PGNDより低くなる。
そして、第1の電圧検出回路DV1の第3のコンパレータCOM3は、第1の受電端子TAC1の電圧(+第2のオフセット電圧)が接地PGNDの接地電圧未満であることを検出し、“High”レベルの信号S3を出力する(時刻t5)。これにより、第2の制御回路X2が、第2のpMOSトランジスタP2をオンする。
その後、第1の電圧検出回路DV1の第1のコンパレータCOM1は、第1の受電端子TAC1の電圧(+第1のオフセット電圧)が接地PGNDの接地電圧未満であることを検出し、“High”レベルの信号S1を出力する(時刻t6)。これにより、第3の制御回路X3が、第1のnMOSトランジスタN1をオンする。
その後、第1の電圧検出回路DV1の第1のコンパレータCOM1は、第1の受電端子TAC1の電圧(+第1のオフセット電圧)が接地電圧以上であることを検出し、“Low”レベルの信号S1を出力する。これにより、第3の制御回路X3が、前記第1のnMOSトランジスタN1をオフする。
その後、第1の電圧検出回路DV1の第3のコンパレータCOM3は、第1の受電端子TAC1の電圧(+第2のオフセット電圧)が接地電圧以上であることを検出し、“Low”レベルの信号S3を出力する。これにより、第2の制御回路X2が、第2のpMOSトランジスタP2をオフする。
このように、整流装置200は、第1、第2の電圧検出回路DV1、DV2で第1、第2のnMOSトランジスタN1、N2の電圧を検出し、この検出結果に基づいて第1、第2のpMOSトランジスタP1、P2、第1、第2のnMOSトランジスタN1、N2を制御する。
以上のような動作を繰り返すことにより、整流装置100は、受電コイルL1、受電コンデンサC1によって共振された信号を全波整流しDC電圧として出力端子TOUTに出力する。
ダイオードのフォワード電圧よりも、MOSトランジスタの電圧降下の方がはるかに低いため、整流装置200は電力損失を改善できる。
次に、軽負荷時に負荷電流が閾値未満になった時の整流装置200の動作の一例について説明する。図7は、整流装置200の軽負荷時の各信号の一例を示す波形図である。
図7に示すように、時刻t1から時刻t4における、信号S1、S2の波形は、図6に示す通常動作時の波形と同様である。
ここで、電流検出回路DIは、負荷電流IOUTが閾値未満(軽負荷時)であるので、負荷電流IOUTが閾値未満であることを示す“High”レベルの電流検出信号SDを出力する。
この場合、第3の制御回路X3は、第1のnMOSトランジスタN1を強制的にオフするように第3の制御信号を出力し、且つ、第4の制御回路X4は、第2のnMOSトランジスタN2を強制的にオフするように第4の制御信号を出力する。
さらに、第5の制御回路X5は、第1のスイッチ素子SW1をオンにし、且つ、第6の制御回路X6は、前記第2のスイッチ素子SW2をオンにする。
これにより、第1、第2のnMOSトランジスタN1、N2の寄生ダイオードZ3、Z4が動作し電流が流れることとなる。すなわち、負荷電流IOUTが逆流する経路を寄生ダイオードZ3、Z4で遮断できる。
ここで、既述の図4に示すように、第1のnMOSトランジスタN1の構造において、接地PGNDの電位より第1の受電端子TAC1の電位が低くなると、ダイオードとして動作する。このとき、接地PGNDは基板P−Subと同電位となるため、寄生のPNP型バイポーラトランジスタには、電流が流れない。
よって、基板P−Subに電流が抜けず大きな損失を発生せず、負荷電流IOUTが小さいときに逆流を防止するこが可能となる。
なお、整流装置200のその他の動作は、実施例1の整流装置100と同様である。
以上のように、本実施例2に係る整流装置によれば、出力端子からの逆流を抑制しつつ、効率を向上させることができる。
なお、実施形態に係る整流装置には、以下の態様がある。
実施形態に係る整流装置において、前記電流検出信号が、前記負荷電流が前記閾値以上であることを示す場合には、前記第5の制御回路は、前記第1のスイッチ素子をオフにし、且つ、前記第6の制御回路は、前記第2のスイッチ素子をオフにする。
また、実施形態に係る整流装置において、前記電流検出信号が、前記負荷電流が前記閾値未満であることを示す場合には、前記第3の制御回路は、前記第1のnMOSトランジスタを強制的にオフし、且つ、前記第4の制御回路は、前記第2のnMOSトランジスタを強制的にオフし、さらに、前記第5の制御回路は、前記第1のスイッチ素子をオンにし、且つ、前記第6の制御回路は、前記第2のスイッチ素子をオンにする。
また、実施形態に係る整流装置において、前記第5の制御回路は、入力が前記第3のコンパレータの出力に接続された第5のインバータと、入力が前記電流検出信号および前記第5のインバータの出力に接続され、出力が前記第1のスイッチ素子の制御端子に接続された第1のOR回路と、を有し、前記第6の制御回路は、入力が前記第4のコンパレータの出力に接続された第6のインバータと、入力が前記電流検出信号および前記第6のインバータの出力に接続され、出力が前記第2のスイッチ素子の制御端子に接続された第2のOR回路と、を有する。
また、実施形態に係る整流装置において、前記第1のスイッチ素子は、前記第1のnMOSトランジスタのゲートにドレインが接続され、前記接地にソースが接続され、ゲートに前記第1のOR回路の出力が接続されるnMOSトランジスタであり、前記第2のスイッチ素子は、前記第2のnMOSトランジスタのゲートにドレインが接続され、前記接地にソースが接続され、ゲートに前記第2のOR回路の出力が接続されるnMOSトランジスタである。
また、実施形態に係る整流装置において、前記負荷端子と前記接地との間に接続された出力コンデンサをさらに有する。
また、実施形態に係る整流装置において、前記電流検出回路は、前記負荷電流が前記閾値未満の場合には、前記電流検出信号を“High”レベルにし、一方、前記負荷電流が前記閾値以上の場合には、前記電流検出信号を“Low”レベルにする。
また、実施形態に係る整流装置において、前記電流検出回路は、前記負荷電流に応じた変換電圧を出力する変換回路と、前記変換電圧と予め設定された基準電圧とを比較し、この比較結果に応じた信号を前記電流検出信号として出力する電流検出用コンパレータと、を有する。
また、実施形態に係る整流装置において、前記電流検出回路は、前記接地に負極が接続され、前記基準電圧を出力する基準直流電源をさらに有する。
また、実施形態に係る整流装置において、前記電流検出用コンパレータは、前記変換電圧が前記基準電圧未満の場合には、前記電流検出信号を“High”レベルにし、一方、前記変換電圧が前記基準電圧以上の場合には、前記電流検出信号を“Low”レベルにする。
また、実施形態に係る整流装置において、前記整流装置は、前記負荷電流に基づいた情報を含む信号を、前記受電コイルから前記送電装置の前記送電コイルに送信し、前記送電装置は、前記送電コイルで受信した信号から包絡線検波により、前記負荷電流に基づいた情報を取得する。
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
100、200 整流装置
L1 受電コイル
C1 受電コンデンサ
COUT 出力コンデンサ
P1 第1のpMOSトランジスタ
P2 第2のpMOSトランジスタ
N1 第1のnMOSトランジスタ
N2 第2のnMOSトランジスタ
DI 電流検出回路
DV1 第1の電圧検出回路
DV2 第2の電圧検出回路
X1 第1の制御回路
X2 第2の制御回路
X3 第3の制御回路
X4 第4の制御回路
CX 変換回路

Claims (8)

  1. 送電装置から無線給電によって送電された電力を受電し、得られた電流を整流して出力する整流装置であって、
    第1の受電端子と第2の受電端子との間に接続され、前記送電装置の送電コイルと電磁結合する受電コイルと、
    前記第1の受電端子と前記第2の受電端子との間で、前記受電コイルと直列に接続された受電コンデンサと、
    出力端子にソースが接続され、前記第1の受電端子にドレインが接続された第1のpMOSトランジスタと、
    前記出力端子にソースが接続され、前記第2の受電端子にドレインが接続された第2のpMOSトランジスタと、
    前記第1の受電端子にドレインが接続され、接地にソースが接続された第1のnMOSトランジスタと、
    前記第2の受電端子にドレインが接続され、前記接地にソースが接続された第2のnMOSトランジスタと、
    負荷が接続される負荷端子と前記出力端子との間に流れる負荷電流を検出し、前記負荷電流と予め設定された閾値とを比較した結果に応じた電流検出信号を出力する電流検出回路と、
    前記第1の受電端子と前記接地との間又は前記出力端子と前記第1の受電端子との間の電圧を検出する第1の電圧検出回路と、
    前記第1の電圧検出回路が前記第1の受電端子と前記接地との間の電圧を検出する場合には、前記第2の受電端子と前記接地との間の電圧を検出し、又、前記第1の電圧検出回路が前記出力端子と前記第1の受電端子との間の電圧を検出する場合には、前記出力端子と前記第2の受電端子との間の電圧を検出する第2の電圧検出回路と、
    前記第2の電圧検出回路の検出結果に基づいて、前記第1のpMOSトランジスタを制御する第1の制御回路と、
    前記第1の電圧検出回路の検出結果に基づいて、前記第2のpMOSトランジスタを制御する第2の制御回路と、
    前記電流検出信号および前記第1の電圧検出回路の検出結果に基づいて、前記第1のnMOSトランジスタを制御する第3の制御回路と、
    前記電流検出信号および前記第2の電圧検出回路の検出結果に基づいて、前記第2のnMOSトランジスタを制御する第4の制御回路と、を備えることを特徴とする整流装置。
  2. 前記第1の電圧検出回路が前記第1の受電端子の電圧が前記接地の接地電圧未満であることを検出した場合には、
    前記第2の制御回路は、前記第2のpMOSトランジスタをオンし、且つ、前記第3の制御回路は、前記第1のnMOSトランジスタをオンし、
    一方、前記第1の電圧検出回路が前記第1の受電端子の電圧が前記接地電圧以上であることを検出した場合には、
    前記第2の制御回路は、前記第2のpMOSトランジスタをオフし、且つ、前記第3の制御回路は、前記第1のnMOSトランジスタをオフし、
    また、前記第2の電圧検出回路が前記第2の受電端子の電圧が前記接地電圧未満であることを検出した場合には、
    前記第1の制御回路が、前記第1のpMOSトランジスタをオンし、且つ、前記第4の制御回路が、前記第2のnMOSトランジスタをオンし、
    一方、前記第2の電圧検出回路が前記第2の受電端子の電圧が前記接地電圧以上であることを検出した場合には、
    前記第1の制御回路が、前記第1のpMOSトランジスタをオフし、且つ、前記第4の制御回路が、前記第2のnMOSトランジスタをオフする
    ことを特徴とする請求項1に記載の整流装置。
  3. 前記電流検出信号が、前記負荷電流が前記閾値未満であることを示す場合には、
    前記第3の制御回路は、前記第1のnMOSトランジスタを強制的にオフし、且つ、前記第4の制御回路は、前記第2のnMOSトランジスタを強制的にオフすることを特徴とする請求項1に記載の整流装置。
  4. 前記第1の電圧検出回路が、前記第1の受電端子の電圧が前記接地の接地電圧未満であることを検出した場合には、
    前記第2の制御回路は、前記第2のpMOSトランジスタをオンし、その後、前記第3の制御回路は、前記第1のnMOSトランジスタをオンし、
    一方、前記第1の電圧検出回路が前記第1の受電端子の電圧が前記接地電圧以上であることを検出した場合には、
    前記第3の制御回路は、前記第1のnMOSトランジスタをオフし、その後、前記第2の制御回路は、前記第2のpMOSトランジスタをオフし、
    また、前記第2の電圧検出回路が前記第2の受電端子の電圧が前記接地電圧未満であることを検出した場合には、
    前記第1の制御回路は、前記第1のpMOSトランジスタをオンし、その後、前記第4の制御回路は、前記第2のnMOSトランジスタをオンし、
    一方、前記第2の電圧検出回路が前記第2の受電端子の電圧が前記接地電圧以上であることを検出した場合には、
    前記第4の制御回路は、前記第2のnMOSトランジスタをオフし、その後、前記第1の制御回路は、前記第1のpMOSトランジスタをオフする
    ことを特徴とする請求項41に記載の整流装置。
  5. 前記第1のnMOSトランジスタのゲートと前記接地との間に接続された第1のスイッチ素子と、
    前記電流検出信号および前記第1の電圧検出回路の検出結果に基づいて、前記第1のスイッチ素子を制御する第5の制御回路と、
    前記第2のnMOSトランジスタのゲートと前記接地との間に接続された第2のスイッチ素子と、
    前記電流検出信号および前記第2の電圧検出回路の検出結果に基づいて、前記第2のスイッチ素子を制御する第6の制御回路と、をさらに備える
    ことを特徴とする請求項4に記載の整流装置。
  6. 前記第1の電圧検出回路は、
    負極が前記第1の受電端子に接続された第1の直流電源と、
    前記第1の直流電源の正極の第1の電圧と前記接地電圧とを比較し、前記第1の電圧が前記接地電圧未満である場合には、“High”レベルの信号を出力し、一方、前記第1の電圧が前記接地電圧以上である場合には、“Low”レベルの信号を出力する第1のコンパレータと、を有し、
    前記第2の電圧検出回路は、
    負極が前記第2の受電端子に接続され、前記第1の直流電源と同じ大きさの電圧を出力する第2の直流電源と、
    前記第2の直流電源の正極の第2の電圧と前記接地電圧とを比較し、前記第2の電圧が前記接地電圧未満である場合には、“High”レベルの信号を出力し、一方、前記第2の電圧が前記接地電圧以上である場合には、“Low”レベルの信号を出力する第2のコンパレータと、を有し、
    前記第1の制御回路は、
    前記第2のコンパレータの出力に入力が接続され、前記第1のpMOSトランジスタのゲートに出力が接続された第1のインバータを有し、
    前記第2の制御回路は、
    前記第1のコンパレータの出力に入力が接続され、前記第2のpMOSトランジスタのゲートに出力が接続された第2のインバータを有し、
    前記第3の制御回路は、
    前記電流検出信号が入力される第3のインバータと、
    入力が前記第1のコンパレータの出力および前記第3のインバータの出力に接続された第1のAND回路と、
    入力が前記第1のAND回路の出力に接続され、出力が前記第1のnMOSトランジスタのゲートに接続された第1のドライバと、を有し、
    前記第4の制御回路は、
    前記電流検出信号が入力される第4のインバータと、
    入力が前記第2のコンパレータの出力および前記第4のインバータの出力に接続された第2のAND回路と、
    入力が前記第2のAND回路の出力に接続され、出力が前記第2のnMOSトランジスタのゲートに接続された第2のドライバと、を有する
    ことを特徴とする請求項1に記載の整流装置。
  7. 前記第1の電圧検出回路は、
    負極が前記第1の受電端子に接続された第1の直流電源と、
    前記第1の直流電源の正極の第1の電圧と前記接地電圧とを比較し、前記第1の電圧が前記接地電圧未満である場合には、“High”レベルの信号を出力し、一方、前記第1の電圧が前記接地電圧以上である場合には、“Low”レベルの信号を出力する第1のコンパレータと、
    負極が前記第1の受電端子に接続され、前記第1の直流電源より大きい電圧を出力する第3の直流電源と、
    前記第3の直流電源の正極の第3の電圧と前記接地電圧とを比較し、前記第3の電圧が前記接地電圧未満である場合には、“High”レベルの信号を出力し、一方、前記第3の電圧が前記接地電圧以上である場合には、“Low”レベルの信号を出力する第3のコンパレータと、を有し、
    前記第2の電圧検出回路は、
    負極が前記第2の受電端子に接続され、前記第1の直流電源と同じ大きさの電圧を出力する第2の直流電源と、
    前記第2の直流電源の正極の第2の電圧と前記接地電圧とを比較し、前記第2の電圧が前記接地電圧未満である場合には、“High”レベルの信号を出力し、一方、前記第2の電圧が前記接地電圧以上である場合には、“Low”レベルの信号を出力する第2のコンパレータと、
    負極が前記第2の受電端子に接続され、前記第3の直流電源と同じ大きさの電圧を出力する第4の直流電源と、
    前記第4の直流電源の正極の第4の電圧と前記接地電圧とを比較し、前記第4の電圧が前記接地電圧未満である場合には、“High”レベルの信号を出力し、一方、前記第4の電圧が前記接地電圧以上である場合には、“Low”レベルの信号を出力する第4のコンパレータと、を有し、
    前記第1の制御回路は、
    前記第4のコンパレータの出力に入力が接続され、前記第1のpMOSトランジスタのゲートに出力が接続された第1のインバータを有し、
    前記第2の制御回路は、
    前記第3のコンパレータの出力に入力が接続され、前記第2のpMOSトランジスタのゲートに出力が接続された第2のインバータを有し、
    前記第3の制御回路は、
    前記電流検出信号が入力される第3のインバータと、
    入力が前記第1のコンパレータの出力および前記第3のインバータの出力に接続された第1のAND回路と、
    入力が前記第1のAND回路の出力に接続され、出力が前記第1のnMOSトランジスタのゲートに接続された第1のドライバと、を有し、
    前記第4の制御回路は、
    前記電流検出信号が入力される第4のインバータと、
    入力が前記第2のコンパレータの出力および前記第4のインバータの出力に接続された第2のAND回路と、
    入力が前記第2のAND回路の出力に接続され、出力が前記第2のnMOSトランジスタのゲートに接続された第2のドライバと、を有することを特徴とする請求項4に記載の整流装置。
  8. 第1の受電端子及び第2の受電端子により得られた電流を整流して出力する整流装置であって、
    出力端子にソースが接続され、前記第1の受電端子にドレインが接続された第1のpMOSトランジスタと、
    前記出力端子にソースが接続され、前記第2の受電端子にドレインが接続された第2のpMOSトランジスタと、
    前記第1の受電端子にドレインが接続され、接地にソースが接続された第1のnMOSトランジスタと、
    前記第2の受電端子にドレインが接続され、前記接地にソースが接続された第2のnMOSトランジスタと、
    負荷が接続される負荷端子と前記出力端子との間に流れる負荷電流を検出し、前記負荷電流と予め設定された閾値とを比較した結果に応じた電流検出信号を出力する電流検出回路と、
    前記第1の受電端子と前記接地との間又は前記出力端子と前記第1の受電端子との間の電圧を検出する第1の電圧検出回路と、
    前記第1の電圧検出回路が前記第1の受電端子と前記接地との間の電圧を検出する場合には、前記第2の受電端子と前記接地との間の電圧を検出し、又、前記第1の電圧検出回路が前記出力端子と前記第1の受電端子との間の電圧を検出する場合には、前記出力端子と前記第2の受電端子との間の電圧を検出する第2の電圧検出回路と、
    前記第2の電圧検出回路の検出結果に基づいて、前記第1のpMOSトランジスタを制御する第1の制御回路と、
    前記第1の電圧検出回路の検出結果に基づいて、前記第2のpMOSトランジスタを制御する第2の制御回路と、
    前記電流検出信号および前記第1の電圧検出回路の検出結果に基づいて、前記第1のnMOSトランジスタを制御する第3の制御回路と、
    前記電流検出信号および前記第2の電圧検出回路の検出結果に基づいて、前記第2のnMOSトランジスタを制御する第4の制御回路と、を備えることを特徴とする整流装置。
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