JP2015012629A - 整流装置 - Google Patents

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Abstract

【課題】出力端子からの逆流を抑制しつつ、効率を向上させることが可能な整流装置を提供する。【解決手段】整流装置１００は、受電コイルＬ１と直列に接続された受電コンデンサＣ１、第１のｐＭＯＳトランジスタＰ１、第２のｐＭＯＳトランジスタＰ２、第１のｎＭＯＳトランジスタＮ１、第２のｎＭＯＳトランジスタＮ２を備える。負荷電流ＩＯＵＴが閾値未満である場合には、第１のｎＭＯＳトランジスタＮ１を強制的にオフし、且つ、第２のｎＭＯＳトランジスタＮ２を強制的にオフする。【選択図】図１

Description

本発明の実施形態は、整流装置に関する。
従来の同期整流装置の損失を改善するためにオン抵抗を低くすると整流動作が困難となり逆流が発生するという問題があった。その逆流対策としてはハイサイド側のpMOSトランジスタを強制してダイオードとして使用するものがある。この従来の整流装置では、ｐＭＯＳトランジスタの寄生素子によって電流が流れて効率が悪化する。
特開２００１−１８６７７１ ＷＯ００／０１７９９３ 特開２００３−３０９９７８
出力端子からの逆流を抑制しつつ、効率を向上させることが可能な整流装置を提供する。
本発明の一態様に係る整流装置は、第１の受電端子と第２の受電端子との間に接続され、前記送電装置の送電コイルと電磁結合する受電コイルを備える。整流装置は、前記第１の受電端子と前記第２の受電端子との間で、前記受電コイルと直列に接続された受電コンデンサを備える。整流装置は、出力端子にソースが接続され、前記第１の受電端子にドレインが接続された第１のｐＭＯＳトランジスタを備える。整流装置は、前記出力端子にソースが接続され、前記第２の受電端子にドレインが接続された第２のｐＭＯＳトランジスタを備える。整流装置は、前記第１の受電端子にドレインが接続され、接地にソースが接続された第１のｎＭＯＳトランジスタを備える。整流装置は、前記第２の受電端子にドレインが接続され、前記接地にソースが接続された第２のｎＭＯＳトランジスタを備える。整流装置は、負荷が接続される負荷端子と前記出力端子との間に流れる負荷電流を検出し、前記負荷電流と予め設定された閾値とを比較した結果に応じた電流検出信号を出力する電流検出回路を備える。整流装置は、前記第１の受電端子と前記接地との間又は前記出力端子と前記第１の受電端子との間の電圧を検出する第１の電圧検出回路を備える。整流装置は、前記第１の電圧検出回路が前記第１の受電端子と前記接地との間の電圧を検出する場合には、前記第２の受電端子と前記接地との間の電圧を検出し、又、前記第１の電圧検出回路が前記出力端子と前記第１の受電端子との間の電圧を検出する場合には、前記出力端子と前記第２の受電端子との間の電圧を検出する第２の電圧検出回路を備える。整流装置は、前記第２の電圧検出回路の検出結果に基づいて、前記第１のｐＭＯＳトランジスタを制御する第１の制御回路を備える。整流装置は、前記第１の電圧検出回路の検出結果に基づいて、前記第２のｐＭＯＳトランジスタを制御する第２の制御回路を備える。整流装置は、前記電流検出信号および前記第１の電圧検出回路の検出結果に基づいて、前記第１のｎＭＯＳトランジスタを制御する第３の制御回路と、
前記電流検出信号および前記第２の電圧検出回路の検出結果に基づいて、前記第２のｎＭＯＳトランジスタを制御する第４の制御回路を備える。
図１は、実施例１に係る整流装置１００の構成の一例を示す回路図である。 図２は、整流装置１００の通常動作時の各信号の一例を示す波形図である。 図３は、整流装置１００の軽負荷時の各信号の一例を示す波形図である。 図４は、整流装置１００に適用される第１のｎＭＯＳトランジスタＮ１の断面図である。 図５は、実施例２に係る整流装置２００の構成の一例を示す回路図である。 図６は、整流装置２００の通常動作時の各信号の一例を示す波形図である。 図７は、整流装置２００の軽負荷時の各信号の一例を示す波形図である。
以下、実施例について図面に基づいて説明する。
図１は、実施例１に係る整流装置１００の構成の一例を示す回路図である。
図１において、送電装置１０１は、電力を送電するようになっている。この送電装置１０１は、例えば、スマートフォン、タブレットＰＣ等の携帯機器の充電器である。
また、整流装置（受電装置）１００は、送電装置１０１から出力された電力を受電するようになっている。この整流装置１００は、例えば、バッテリや、バッテリを内蔵するスマートフォン、タブレットＰＣ等の携帯機器、更にはこれら機器に接続されるバッテリ充電用の機器である。他にも、対応する送電装置１０１から出力された電力を受電するものであれば、整流装置（受電装置）１００としては、充電式の電気自動車、家電製品、水中アプリケーション向けの製品、などであってもよい。
ここで、送電装置１０１から整流装置（受電装置）１００への電力伝送は、送電装置１０１に設けられた送電コイル（一次コイル）Ｌ２と、整流装置（受電装置）１００に設けられた受電コイル（二次コイル）Ｌ１と、を電磁的に結合させて電力伝送トランスを形成することで実現される。これにより、非接触で電力伝送が可能になる。
このように、整流装置１００は、送電装置１０１から無線給電によって送電された電力を受電し、得られた電流を整流して出力する。
ここで、整流装置１００は、例えば、図１に示すように、受電コイルＬ１と、受電コンデンサＣ１と、出力コンデンサＣＯＵＴと、第１のｐＭＯＳトランジスタＰ１と、第２のｐＭＯＳトランジスタＰ２と、第１のｎＭＯＳトランジスタＮ１と、第２のｎＭＯＳトランジスタＮ２と、電流検出回路ＤＩと、第１の電圧検出回路ＤＶ１と、第２の電圧検出回路ＤＶ２と、第１の制御回路Ｘ１と、第２の制御回路Ｘ２と、第３の制御回路Ｘ３と、第４の制御回路Ｘ４とを備える。
受電コイルＬ１は、第１の受電端子ＴＡＣ１と第２の受電端子ＴＡＣ２との間に接続され、送電装置１０１の送電コイルＬ２と電磁結合するようになっている。
ここで、整流装置１００は、例えば、出力電力を制御するための信号を、受電コイルＬ１から送電装置１０１の送電コイルＬ２に送信するようになっている。そして、送電装置１０１は、送電コイルＬ２で受信した信号から包絡線検波により、負荷電流ＩＯＵＴに基づいた情報を取得するようになっている。
受電コンデンサＣ１は、第１の受電端子ＴＡＣ１と第２の受電端子ＴＡＣ２との間で、受電コイルＬ１と直列に接続されている。
出力コンデンサＣＯＵＴは、負荷端子ＴＲと接地ＰＧＮＤとの間に接続されている。この出力コンデンサＣＯＵＴは、負荷端子ＴＲの出力電圧を平滑化するようになっている。
第１のｐＭＯＳトランジスタＰ１は、出力端子ＴＯＵＴにソースが接続され、第１の受電端子ＴＡＣ１にドレインが接続されている。この第１のｐＭＯＳトランジスタＰ１は、寄生ダイオードＺ１を含む。
第２のｐＭＯＳトランジスタＰ２は、出力端子ＴＯＵＴにソースが接続され、第２の受電端子ＴＡＣ２にドレインが接続されている。この第２のｐＭＯＳトランジスタＰ２は、寄生ダイオードＺ２を含む。
第１のｎＭＯＳトランジスタＮ１は、第１の受電端子ＴＡＣ１にドレインが接続され、接地ＰＧＮＤにソースが接続されている。この第１のｎＭＯＳトランジスタＮ１は、寄生ダイオードＺ３を含む。
第２のｎＭＯＳトランジスタＮ２は、第２の受電端子ＴＡＣ２にドレインが接続され、接地ＰＧＮＤにソースが接続されている。この第２のｎＭＯＳトランジスタＮ２は、寄生ダイオードＺ４を含む。
電流検出回路ＤＩは、負荷Ｒが接続される負荷端子ＴＲと出力端子ＴＯＵＴとの間に流れる負荷電流ＩＯＵＴを検出し、負荷電流ＩＯＵＴと予め設定された閾値とを比較した結果に応じた電流検出信号ＳＤを出力するようになっている。
この電流検出回路ＤＩは、例えば、負荷電流ＩＯＵＴが閾値未満の場合には、“Ｈｉｇｈ”レベルの電流検出信号ＳＤを出力する。
一方、電圧検出回路ＤＩは、負荷電流ＩＯＵＴが閾値以上の場合には、“Ｌｏｗ”レベルの電流検出信号ＳＤを出力する。
この電流検出回路ＤＩは、例えば、図１に示すように、変換回路ＣＸと、電流検出用コンパレータＣＯＭＤと、基準直流電源Ｖｒｅｆと、を有する。
変換回路ＣＸは、負荷電流ＩＯＵＴに応じた変換電圧Ｖｘを出力するようになっている。より具体的には、変換回路ＣＸは、負荷電流ＩＯＵＴに比例した変換電圧Ｖｘを出力する。
基準直流電源Ｖｒｅｆは、接地ＰＧＮＤに負極が接続され、電流検出用コンパレータＣＯＭＤの入力に正極が接続されている。この基準直流電源Ｖｒｅｆは、基準電圧を出力するようになっている。
電流検出用コンパレータＣＯＭＤは、変換電圧Ｖｘと予め設定された基準電圧とを比較し、この比較結果に応じた信号を電流検出信号ＳＤとして出力するようになっている。
この電流検出用コンパレータＣＯＭＤは、例えば、変換電圧Ｖｘが基準電圧未満の場合には、“Ｈｉｇｈ”レベルの電流検出信号ＳＤを出力する。
一方、電流検出用コンパレータＣＯＭＤは、変換電圧Ｖｘが基準電圧以上の場合には、“Ｌｏｗ”レベルの電流検出信号ＳＤを出力する。
第１の電圧検出回路ＤＶ１は、図１の例では、第１の受電端子ＴＡＣ１と接地ＰＧＮＤとの間の電圧を検出するようになっている。しかし、この第１の電圧検出回路ＤＶ１は、出力端子ＴＯＵＴと第１の受電端子ＴＡＣ１との間の電圧を検出するようにしてもよい。
そして、この第１の電圧検出回路ＤＶ１は、検出した電圧に応じた信号を出力するようになっている。
この第１の電圧検出回路ＤＶ１は、例えば、図１に示すように、第１の直流電源ｏｆ１と、第１のコンパレータＣＯＭ１と、を有する。
第１の直流電源ｏｆ１は、負極が第１の受電端子ＴＡＣ１に接続されている。
第１のコンパレータＣＯＭ１は、第１の直流電源ｏｆ１の正極の第１の電圧と接地電圧とを比較する。そして、第１のコンパレータＣＯＭ１は、例えば、第１の電圧が接地電圧未満である場合には、“Ｈｉｇｈ”レベルの信号Ｓ１を出力し、一方、第１の電圧が接地電圧以上である場合には、“Ｌｏｗ”レベルの信号Ｓ１を出力する。
第１の制御回路Ｘ１は、第２の電圧検出回路ＤＶ２の検出結果に基づいて、第１のｐＭＯＳトランジスタＰ１のゲートに第１の制御信号を出力して第１のｐＭＯＳトランジスタＰ１を制御するようになっている。
この第１の制御回路Ｘ１は、例えば、図１に示すように、第１のインバータＩＮ１を有する。
この第１のインバータＩＮ１は、第２のコンパレータＣＯＭ２の出力に入力が接続され、第１のｐＭＯＳトランジスタＰ１のゲートに出力が接続されている。
第２の制御回路Ｘ２は、第１の電圧検出回路ＤＶ１の検出結果に基づいて、第２のｐＭＯＳトランジスタＰ２のゲートに第２の制御信号を出力して第２のｐＭＯＳトランジスタＰ２を制御するようになっている。
この第２の制御回路Ｘ２は、例えば、図１に示すように、第２のインバータＩＮ２を有する。
この第２のインバータＩＮ２は、第１のコンパレータＣＯＭ１の出力に入力が接続され、第２のｐＭＯＳトランジスタＰ２のゲートに出力が接続されている。
第２の電圧検出回路ＤＶ２は、例えば、図１の例では、第２の受電端子ＴＡＣ２と接地ＰＧＮＤとの間の電圧を検出するようになっている。しかし、この第２の電圧検出回路ＤＶ２は、第１の電圧検出回路ＤＶ１が出力端子ＴＯＵＴと第１の受電端子ＴＡＣ１との間の電圧を検出する場合には、出力端子ＴＯＵＴと第２の受電端子ＴＡＣ２との間の電圧を検出するようにしてもよい。
すなわち、第２の電圧検出回路ＤＶ２は、第１の電圧検出回路ＤＶ１が第１の受電端子ＴＡＣ１と接地ＰＧＮＤとの間の電圧を検出する場合には、第２の受電端子ＴＡＣ２と接地ＰＧＮＤとの間の電圧を検出する。又、第１の電圧検出回路ＤＶ１が出力端子ＴＯＵＴと第１の受電端子ＴＡＣ１との間の電圧を検出する場合には、出力端子ＴＯＵＴと第２の受電端子ＴＡＣ２との間の電圧を検出する。
そして、この第２の電圧検出回路ＤＶ２は、検出した電圧に応じた信号を出力するようになっている。
この第２の電圧検出回路ＤＶ２は、例えば、図１に示すように、第２の直流電源ｏｆ２と、第２のコンパレータＣＯＭ２と、を有する。
第２の直流電源ｏｆ２は、負極が第２の受電端子ＴＡＣ２に接続され、第１の直流電源ｏｆ１と同じ大きさの電圧（第１のオフセット電圧）を出力するようになっている。
第２のコンパレータＣＯＭ２は、第２の直流電源ｏｆ２の正極の第２の電圧と接地電圧とを比較する。そして、この第２のコンパレータＣＯＭ２は、第２の電圧が接地電圧未満である場合には、“Ｈｉｇｈ”レベルの信号Ｓ２を出力する。一方、第２のコンデンサＣＯＭ２は、第２の電圧が接地電圧以上である場合には、“Ｌｏｗ”レベルの信号Ｓ２を出力する。
第３の制御回路Ｘ３は、電流検出信号ＳＤおよび第１の電圧検出回路ＤＶ１の検出結果に基づいて、第１のｎＭＯＳトランジスタＮ１のゲートに第３の制御信号を出力して第１のｎＭＯＳトランジスタＮ１を制御するようになっている。
この第３の制御回路Ｘ３は、例えば、図１に示すように、第３のインバータＩＮ３と、第１のＡＮＤ回路Ａ１と、第１のドライバＤ１と、を有する。
第３のインバータＩＮ３は、電流検出信号ＳＤが入力されるようになっている。
第１のＡＮＤ回路Ａ１は、入力が第１のコンパレータＣＯＭ１の出力および第３のインバータＩＮ３の出力に接続されている。
第１のドライバＤ１は、入力が第１のＡＮＤ回路Ａ１の出力に接続され、出力が第１のｎＭＯＳトランジスタＮ１のゲートに接続されている。この第１のドライバＤ１は、入力された信号を増幅して出力する。
第４の制御回路Ｘ４は、電流検出信号ＳＤおよび第２の電圧検出回路ＤＶ２の検出結果に基づいて、第２のｎＭＯＳトランジスタＮ２のゲートに第４の制御信号を出力して第２のｎＭＯＳトランジスタＮ２を制御するようになっている。
第４の制御回路Ｘ４は、第４のインバータＩＮ４と、第２のＡＮＤ回路Ａ２と、第２のドライバＤ２と、を有する。
第４のインバータＩＮ４は、電流検出信号ＳＤが入力されるようになっている。
第２のＡＮＤ回路Ａ２は、入力が第２のコンパレータＣＯＭ２の出力および第４のインバータＩＮ４の出力に接続されている。
第２のドライバＤ２は、入力が第２のＡＮＤ回路Ａ２の出力に接続され、出力が第２のｎＭＯＳトランジスタＮ２のゲートに接続されている。この第２のドライバＤ２は、入力された信号を増幅して出力する。
ここで、例えば、第１の電圧検出回路ＤＶ１が第１の受電端子ＴＡＣ１の電圧ＡＣ１（＋第１のオフセット電圧）が接地ＰＧＮＤの接地電圧未満であることを検出した場合には、第２の制御回路Ｘ２は、第２のｐＭＯＳトランジスタＰ２をオンし、且つ、第３の制御回路Ｘ３は、第１のｎＭＯＳトランジスタＮ１をオンするようになっている。
一方、第１の電圧検出回路ＤＶ１が第１の受電端子ＴＡＣ１の電圧ＡＣ１（＋第１のオフセット電圧）が接地電圧以上であることを検出した場合には、第２の制御回路Ｘ２は、第２のｐＭＯＳトランジスタＰ２をオフし、且つ、第３の制御回路Ｘ３は、第１のｎＭＯＳトランジスタＮ１をオフするようになっている。
また、第２の電圧検出回路ＤＶ２が第２の受電端子ＴＡＣ２の電圧ＡＣ２（＋第１のオフセット電圧）が接地電圧未満であることを検出した場合には、第１の制御回路Ｘ１は、第１のｐＭＯＳトランジスタＰ１をオンし、且つ、第４の制御回路Ｘ４は、第２のｎＭＯＳトランジスタＮ２をオンするようになっている。
一方、第２の電圧検出回路ＤＶ２が第２の受電端子ＴＡＣ２の電圧ＡＣ２（＋第１のオフセット電圧）が接地電圧以上であることを検出した場合には、第１の制御回路Ｘ１は、第１のｐＭＯＳトランジスタＰ１をオフし、且つ、第４の制御回路Ｘ４は、第２のｎＭＯＳトランジスタＮ２をオフするようになっている。
なお、第３の制御回路Ｘ３及び第４の制御回路Ｘ４は、第１及び第２の電圧検出回路ＤＶ１，ＤＶ２の検出結果だけでなく、電流検出信号ＳＤも入力されている。すなわち、負荷電流ＩＯＵＴが閾値未満である場合には、第３の制御回路Ｘ３は、第１のｎＭＯＳトランジスタＮ１を強制的にオフするように第３の制御信号を出力し、且つ、第４の制御回路Ｘ４は、前記第２のｎＭＯＳトランジスタＮ２を強制的にオフするように前記第４の制御信号を出力する。
次に、以上のような構成を有する整流装置１００の動作の一例について説明する。先ず、整流装置１００の通常動作の一例について説明する。ここで、図２は、整流装置１００の通常動作時の各信号の一例を示す波形図である。図２に示す信号波形ＡＣ１及びＡＣ２は、電圧ＡＣ１、ＡＣ２とそれぞれオフセット電圧が加算された波形を表している。以下、図３、６及び７も同様である。
この場合、電流検出回路ＤＩは、負荷電流ＩＯＵＴが閾値以上であるので、“Ｌｏｗ”レベルの電流検出信号ＳＤを出力する。
例えば、第２の受電端子ＴＡＣ２から受電コイルＬ１を介して第１の受電端子ＴＡＣ１に電流が流れると、電圧ＡＣ２が接地電圧ＰＧＮＤより低くなる。
そして、第２の電圧検出回路ＤＶ２は、第２の受電端子ＴＡＣ２の電圧ＡＣ２（＋第１のオフセット電圧）が接地電圧未満であることを検出し、“Ｈｉｇｈ”レベルの信号Ｓ２を出力する。これにより、第１の制御回路Ｘ１が、第１のｐＭＯＳトランジスタＰ１をオンし、且つ、第４の制御回路Ｘ４が、第２のｎＭＯＳトランジスタＮ２をオンする（時刻ｔ１）。
このとき、第１の電圧検出回路ＤＶ１は、第１の受電端子ＴＡＣ１の電圧ＡＣ１（＋第１のオフセット電圧）が接地電圧以上であることを検出し、“Ｌｏｗ”レベルの信号Ｓ１を出力する。これにより、第２の制御回路Ｘ２は、第２のｐＭＯＳトランジスタＰ２をオフし、且つ、第３の制御回路Ｘ３は、前記第１のｎＭＯＳトランジスタＮ１をオフする（時刻ｔ１）。
このようにして、第１のｐＭＯＳトランジスタＰ１および第２のｎＭＯＳトランジスタＮ２をオンして、出力端子ＴＯＵＴに電流が流れる。
次に、第２の電圧検出回路ＤＶ２は、第２の受電端子ＴＡＣ２の電圧ＡＣ２（＋第１のオフセット電圧）が接地電圧以上であることを検出し、“Ｌｏｗ”レベルの信号Ｓ２を出力する。これにより、第１の制御回路Ｘ１が、第１のｐＭＯＳトランジスタＰ１をオフし、且つ、第４の制御回路Ｘ４が、第２のｎＭＯＳトランジスタＮ２をオフする（時刻ｔ２）。
その後、第１の受電端子ＴＡＣ１から受電コイルＬ１を介して第２の受電端子ＴＡＣ２に電流が流れると、電圧ＡＣ１が接地電圧ＰＧＮＤより低くなる。
そして、第１の電圧検出回路ＤＶ１は、第１の受電端子ＴＡＣ１の電圧ＡＣ１（＋第１のオフセット電圧）が接地電圧未満であることを検出し、“Ｈｉｇｈ”レベルの信号Ｓ１を出力する。これにより、第２の制御回路Ｘ２は、第２のｐＭＯＳトランジスタＰ２をオンし、且つ、第３の制御回路Ｘ３は、第１のｎＭＯＳトランジスタＮ１をオンする（時刻ｔ３）。
このとき、第２の電圧検出回路ＤＶ２は、第２の受電端子ＴＡＣ２の電圧ＡＣ２（＋第１のオフセット電圧）が接地電圧以上であることを検出し、“Ｌｏｗ”レベルの信号Ｓ２を出力する。これにより、第１の制御回路Ｘ１は、第１のｐＭＯＳトランジスタＰ１をオフし、且つ、第４の制御回路Ｘ４は、第２のｎＭＯＳトランジスタＮ２をオフする（時刻ｔ３）。
このようにして、第２のｐＭＯＳトランジスタＰ２および第１のｎＭＯＳトランジスタＮ１をオンして、出力端子ＴＯＵＴに電流が流れる。
そして、第１の電圧検出回路ＤＶ１は、第１の受電端子ＴＡＣ１の電圧ＡＣ１（＋第１のオフセット電圧）が接地電圧以上であることを検出し、“Ｌｏｗ”レベルの信号Ｓ１を出力する。これにより、第２の制御回路Ｘ２は、第２のｐＭＯＳトランジスタＰ２をオフし、且つ、第３の制御回路Ｘ３は、第１のｎＭＯＳトランジスタＮ１をオフする（時刻ｔ４）。
このように、整流装置１００は、第１、第２の電圧検出回路ＤＶ１、ＤＶ２で第１、第２のｎＭＯＳトランジスタＮ１、Ｎ２の電圧を検出し、この検出結果に基づいて第１、第２のｐＭＯＳトランジスタＰ１、Ｐ２、第１、第２のｎＭＯＳトランジスタＮ１、Ｎ２を制御する。
以上のような動作を繰り返すことにより、整流装置１００は、受電コイルＬ１、受電コンデンサＣ１によって共振された信号を全波整流しＤＣ電圧として出力端子ＴＯＵＴに出力する。
ダイオードのフォワード電圧よりも、ＭＯＳトランジスタのオン抵抗による電圧降下の方がはるかに低いため、整流装置１００は電力損失を改善できる。
次に、軽負荷時に負荷電流が閾値未満になった時の整流装置１００の動作の一例について説明する。図３は、整流装置１００の軽負荷時の各信号の一例を示す波形図である。
図３に示すように、時刻ｔ１から時刻ｔ４における、第１、第２の制御信号Ｓ１、Ｓ２の波形は、図２に示す通常動作時の波形と同様である。
ここで、電流検出回路ＤＩは、負荷電流ＩＯＵＴが閾値未満（軽負荷時）であるので、負荷電流ＩＯＵＴが閾値未満であることを示す“Ｈｉｇｈ”レベルの電流検出信号ＳＤを出力する。
この場合、第３の制御回路Ｘ３は、 “Ｌｏｗ”レベルの第３の制御信号を出力し、第１のｎＭＯＳトランジスタＮ１を強制的にオフする。また、第４の制御回路Ｘ４は、 “Ｌｏｗ”レベル第４の制御信号を出力し、第２のｎＭＯＳトランジスタＮ２を強制的にオフする。
これにより、第１、第２のｎＭＯＳトランジスタＮ１、Ｎ２の寄生ダイオードＺ３、Ｚ４が動作し電流が流れることとなる。すなわち、負荷電流ＩＯＵＴが逆流する経路を寄生ダイオードＺ３、Ｚ４で遮断できる。
ここで、図４は、整流装置１００に適用される第１のｎＭＯＳトランジスタＮ１の断面図である。なお、第２のｎＭＯＳトランジスタＮ２の構成も同様の断面図となる。図４に示すように、第１のｎＭＯＳトランジスタＮ１の構造において、接地ＰＧＮＤの電位より第１の受電端子ＴＡＣ１の電位が低くなると、ダイオードとして動作する。このとき、接地ＰＧＮＤは基板Ｐ−Ｓｕｂと同電位となるため、寄生のＰＮＰ型バイポーラトランジスタには、電流が流れない。
よって、基板Ｐ−Ｓｕｂに電流が抜けず大きな損失を発生せず、負荷電流ＩＯＵＴが小さいときに逆流を防止するこが可能となる。
以上のように、本実施例１に係る整流装置によれば、出力端子からの逆流を抑制しつつ、効率を向上させることができる。
図５は、実施例２に係る整流装置２００の構成の一例を示す回路図である。なお、この図５において、図１と同じ符号は、実施例１と同様の構成を示し、説明を省略する。
図５に示すように、第１の電圧検出回路ＤＶ１は、第１の直流電源ｏｆ１と、第３の直流電源ｏｆ３と、第１のコンパレータＣＯＭ１と、第３のコンパレータＣＯＭ３と、を有する。すなわち、第１の電圧検出回路ＤＶ１は、実施例１と比較して、第３の直流電源ｏｆ３と、第３のコンパレータＣＯＭ３と、をさらに有する。
ここで、第１の直流電源ｏｆ１は、負極が第１の受電端子ＴＡＣ１に接続されている。
第１のコンパレータＣＯＭ１は、第１の直流電源ｏｆ１の正極の第１の電圧と接地電圧とを比較する。そして、この第１のコンパレータＣＯＭ１は、第１の電圧が接地電圧未満である場合には、“Ｈｉｇｈ”レベルの信号Ｓ１を出力し、一方、第１の電圧が接地電圧以上である場合には、“Ｌｏｗ”レベルの信号Ｓ１を出力する。
第３の直流電源ｏｆ３は、負極が第１の受電端子ＴＡＣ１に接続されている。この第３の直流電源ｏｆ３は、第１の直流電源ｏｆ１より大きい電圧（第２のオフセット電圧）を出力する。
第３のコンパレータＣＯＭ３は、第３の直流電源ｏｆ３の正極の第３の電圧と接地電圧とを比較する。そして、この第３のコンパレータＣＯＭ３は、第３の電圧が接地電圧未満である場合には、“Ｈｉｇｈ”レベルの信号Ｓ３を出力し、一方、第３の電圧が接地電圧以上である場合には、“Ｌｏｗ”レベルの信号Ｓ３を出力する。
また、図５に示すように、第２の電圧検出回路ＤＶ２は、第２の直流電源ｏｆ２と、第２のコンパレータＣＯＭ２と、第４の直流電源ｏｆ４と、第４のコンパレータＣＯＭ４と、を有する。
第２の直流電源ｏｆ２は、負極が第２の受電端子ＴＡＣ２に接続されている。この第２の直流電源ｏｆ２は、第１の直流電源ｏｆ１と同じ大きさの電圧（第１のオフセット電圧）を出力するようになっている。
第２のコンパレータＣＯＭ２は、第２の直流電源ｏｆ２の正極の第２の電圧と接地電圧とを比較する。そして、この第２のコンパレータＣＯＭ２は、第２の電圧が接地電圧未満である場合には、“Ｈｉｇｈ”レベルの信号Ｓ２を出力し、一方、第２の電圧が接地電圧以上である場合には、“Ｌｏｗ”レベルの信号Ｓ２を出力する。
第４の直流電源ｏｆ４は、負極が第２の受電端子ＴＡＣ２に接続されている。この第４の直流電源ｏｆ４は、第３の直流電源ｏｆ３と同じ大きさの電圧（第２のオフセット電圧）を出力するようになっている。
なお、第２のオフセット電圧は、既述の第１のオフセット電圧よりも低い。
第４のコンパレータＣＯＭ４は、第４の直流電源ｏｆ４の正極の第４の電圧と接地電圧とを比較する。そして、第４のコンパレータＣＯＭ４は、第４の電圧が接地電圧未満である場合には、“Ｈｉｇｈ”レベルの信号Ｓ４を出力し、一方、第４の電圧が接地電圧以上である場合には、“Ｌｏｗ”レベルの信号Ｓ４を出力する。
また、第１の制御回路Ｘ１は、例えば、図５に示すように、第１のインバータＩＮ１を有する。
第１のインバータＩＮ１は、第４のコンパレータＣＯＭ４の出力に入力が接続され、第１のｐＭＯＳトランジスタＰ１のゲートに出力が接続されている。
また、第２の制御回路Ｘ２は、例えば、図５に示すように、第２のインバータＩＮ２を有する。
第２のインバータＩＮ２は、第３のコンパレータＣＯＭ３の出力に入力が接続され、第２のｐＭＯＳトランジスタＰ２のゲートに出力が接続されている。
また、第３の制御回路Ｘ３は、例えば、図５に示すように、第３のインバータＩＮ３と、第１のＡＮＤ回路Ａ１と、第１のドライバＤ１と、を有する。
第３のインバータＩＮ３は、電流検出信号ＳＤが入力されるようになっている。
第１のＡＮＤ回路Ａ１は、入力が第１のコンパレータＣＯＭ１の出力および第３のインバータＩＮ３の出力に接続されている。
第１のドライバＤ１は、入力が第１のＡＮＤ回路Ａ１の出力に接続され、出力が第１のｎＭＯＳトランジスタＮ１のゲートに接続されている。
第４の制御回路Ｘ４は、例えば、図５に示すように、第４のインバータＩＮ４と、第２のＡＮＤ回路Ａ２と、第２のドライバＤ２と、を有する。
第４のインバータＩＮ４は、電流検出信号ＳＤが入力されるようになっている。
第２のＡＮＤ回路Ａ２は、入力が第２のコンパレータＣＯＭ２の出力および第４のインバータＩＮ４の出力に接続されている。
第２のドライバＤ２は、入力が第２のＡＮＤ回路Ａ２の出力に接続され、出力が第２のｎＭＯＳトランジスタＮ２のゲートに接続されている。
また、図５に示すように、整流装置２００は、例えば、実施例１の整流装置２００と比較して、第１のスイッチ素子ＳＷ１と、第２のスイッチ素子ＳＷ２と、第５の制御回路Ｘ５と、第６の制御回路Ｘ６と、をさらに備える。
第１のスイッチ素子ＳＷ１は、第１のｎＭＯＳトランジスタＮ１のゲートと接地ＰＧＮＤとの間の導通をオン／オフするように接続されている。
この第１のスイッチ素子ＳＷ１は、例えば、図５に示すように、第１のｎＭＯＳトランジスタＮ１のゲートにドレインが接続され、接地ＰＧＮＤにソースが接続され、ゲートに第５の制御信号が入力されるｎＭＯＳトランジスタである。
そして、第５の制御回路Ｘ５は、電流検出信号ＳＤおよび第１の電圧検出回路ＤＶ１の検出結果（信号Ｓ３）が入力され、第５の制御信号を出力する。
この第５の制御回路Ｘ５は、例えば、図５に示すように、第５のインバータＩＮ５と、第１のＯＲ回路Ｏ１と、を有する。
第５のインバータＩＮ５は、入力が第３のコンパレータＣＯＭ３の出力に接続されている。
第１のＯＲ回路Ｏ１は、電流検出信号ＳＤおよび第５のインバータＩＮ５の出力が入力され、第５の制御信号を出力する。
また、第２のスイッチ素子ＳＷ２は、第２のｎＭＯＳトランジスタＮ２のゲートと接地ＰＧＮＤとの間の導通をオン／オフするように接続されている。
この第２のスイッチ素子ＳＷ２は、例えば、図５に示すように、第２のｎＭＯＳトランジスタＮ２のゲートにドレインが接続され、接地ＰＧＮＤにソースが接続され、ゲートに第６の制御信号が入力されるｎＭＯＳトランジスタである。
そして、第６の制御回路Ｘ６は、電流検出信号ＳＤおよび第２の電圧検出回路ＤＶ２の検出結果（信号Ｓ４）が入力され、第６の制御信号を出力する。
この第６の制御回路Ｘ６は、第６のインバータＩＮ６と、第２のＯＲ回路Ｏ２と、を有する。
第６のインバータＩＮ６は、入力が第４のコンパレータＣＯＭ４の出力に接続されている。
第２のＯＲ回路Ｏ２は、電流検出信号ＳＤおよび第６のインバータＩＮ６の出力が入力され、第６の制御信号を出力する。
ここで、第１の電圧検出回路ＤＶ１が、第１の受電端子ＴＡＣ１の電圧が接地ＰＧＮＤの接地電圧未満であることを検出した場合には、第２の制御回路Ｘ２は、第２のｐＭＯＳトランジスタＰ２をオンし、その後、第３の制御回路Ｘ３が、第１のｎＭＯＳトランジスタＮ１をオンする。
一方、第１の電圧検出回路ＤＶ１が第１の受電端子ＴＡＣ１の電圧が接地電圧以上であることを検出した場合には、第３の制御回路Ｘ３は、第１のｎＭＯＳトランジスタＮ１をオフし、その後、第２の制御回路Ｘ２が、第２のｐＭＯＳトランジスタＰ２をオフするようになっている。
また、第２の電圧検出回路ＤＶ２が第２の受電端子ＴＡＣ２の電圧が接地電圧未満であることを検出した場合には、第１の制御回路Ｘ１は、第１のｐＭＯＳトランジスタＰ１をオンし、その後、第４の制御回路Ｘ４は、第２のｎＭＯＳトランジスタＮ２をオンするようになっている。
一方、第２の電圧検出回路ＤＶ２が第２の受電端子ＴＡＣ２の電圧が接地電圧以上であることを検出した場合には、第４の制御回路Ｘ４は、第２のｎＭＯＳトランジスタＮ２をオフし、その後、第１の制御回路Ｘ１は、第１のｐＭＯＳトランジスタＰ１をオフするようになっている。
なお、上記第１、第２の電圧検出回路ＤＶ１、ＤＶ２の動作において、より具体的には、第１、第２の電圧検出回路ＤＶ１、ＤＶ２は、第１、第２の受電端子ＡＣ１、ＡＣ２の電圧から第１、第２のオフセット電圧を減算した値と、接地電圧とを比較する。
なお、整流装置２００のその他の構成は、実施例１の整流装置１００と同様である。
ここで、以上のような構成を有する整流装置２００の動作の一例について説明する。先ず、整流装置２００の通常動作の一例について説明する。図６は、整流装置２００の通常動作時の各信号の一例を示す波形図である。
この場合、電流検出回路ＤＩは、負荷電流ＩＯＵＴが閾値以上であるので、“Ｌｏｗ”レベルの電流検出信号ＳＤを出力する。
このように、通常動作時では、電流検出信号ＳＤが“Ｌｏｗ”レベルを出力し、負荷電流ＩＯＵＴが閾値以上であることを示す。この場合、第５の制御回路Ｘ５は、第１のスイッチ素子ＳＷ１をオフにし、且つ、第６の制御回路Ｘ６は、前記第２のスイッチ素子ＳＷ２をオフにしている。
例えば、第２の受電端子ＴＡＣ２から受電コイルＬ１を介して第１の受電端子ＴＡＣ１に電流が流れると、電圧ＡＣ２が接地電圧ＰＧＮＤより低くなる。
そして、第２の電圧検出回路ＤＶ２の第４のコンパレータＣＯＭ４は、第２の受電端子ＴＡＣ２の電圧（＋第２のオフセット電圧）が接地電圧未満であることを検出し、“Ｈｉｇｈ”レベルの信号Ｓ４を出力する（時刻ｔ１）。これにより、第１の制御回路Ｘ１は、第１のｐＭＯＳトランジスタＰ１をオンする。
その後、第２の電圧検出回路ＤＶ２の第２のコンパレータタＣＯＭ２は、第２の受電端子ＴＡＣ２の電圧（＋第１のオフセット電圧）が接地電圧未満であることを検出し、“Ｈｉｇｈ”レベルの信号Ｓ２を出力する（時刻ｔ２）。これにより、第４の制御回路Ｘ４は、第２のｎＭＯＳトランジスタＮ２をオンする。
その後、第２の電圧検出回路ＤＶ２の第２のコンパレータタＣＯＭ２は、第２の受電端子ＴＡＣ２の電圧（＋第１のオフセット電圧）が接地電圧以上であることを検出し、“Ｌｏｗ”レベルの信号Ｓ２を出力する（時刻ｔ３）。これにより、第４の制御回路Ｘ４は、第２のｎＭＯＳトランジスタＮ２をオフする。
その後、第２の電圧検出回路ＤＶ２の第４のコンパレータＣＯＭ４は、第２の受電端子ＴＡＣ２の電圧（＋第２のオフセット電圧）が接地電圧以上であることを検出し、“Ｌｏｗ”レベルの信号Ｓ２を出力する（時刻ｔ４）。これにより、第１の制御回路Ｘ１は、第１のｐＭＯＳトランジスタＰ１をオフする。
次に、第１の受電端子ＴＡＣ１から受電コイルＬ１を介して第２の受電端子ＴＡＣ２に電流が流れると、電圧ＡＣ１が接地電圧ＰＧＮＤより低くなる。
そして、第１の電圧検出回路ＤＶ１の第３のコンパレータＣＯＭ３は、第１の受電端子ＴＡＣ１の電圧（＋第２のオフセット電圧）が接地ＰＧＮＤの接地電圧未満であることを検出し、“Ｈｉｇｈ”レベルの信号Ｓ３を出力する（時刻ｔ５）。これにより、第２の制御回路Ｘ２が、第２のｐＭＯＳトランジスタＰ２をオンする。
その後、第１の電圧検出回路ＤＶ１の第１のコンパレータＣＯＭ１は、第１の受電端子ＴＡＣ１の電圧（＋第１のオフセット電圧）が接地ＰＧＮＤの接地電圧未満であることを検出し、“Ｈｉｇｈ”レベルの信号Ｓ１を出力する（時刻ｔ６）。これにより、第３の制御回路Ｘ３が、第１のｎＭＯＳトランジスタＮ１をオンする。
その後、第１の電圧検出回路ＤＶ１の第１のコンパレータＣＯＭ１は、第１の受電端子ＴＡＣ１の電圧（＋第１のオフセット電圧）が接地電圧以上であることを検出し、“Ｌｏｗ”レベルの信号Ｓ１を出力する。これにより、第３の制御回路Ｘ３が、前記第１のｎＭＯＳトランジスタＮ１をオフする。
その後、第１の電圧検出回路ＤＶ１の第３のコンパレータＣＯＭ３は、第１の受電端子ＴＡＣ１の電圧（＋第２のオフセット電圧）が接地電圧以上であることを検出し、“Ｌｏｗ”レベルの信号Ｓ３を出力する。これにより、第２の制御回路Ｘ２が、第２のｐＭＯＳトランジスタＰ２をオフする。
このように、整流装置２００は、第１、第２の電圧検出回路ＤＶ１、ＤＶ２で第１、第２のｎＭＯＳトランジスタＮ１、Ｎ２の電圧を検出し、この検出結果に基づいて第１、第２のｐＭＯＳトランジスタＰ１、Ｐ２、第１、第２のｎＭＯＳトランジスタＮ１、Ｎ２を制御する。
以上のような動作を繰り返すことにより、整流装置１００は、受電コイルＬ１、受電コンデンサＣ１によって共振された信号を全波整流しＤＣ電圧として出力端子ＴＯＵＴに出力する。
ダイオードのフォワード電圧よりも、ＭＯＳトランジスタの電圧降下の方がはるかに低いため、整流装置２００は電力損失を改善できる。
次に、軽負荷時に負荷電流が閾値未満になった時の整流装置２００の動作の一例について説明する。図７は、整流装置２００の軽負荷時の各信号の一例を示す波形図である。
図７に示すように、時刻ｔ１から時刻ｔ４における、信号Ｓ１、Ｓ２の波形は、図６に示す通常動作時の波形と同様である。
ここで、電流検出回路ＤＩは、負荷電流ＩＯＵＴが閾値未満（軽負荷時）であるので、負荷電流ＩＯＵＴが閾値未満であることを示す“Ｈｉｇｈ”レベルの電流検出信号ＳＤを出力する。
この場合、第３の制御回路Ｘ３は、第１のｎＭＯＳトランジスタＮ１を強制的にオフするように第３の制御信号を出力し、且つ、第４の制御回路Ｘ４は、第２のｎＭＯＳトランジスタＮ２を強制的にオフするように第４の制御信号を出力する。
さらに、第５の制御回路Ｘ５は、第１のスイッチ素子ＳＷ１をオンにし、且つ、第６の制御回路Ｘ６は、前記第２のスイッチ素子ＳＷ２をオンにする。
これにより、第１、第２のｎＭＯＳトランジスタＮ１、Ｎ２の寄生ダイオードＺ３、Ｚ４が動作し電流が流れることとなる。すなわち、負荷電流ＩＯＵＴが逆流する経路を寄生ダイオードＺ３、Ｚ４で遮断できる。
ここで、既述の図４に示すように、第１のｎＭＯＳトランジスタＮ１の構造において、接地ＰＧＮＤの電位より第１の受電端子ＴＡＣ１の電位が低くなると、ダイオードとして動作する。このとき、接地ＰＧＮＤは基板Ｐ−Ｓｕｂと同電位となるため、寄生のＰＮＰ型バイポーラトランジスタには、電流が流れない。
よって、基板Ｐ−Ｓｕｂに電流が抜けず大きな損失を発生せず、負荷電流ＩＯＵＴが小さいときに逆流を防止するこが可能となる。
なお、整流装置２００のその他の動作は、実施例１の整流装置１００と同様である。
以上のように、本実施例２に係る整流装置によれば、出力端子からの逆流を抑制しつつ、効率を向上させることができる。
なお、実施形態に係る整流装置には、以下の態様がある。
実施形態に係る整流装置において、前記電流検出信号が、前記負荷電流が前記閾値以上であることを示す場合には、前記第５の制御回路は、前記第１のスイッチ素子をオフにし、且つ、前記第６の制御回路は、前記第２のスイッチ素子をオフにする。
また、実施形態に係る整流装置において、前記電流検出信号が、前記負荷電流が前記閾値未満であることを示す場合には、前記第３の制御回路は、前記第１のｎＭＯＳトランジスタを強制的にオフし、且つ、前記第４の制御回路は、前記第２のｎＭＯＳトランジスタを強制的にオフし、さらに、前記第５の制御回路は、前記第１のスイッチ素子をオンにし、且つ、前記第６の制御回路は、前記第２のスイッチ素子をオンにする。
また、実施形態に係る整流装置において、前記第５の制御回路は、入力が前記第３のコンパレータの出力に接続された第５のインバータと、入力が前記電流検出信号および前記第５のインバータの出力に接続され、出力が前記第１のスイッチ素子の制御端子に接続された第１のＯＲ回路と、を有し、前記第６の制御回路は、入力が前記第４のコンパレータの出力に接続された第６のインバータと、入力が前記電流検出信号および前記第６のインバータの出力に接続され、出力が前記第２のスイッチ素子の制御端子に接続された第２のＯＲ回路と、を有する。
また、実施形態に係る整流装置において、前記第１のスイッチ素子は、前記第１のｎＭＯＳトランジスタのゲートにドレインが接続され、前記接地にソースが接続され、ゲートに前記第１のＯＲ回路の出力が接続されるｎＭＯＳトランジスタであり、前記第２のスイッチ素子は、前記第２のｎＭＯＳトランジスタのゲートにドレインが接続され、前記接地にソースが接続され、ゲートに前記第２のＯＲ回路の出力が接続されるｎＭＯＳトランジスタである。
また、実施形態に係る整流装置において、前記負荷端子と前記接地との間に接続された出力コンデンサをさらに有する。
また、実施形態に係る整流装置において、前記電流検出回路は、前記負荷電流が前記閾値未満の場合には、前記電流検出信号を“Ｈｉｇｈ”レベルにし、一方、前記負荷電流が前記閾値以上の場合には、前記電流検出信号を“Ｌｏｗ”レベルにする。
また、実施形態に係る整流装置において、前記電流検出回路は、前記負荷電流に応じた変換電圧を出力する変換回路と、前記変換電圧と予め設定された基準電圧とを比較し、この比較結果に応じた信号を前記電流検出信号として出力する電流検出用コンパレータと、を有する。
また、実施形態に係る整流装置において、前記電流検出回路は、前記接地に負極が接続され、前記基準電圧を出力する基準直流電源をさらに有する。
また、実施形態に係る整流装置において、前記電流検出用コンパレータは、前記変換電圧が前記基準電圧未満の場合には、前記電流検出信号を“Ｈｉｇｈ”レベルにし、一方、前記変換電圧が前記基準電圧以上の場合には、前記電流検出信号を“Ｌｏｗ”レベルにする。
また、実施形態に係る整流装置において、前記整流装置は、前記負荷電流に基づいた情報を含む信号を、前記受電コイルから前記送電装置の前記送電コイルに送信し、前記送電装置は、前記送電コイルで受信した信号から包絡線検波により、前記負荷電流に基づいた情報を取得する。
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
１００、２００ 整流装置
Ｌ１ 受電コイル
Ｃ１ 受電コンデンサ
ＣＯＵＴ 出力コンデンサ
Ｐ１ 第１のｐＭＯＳトランジスタ
Ｐ２ 第２のｐＭＯＳトランジスタ
Ｎ１ 第１のｎＭＯＳトランジスタ
Ｎ２ 第２のｎＭＯＳトランジスタ
ＤＩ 電流検出回路
ＤＶ１ 第１の電圧検出回路
ＤＶ２ 第２の電圧検出回路
Ｘ１ 第１の制御回路
Ｘ２ 第２の制御回路
Ｘ３ 第３の制御回路
Ｘ４ 第４の制御回路
ＣＸ 変換回路

Claims (8)

  1. 送電装置から無線給電によって送電された電力を受電し、得られた電流を整流して出力する整流装置であって、
    第１の受電端子と第２の受電端子との間に接続され、前記送電装置の送電コイルと電磁結合する受電コイルと、
    前記第１の受電端子と前記第２の受電端子との間で、前記受電コイルと直列に接続された受電コンデンサと、
    出力端子にソースが接続され、前記第１の受電端子にドレインが接続された第１のｐＭＯＳトランジスタと、
    前記出力端子にソースが接続され、前記第２の受電端子にドレインが接続された第２のｐＭＯＳトランジスタと、
    前記第１の受電端子にドレインが接続され、接地にソースが接続された第１のｎＭＯＳトランジスタと、
    前記第２の受電端子にドレインが接続され、前記接地にソースが接続された第２のｎＭＯＳトランジスタと、
    負荷が接続される負荷端子と前記出力端子との間に流れる負荷電流を検出し、前記負荷電流と予め設定された閾値とを比較した結果に応じた電流検出信号を出力する電流検出回路と、
    前記第１の受電端子と前記接地との間又は前記出力端子と前記第１の受電端子との間の電圧を検出する第１の電圧検出回路と、
    前記第１の電圧検出回路が前記第１の受電端子と前記接地との間の電圧を検出する場合には、前記第２の受電端子と前記接地との間の電圧を検出し、又、前記第１の電圧検出回路が前記出力端子と前記第１の受電端子との間の電圧を検出する場合には、前記出力端子と前記第２の受電端子との間の電圧を検出する第２の電圧検出回路と、
    前記第２の電圧検出回路の検出結果に基づいて、前記第１のｐＭＯＳトランジスタを制御する第１の制御回路と、
    前記第１の電圧検出回路の検出結果に基づいて、前記第２のｐＭＯＳトランジスタを制御する第２の制御回路と、
    前記電流検出信号および前記第１の電圧検出回路の検出結果に基づいて、前記第１のｎＭＯＳトランジスタを制御する第３の制御回路と、
    前記電流検出信号および前記第２の電圧検出回路の検出結果に基づいて、前記第２のｎＭＯＳトランジスタを制御する第４の制御回路と、を備えることを特徴とする整流装置。
  2. 前記第１の電圧検出回路が前記第１の受電端子の電圧が前記接地の接地電圧未満であることを検出した場合には、
    前記第２の制御回路は、前記第２のｐＭＯＳトランジスタをオンし、且つ、前記第３の制御回路は、前記第１のｎＭＯＳトランジスタをオンし、
    一方、前記第１の電圧検出回路が前記第１の受電端子の電圧が前記接地電圧以上であることを検出した場合には、
    前記第２の制御回路は、前記第２のｐＭＯＳトランジスタをオフし、且つ、前記第３の制御回路は、前記第１のｎＭＯＳトランジスタをオフし、
    また、前記第２の電圧検出回路が前記第２の受電端子の電圧が前記接地電圧未満であることを検出した場合には、
    前記第１の制御回路が、前記第１のｐＭＯＳトランジスタをオンし、且つ、前記第４の制御回路が、前記第２のｎＭＯＳトランジスタをオンし、
    一方、前記第２の電圧検出回路が前記第２の受電端子の電圧が前記接地電圧以上であることを検出した場合には、
    前記第１の制御回路が、前記第１のｐＭＯＳトランジスタをオフし、且つ、前記第４の制御回路が、前記第２のｎＭＯＳトランジスタをオフする
    ことを特徴とする請求項１に記載の整流装置。
  3. 前記電流検出信号が、前記負荷電流が前記閾値未満であることを示す場合には、
    前記第３の制御回路は、前記第１のｎＭＯＳトランジスタを強制的にオフし、且つ、前記第４の制御回路は、前記第２のｎＭＯＳトランジスタを強制的にオフすることを特徴とする請求項１に記載の整流装置。
  4. 前記第１の電圧検出回路が、前記第１の受電端子の電圧が前記接地の接地電圧未満であることを検出した場合には、
    前記第２の制御回路は、前記第２のｐＭＯＳトランジスタをオンし、その後、前記第３の制御回路は、前記第１のｎＭＯＳトランジスタをオンし、
    一方、前記第１の電圧検出回路が前記第１の受電端子の電圧が前記接地電圧以上であることを検出した場合には、
    前記第３の制御回路は、前記第１のｎＭＯＳトランジスタをオフし、その後、前記第２の制御回路は、前記第２のｐＭＯＳトランジスタをオフし、
    また、前記第２の電圧検出回路が前記第２の受電端子の電圧が前記接地電圧未満であることを検出した場合には、
    前記第１の制御回路は、前記第１のｐＭＯＳトランジスタをオンし、その後、前記第４の制御回路は、前記第２のｎＭＯＳトランジスタをオンし、
    一方、前記第２の電圧検出回路が前記第２の受電端子の電圧が前記接地電圧以上であることを検出した場合には、
    前記第４の制御回路は、前記第２のｎＭＯＳトランジスタをオフし、その後、前記第１の制御回路は、前記第１のｐＭＯＳトランジスタをオフする
    ことを特徴とする請求項４１に記載の整流装置。
  5. 前記第１のｎＭＯＳトランジスタのゲートと前記接地との間に接続された第１のスイッチ素子と、
    前記電流検出信号および前記第１の電圧検出回路の検出結果に基づいて、前記第１のスイッチ素子を制御する第５の制御回路と、
    前記第２のｎＭＯＳトランジスタのゲートと前記接地との間に接続された第２のスイッチ素子と、
    前記電流検出信号および前記第２の電圧検出回路の検出結果に基づいて、前記第２のスイッチ素子を制御する第６の制御回路と、をさらに備える
    ことを特徴とする請求項４に記載の整流装置。
  6. 前記第１の電圧検出回路は、
    負極が前記第１の受電端子に接続された第１の直流電源と、
    前記第１の直流電源の正極の第１の電圧と前記接地電圧とを比較し、前記第１の電圧が前記接地電圧未満である場合には、“Ｈｉｇｈ”レベルの信号を出力し、一方、前記第１の電圧が前記接地電圧以上である場合には、“Ｌｏｗ”レベルの信号を出力する第１のコンパレータと、を有し、
    前記第２の電圧検出回路は、
    負極が前記第２の受電端子に接続され、前記第１の直流電源と同じ大きさの電圧を出力する第２の直流電源と、
    前記第２の直流電源の正極の第２の電圧と前記接地電圧とを比較し、前記第２の電圧が前記接地電圧未満である場合には、“Ｈｉｇｈ”レベルの信号を出力し、一方、前記第２の電圧が前記接地電圧以上である場合には、“Ｌｏｗ”レベルの信号を出力する第２のコンパレータと、を有し、
    前記第１の制御回路は、
    前記第２のコンパレータの出力に入力が接続され、前記第１のｐＭＯＳトランジスタのゲートに出力が接続された第１のインバータを有し、
    前記第２の制御回路は、
    前記第１のコンパレータの出力に入力が接続され、前記第２のｐＭＯＳトランジスタのゲートに出力が接続された第２のインバータを有し、
    前記第３の制御回路は、
    前記電流検出信号が入力される第３のインバータと、
    入力が前記第１のコンパレータの出力および前記第３のインバータの出力に接続された第１のＡＮＤ回路と、
    入力が前記第１のＡＮＤ回路の出力に接続され、出力が前記第１のｎＭＯＳトランジスタのゲートに接続された第１のドライバと、を有し、
    前記第４の制御回路は、
    前記電流検出信号が入力される第４のインバータと、
    入力が前記第２のコンパレータの出力および前記第４のインバータの出力に接続された第２のＡＮＤ回路と、
    入力が前記第２のＡＮＤ回路の出力に接続され、出力が前記第２のｎＭＯＳトランジスタのゲートに接続された第２のドライバと、を有する
    ことを特徴とする請求項１に記載の整流装置。
  7. 前記第１の電圧検出回路は、
    負極が前記第１の受電端子に接続された第１の直流電源と、
    前記第１の直流電源の正極の第１の電圧と前記接地電圧とを比較し、前記第１の電圧が前記接地電圧未満である場合には、“Ｈｉｇｈ”レベルの信号を出力し、一方、前記第１の電圧が前記接地電圧以上である場合には、“Ｌｏｗ”レベルの信号を出力する第１のコンパレータと、
    負極が前記第１の受電端子に接続され、前記第１の直流電源より大きい電圧を出力する第３の直流電源と、
    前記第３の直流電源の正極の第３の電圧と前記接地電圧とを比較し、前記第３の電圧が前記接地電圧未満である場合には、“Ｈｉｇｈ”レベルの信号を出力し、一方、前記第３の電圧が前記接地電圧以上である場合には、“Ｌｏｗ”レベルの信号を出力する第３のコンパレータと、を有し、
    前記第２の電圧検出回路は、
    負極が前記第２の受電端子に接続され、前記第１の直流電源と同じ大きさの電圧を出力する第２の直流電源と、
    前記第２の直流電源の正極の第２の電圧と前記接地電圧とを比較し、前記第２の電圧が前記接地電圧未満である場合には、“Ｈｉｇｈ”レベルの信号を出力し、一方、前記第２の電圧が前記接地電圧以上である場合には、“Ｌｏｗ”レベルの信号を出力する第２のコンパレータと、
    負極が前記第２の受電端子に接続され、前記第３の直流電源と同じ大きさの電圧を出力する第４の直流電源と、
    前記第４の直流電源の正極の第４の電圧と前記接地電圧とを比較し、前記第４の電圧が前記接地電圧未満である場合には、“Ｈｉｇｈ”レベルの信号を出力し、一方、前記第４の電圧が前記接地電圧以上である場合には、“Ｌｏｗ”レベルの信号を出力する第４のコンパレータと、を有し、
    前記第１の制御回路は、
    前記第４のコンパレータの出力に入力が接続され、前記第１のｐＭＯＳトランジスタのゲートに出力が接続された第１のインバータを有し、
    前記第２の制御回路は、
    前記第３のコンパレータの出力に入力が接続され、前記第２のｐＭＯＳトランジスタのゲートに出力が接続された第２のインバータを有し、
    前記第３の制御回路は、
    前記電流検出信号が入力される第３のインバータと、
    入力が前記第１のコンパレータの出力および前記第３のインバータの出力に接続された第１のＡＮＤ回路と、
    入力が前記第１のＡＮＤ回路の出力に接続され、出力が前記第１のｎＭＯＳトランジスタのゲートに接続された第１のドライバと、を有し、
    前記第４の制御回路は、
    前記電流検出信号が入力される第４のインバータと、
    入力が前記第２のコンパレータの出力および前記第４のインバータの出力に接続された第２のＡＮＤ回路と、
    入力が前記第２のＡＮＤ回路の出力に接続され、出力が前記第２のｎＭＯＳトランジスタのゲートに接続された第２のドライバと、を有することを特徴とする請求項４に記載の整流装置。
  8. 第１の受電端子及び第２の受電端子により得られた電流を整流して出力する整流装置であって、
    出力端子にソースが接続され、前記第１の受電端子にドレインが接続された第１のｐＭＯＳトランジスタと、
    前記出力端子にソースが接続され、前記第２の受電端子にドレインが接続された第２のｐＭＯＳトランジスタと、
    前記第１の受電端子にドレインが接続され、接地にソースが接続された第１のｎＭＯＳトランジスタと、
    前記第２の受電端子にドレインが接続され、前記接地にソースが接続された第２のｎＭＯＳトランジスタと、
    負荷が接続される負荷端子と前記出力端子との間に流れる負荷電流を検出し、前記負荷電流と予め設定された閾値とを比較した結果に応じた電流検出信号を出力する電流検出回路と、
    前記第１の受電端子と前記接地との間又は前記出力端子と前記第１の受電端子との間の電圧を検出する第１の電圧検出回路と、
    前記第１の電圧検出回路が前記第１の受電端子と前記接地との間の電圧を検出する場合には、前記第２の受電端子と前記接地との間の電圧を検出し、又、前記第１の電圧検出回路が前記出力端子と前記第１の受電端子との間の電圧を検出する場合には、前記出力端子と前記第２の受電端子との間の電圧を検出する第２の電圧検出回路と、
    前記第２の電圧検出回路の検出結果に基づいて、前記第１のｐＭＯＳトランジスタを制御する第１の制御回路と、
    前記第１の電圧検出回路の検出結果に基づいて、前記第２のｐＭＯＳトランジスタを制御する第２の制御回路と、
    前記電流検出信号および前記第１の電圧検出回路の検出結果に基づいて、前記第１のｎＭＯＳトランジスタを制御する第３の制御回路と、
    前記電流検出信号および前記第２の電圧検出回路の検出結果に基づいて、前記第２のｎＭＯＳトランジスタを制御する第４の制御回路と、を備えることを特徴とする整流装置。
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