JP2014510468A - 検出されたエラーレートに応じたＳｅｒＤｅｓ電力調節 - Google Patents

Abstract

システムは、第１の集積回路（ＩＣ）から第２のＩＣまでの第１のＳｅｒＤｅｓリンクと、第２のＩＣから第１のＩＣまでの第２のリンクとを伴う。第１のリンクの回路内の消費電力設定が、第１のリンクのビットエラーレートがある範囲内に維持されるように消費電力を制御するように調整され、この場合、範囲の下限は実質的にゼロより大きい。第２のリンクに対する回路内の消費電力設定が、第２のリンクのビットエラーレートが範囲内に維持されるように消費電力を制御するように調整され、この場合、範囲の下限は実質的にゼロより大きい。一例では、第２のＩＣ内の回路が第１のリンク内のエラーを検出し、第２のリンクを介して報告を返す。第１のＩＣは、第１のリンクに対するビットエラーレートを決定するために、報告された情報を使用する。

Description

本開示は、直列／並列化器（ＳｅｒＤｅｓ）デバイスに関する。

旧来、コンピュータの中央処理装置（ＣＰＵ）とコンピュータのメインメモリとの間のコンピュータ内バスは、並列バスであった。コンピュータの処理スループットが増加するにつれて、またメモリ帯域幅の需要が増加するにつれて、ＣＰＵとメモリ間のバスが、１つまたは複数の直列化器／並列化器（ＳｅｒＤｅｓ： Serializer/Deserializer）リンクとして実装されることが次第に一般的になってきた。これらのＳｅｒＤｅｓリンクは比較的高価であり、概して大量の電力を消費する傾向があった。したがって、ＳｅｒＤｅｓリンクは概して、消費電力を低く保つことが非常に重要であるモバイルデバイス（セルラー電話など）における使用に適しているとは思われていなかった。しかしながら、最近、セルラー電話など、低電力モバイルデバイスにおいてＳｅｒＤｅｓまたはＳｅｒＤｅｓライクな技術を使用する動きがある。たとえば、ＳｅｒＤｅｓインターフェースに対する議論の下でＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）が提案する規格が存在する。この提案された規格は、提案されたＳｅｒＤｅｓインターフェースを低電力モバイルデバイスに対してより適切にする節電の特徴を含む。提案されたＪＥＤＥＣ規格におけるＳｅｒＤｅｓインターフェースに加えて、多数の他の知られているＳｅｒＤｅｓ設計が存在する。これらの規格および知られている設計は、消費電力を低減するために多数の特徴および方法を含んでいる。

そのような節電の特徴の第１の例は、インターフェースがプロセッサによってアクティブにアクセスされていない低電力モードにおいてＳｅｒＤｅｓインターフェースを置くことを伴う。しかしながら、一般的なＣＰＵによるメモリの使用は本来ランダムアクセスであるので、メモリは本質的に、（スリープモード動作を除いて）ほとんど常にプロセッサに対して利用可能でなければならない。その結果、節電のこの第１の例は、消費電力を低減することにおいてほとんど効果的ではない。節電特徴の第２の例は、ＳｅｒＤｅｓのＰＬＬ（位相ロックループ）および（ＣＤＲ）クロックおよびデータ回復回路への電源を切って、それらをディセーブルすることを伴う。ＳｅｒＤｅｓリンクの両側は、ＰＬＬとＣＤＲとを含む。この回路は多くの電力を消費する可能性がある。インターフェースがアクティブでないときに消費電力を低減するために、これらの回路をターンオフすることができる。残念ながら、これらの回路を再びターンオンして（ＰＬＬのロック時間を整定させ）、それらを再び機能させるために、ある時間量が必要である。プロセッサがメモリにアクセスする必要があるときにこれらの回路がオフ状態にある場合、メモリがＳｅｒＤｅｓリンクを介してアクセス可能になるまでに遅延が存在し、その遅延が、事実上プロセッサを失速させる。これは望ましくない。節電特徴の第３の例は、米国特許出願公開第２００６／０１１５３１６号に説明されている。この例では、ＳｅｒＤｅｓ送信機の信号振幅は、送信エラーを防止するために必要なだけの大きさに作られる。しかしながら、モバイルアプリケーションに対してもっと節電する必要が残されており、第１と第２の両方の例では、主たる節電は、一部の時間にＳｅｒＤｅｓインターフェースを使用不能で非アクティブにさせ、それによりプロセッサのインターフェース使用が複雑となって部分的に機能低下する（compromise）ことによって達成される。

コンピュータシステムは、プロセッサ集積回路内のＳｅｒＤｅｓデバイスとメモリ集積回路内のＳｅｒＤｅｓデバイスとを伴う。両ＳｅｒＤｅｓデバイスは、ＳｅｒＤｅｓ送信機部とＳｅｒＤｅｓ受信機部とを含む。メモリ集積回路内のＳｅｒＤｅｓ受信機部は、第１のＳｅｒＤｅｓリンクを介してプロセッサ集積回路内のＳｅｒＤｅｓデバイスからメモリ集積回路内のＳｅｒＤｅｓデバイスに送信されたパケットがエラーを含んでいるかどうかを検出するためのエラー検出機構を有する。一例では、この第１のＳｅｒＤｅｓリンクを介して送信された各パケットは、データペイロード部分とＣＲＣ照合部分とを含む。メモリ集積回路内のＳｅｒＤｅｓデバイスは、パケットを受信し、ＣＲＣ部分がデータペイロード部分に対して正しいかどうかを判断するために、ＣＲＣエラー検出回路を使用する。エラーが検出されると、メモリ集積回路内のＳｅｒＤｅｓデバイスは、第２のＳｅｒＤｅｓリンクを介してプロセッサ集積回路内のＳｅｒＤｅｓデバイスにエラー（または複数のエラー）の表示を報告する。一例では、メモリ集積回路内のＳｅｒＤｅｓデバイスは、ヘルスステータスフラグの形態のエラー情報を含むＳｅｒＤｅｓ「キープアライブ（keep alive）」同期パケットを送信することによってこの報告を行う。キープアライブ同期パケットは、第２のＳｅｒＤｅｓリンクを介してメモリ集積回路からプロセッサ集積回路に送信される。エラー情報は、このプロセッサ−メモリリンクに対してメモリ集積回路内でＳｅｒＤｅｓデバイスによって保持されているエラーレートであってよく、またはエラー情報は、第１のＳｅｒＤｅｓリンク介する前のプロセッサ−メモリ通信内の個別のエラーもしくは複数のエラーの発生の表示であってよい。プロセッサ集積回路内のＳｅｒＤｅｓデバイスはまた、メモリ集積回路のＳｅｒＤｅｓデバイスからプロセッサ集積回路のＳｅｒＤｅｓデバイスに第２のリンクを介して送信されたパケット内のエラーを検出するエラー検出および訂正回路を有する。

プロセッサ集積回路内のＳｅｒＤｅｓデバイスは、「キープアライブ」同期パケットを受信し、プロセッサからメモリへの第１のＳｅｒＤｅｓリンクに対するエラーレートを決定するために、パケットによって搬送されるエラー情報を使用する。加えて、ＳｅｒＤｅｓデバイスは、第２のＳｅｒＤｅｓリンクを介してメモリ集積回路から受信された着信パケット内のエラーを検出するために、それのエラー検出ＣＲＣ照合部分を使用する。プロセッサ集積回路内のＳｅｒＤｅｓデバイスは、メモリからプロセッサへの第２のＳｅｒＤｅｓリンクに対するエラーレートを決定するために、それのＣＲＣ照合部分からのこのエラー情報を使用する。

決定された第１のＳｅｒＤｅｓリンクに対するエラーレートが、第１のＳｅｒＤｅｓリンクに対するエラーレート下限を下回る場合、第１のＳｅｒＤｅｓリンクの回路内の消費電力は低減される。一例では、メモリ集積回路内のＳｅｒＤｅｓ受信機の入力インピーダンス設定は、入力インピーダンスがより高くなるように調整される。このことは、第１のＳｅｒＤｅｓリンクのビットエラーレートを劣化させる。決定された第１のＳｅｒＤｅｓリンクに対するエラーレートが、第１のＳｅｒＤｅｓリンクに対するエラーレート上限を上回る場合、第１のＳｅｒＤｅｓリンクの回路内の消費電力は、メモリ内のＳｅｒＤｅｓ受信機の入力インピーダンス設定を低減することによって増大される。このことは、第１のＳｅｒＤｅｓリンクのビットエラーレートを改善させる。決定された第１のＳｅｒＤｅｓリンクに対するエラーレートが上限と下限との間である場合、それの許容可能なビットエラーレート範囲内にあるものと判断され、第１のＳｅｒＤｅｓリンクの回路に対する消費電力設定は変更されない。

同様に、決定されたメモリ集積回路からプロセッサ集積回路への第２のＳｅｒＤｅｓリンクに対するエラーレートが、第２のＳｅｒＤｅｓリンクに対するエラーレート下限を下回る場合、プロセッサ集積回路内のＳｅｒＤｅｓ受信機の消費電力設定が第２のＳｅｒＤｅｓリンクの回路内の消費電力を低減するように調整され、それにより第２のＳｅｒＤｅｓリンクのビットエラーレートが劣化する。決定された第２のＳｅｒＤｅｓリンクに対するエラーレートが、第２のＳｅｒＤｅｓリンクに対するエラーレート上限を上回る場合、プロセッサ集積回路内のＳｅｒＤｅｓ受信機の消費電力設定が、第２のＳｅｒＤｅｓリンクの回路内の消費電力を増加させるように調整され、それにより、第２のＳｅｒＤｅｓリンクのビットエラーレートが改善する。決定された第２のＳｅｒＤｅｓリンクに対するエラーレートが上限と下限との間である場合、それの許容可能な範囲内にあるものと判断され、第２のＳｅｒＤｅｓリンクの回路の消費電力設定は変更されない。ＳｅｒＤｅｓリンクは、信号の１つまたは複数のペアを伴う。

パケットが第１のＳｅｒＤｅｓリンクを介して通信されるにつれて、決定された第１のＳｅｒＤｅｓリンクに対するビットエラーレートが更新され、メモリ集積回路のＳｅｒＤｅｓ受信機の入力インピーダンス設定が、第１のリンクのエラーレートがそれの許容範囲内に実質的に維持されるように調整される。エラーレート下限は実質的にゼロより大であり、したがって、第１のＳｅｒＤｅｓリンクの回路の消費電力は、別法によりリンクがビットエラーを最小化するように動作されているよりも小さくなる。第１のＳｅｒＤｅｓリンクに対するエラーレート上限および下限は、消費電力とビットエラーレートとの間のトレードオフを変更するために調整され得る。消費電力と第１のＳｅｒＤｅｓリンクに対するビットエラーレートとの間のトレードオフは、プロセッサおよびコンピュータシステムの特定の動作条件ならびに環境条件に対して動的に制御および最適化され得る。

同様に、パケットが第２のＳｅｒＤｅｓリンクを介して通信されるにつれて、決定された第２のＳｅｒＤｅｓリンクに対するビットエラーレートが更新され、プロセッサのＳｅｒＤｅｓ受信機の消費電力設定は、第２のリンクのエラーレートがそれの許容範囲内に実質的に維持されるように調整される。エラーレート下限は実質的にゼロより大であり、したがって、第２のＳｅｒＤｅｓリンクの回路の消費電力は、別法によりリンクがビットエラーを最小化するように動作されているよりも小さくなる。第１のＳｅｒＤｅｓリンクに対するエラーレート上限および下限は、消費電力とビットエラーレートとの間のトレードオフを変更するために調整され得る。消費電力と第２のＳｅｒＤｅｓリンクに対するビットエラーレートとの間のトレードオフは、プロセッサおよびコンピュータシステムの特定の動作条件ならびに環境条件に対して動的に制御および最適化され得る。

エラー検出および訂正回路が、第１と第２の両ＳｅｒＤｅｓリンクのＳｅｒＤｅｓ受信機内に設けられる。このエラー検出および訂正回路は、ＳｅｒＤｅｓ通信内の１つまたは複数のビットエラーを検出してシングルビットエラーを訂正することができる。このエラー検出および訂正回路を設けることによって、許容可能なビットエラーレート範囲の下限が実質的にゼロより大に設定されているという事実にもかかわらず、ＳｅｒＤｅｓリンクを介してデータを正常に通信するために再送信する必要性が低減される。より強力なエラー訂正回路が設けられるならば、２つのリンクの許容可能なビットエラーレート範囲の下限は、リンクを介する再送信レートに影響を実質的に与えることなく増大され得る。ＳｅｒＤｅｓ受信機をディセーブルしてリンクの使用を機能低下させることによって消費電力が低減される従来技術の例とは対照的に、リンクのＳｅｒＤｅｓ受信機の消費電力は、ＳｅｒＤｅｓリンクがアクティブでかつ使用可能である状況において低減される。

上記は概要であり、したがって当然、詳細の簡略化、一般化および省略を含んでおり、したがって、概要はいかなる形でも例示的なものに過ぎず、限定的なものではないことを当業者は諒解されたい。特許請求の範囲のみによって定義される、本明細書で説明するデバイスおよび／またはプロセスの他の態様、発明的特徴、および利点は、本明細書に記載する非限定的な詳細な説明において明らかになるであろう。

新規の一態様による、電池式モバイル通信デバイス内のＳｅｒＤｅｓシステムの簡略図。 ＳｅｒＤｅｓ信号が図１のシステム内でいかにして受信されるかを示す波形図。 図１のＳｅｒＤｅｓシステムのプロセッサ集積回路３内のＳｅｒＤｅｓデバイス２のより詳細な図。 第１の新規な態様による、図１のシステム１の動作の方法の図。 ビットエラーが図１のシステム内で保持される許容可能なビットエラーレート範囲を示す図。 第２の新規な態様による、図１のシステム１の動作の方法の図。 図１のシステムのプロセッサ集積回路３内のＳｅｒＤｅｓデバイス２の動作の方法のフローチャート。 図１のシステムのプロセッサ集積回路３内のＳｅｒＤｅｓデバイス２の動作の方法のフローチャート。 図１のシステムのメモリ集積回路５内のＳｅｒＤｅｓデバイス４の動作の方法のフローチャート。 図１のシステムのＳｅｒＤｅｓ受信機ＲＸ １６の簡略回路図。 図１のシステムのイコライザ１７の簡略図。 図１のシステムのＣＤＲ回路１８内の４相サンプラ４２４の図。 図１のシステムのＣＤＲ回路１８内のアーリーレート（early-late）検出器４４３の図。 図１のシステムにおいて、データが並列化器（deserializer）１９からコントローラ６内に、いかにして進むかを示す図。 図１のシステムのＣＤＲ回路１８内のループフィルタ６６の図。 図１のシステムのＣＤＲ回路１８内の４相クロック発生器４６９の図。 図１のシステムのＰＬＬ １２の図。 ＰＬＬ １２から導線４８７上に出力される信号を示す表。 図１のシステムの送信回路の簡略図。 ＳｅｒＤｅｓ受信機の入力インピーダンスを変更することが、ＳｅｒＤｅｓリンクの他端におけるＳｅｒＤｅｓ送信機の消費電力にいかに影響するかを示す図。 図１のシステムのプロセッサ集積回路３内のＳｅｒＤｅｓデバイス２における消費電力の内訳を示すパイチャート。 高電力モードおよび低電力モードにおけるＳｅｒＤｅｓデバイス２の全消費電力を示す表。 ＳｅｒＤｅｓリンクが広帯域チャネルである一例を示す図。 ＳｅｒＤｅｓリンクがわずかに帯域制限されたチャネルである一例を示す図。 ＳｅｒＤｅｓリンクが実質的に帯域制限されたチャネルである一例を示す図。

詳細な説明

図１は、プロセッサ集積回路３内のＳｅｒＤｅｓデバイス２と、メモリ集積回路５内のＳｅｒＤｅｓデバイス４とを伴うシステム１の図である。一例では、システム１は、セルラー電話ハンドセットなど、電池式ワイヤレスモバイル通信デバイスである。ＳｅｒＤｅｓデバイス２は、コントローラ部６と、ＳｅｒＤｅｓ送信機部７と、ＳｅｒＤｅｓ受信機部８とを含む。ＳｅｒＤｅｓデバイス４は、コントローラ部９と、ＳｅｒＤｅｓ送信機部１０と、ＳｅｒＤｅｓ受信機部１１とを含む。プロセッサ集積回路３のＳｅｒＤｅｓデバイス２内の位相ロックループ（ＰＬＬ）１２は、ＳｅｒＤｅｓ送信機部７の一部とＳｅｒＤｅｓ受信機部８の一部の両方であるものと考えられる。同様に、メモリ集積回路５のＳｅｒＤｅｓデバイス４内のＰＬＬ １３は、ＳｅｒＤｅｓ送信機部１０の一部とＳｅｒＤｅｓ受信機部１１の一部の両方であるものと考えられる。

プロセッサ集積回路３のＳｅｒＤｅｓ送信機部７は、直列化器（serializer）と呼ばれる並直列変換回路（parallel-to-serial circuit）１４と送信機ドライバＴＸ １５とを含む。プロセッサ集積回路３のＳｅｒＤｅｓ受信機部８は、受信機増幅器ＲＸ １６と、イコライザ１７と、クロックおよびデータ回復（ＣＤＲ）回路１８と、並列化器（deserializer）と呼ばれる直並列回路１９とを含む。コントローラ部６は、エラー検出回路２１を次に含むリンクコントローラ２０と、エラー訂正回路２２と、レジスタ２３および２４のペアとを含む。中央処理装置（ＣＰＵ）２５は、並列ローカルバス機能２７を介してローカルキャッシュメモリ２６およびコントローラ６と通信する。記号２８および２９は、送信機ＴＸ １５が第１のＳｅｒＤｅｓリンク３１の２つの対応する導線３０上に差動ＳｅｒＤｅｓ信号を送信する、２つの集積回路端子を表す。記号３２および３３は、受信機ＲＸ １６が第２のＳｅｒＤｅｓリンク３５の２つの対応する導線３４上から差動ＳｅｒＤｅｓ信号を受信する、２つの集積回路端子を表す。

メモリ集積回路５のＳｅｒＤｅｓ送信機部１０は、並直列変換回路３６と送信機ＴＸ ３７とを含む。メモリ集積回路５のＳｅｒＤｅｓ受信機部１１は、受信機増幅器ＲＸ ３８と、イコライザ３９と、クロックおよびデータ回復（ＣＤＲ）回路４０と、直並列変換回路４１とを含む。コントローラ部９は、エラー検出回路４３およびエラー訂正回路４４をさらに含むリンクコントローラ４２と、レジスタ４５および４６のペアとを含む。メモリ量４７は、バスインターフェース４８を介してコントローラ９に結合される。記号４９および５０は、送信機ＴＸ ３７が第２のＳｅｒＤｅｓリンク３５の２つの導線３４上に差動ＳｅｒＤｅｓ信号を送信する、２つの集積回路端子を表す。記号５１および５２は、受信機ＲＸ ３８が第１のＳｅｒＤｅｓリンク３１の２つの導線３０上から差動ＳｅｒＤｅｓ信号を受信する、２つの集積回路端子を表す。

図２は、図１のＳｅｒＤｅｓリンクを介して通信されるＳｅｒＤｅｓ信号の波形図である。たとえば、第１のＳｅｒＤｅｓリンク３１を介して通信されるＳｅｒＤｅｓ信号を取り上げる。信号ＲＸ＋およびＲＸ−は、メモリ集積回路５の入力端子５１および５２上で受信される、導線３０上のＳｅｒＤｅｓ信号である。図２で０°、９０°、１８０°および２７０°と標示された波形は、クロックおよびデータ回復（ＣＤＲ）４０によって生成される多相クロック信号を表す。これらの回復されたクロック信号は、受信機ＲＸ ３８の差動出力をサンプリングするために使用される。回復されたクロック信号のうちの１つは、直列データストリームの値がサンプリングされ得るように、示されるような着信直列データストリームのビット時間のそれぞれの中央で高に遷移する。図２で「直並化器（DESERIALIZER）入力」と標示された波形は、図１のイコライザブロック３９およびＣＤＲブロック４０によって出力された信号を表す。図２で「並列化器（DESERIALIZER）出力」と標示された波形は、図１の直並列変換回路４１の８ビット並列出力を表す。端子５１および５２において差動信号ＲＸ＋およびＲＸ−として直列に受信された、１、０、０、１および１のビット値の直列ストリームが、波形「並列化器出力」で示されるように、直並列変換器回路４１の８ビット出力においてデジタル形式で出力される。本例では、１ビットが１ナノ秒ごとに通信される。これは、１ギガビット毎秒のビットレートに相当する。

図３は、プロセッサ集積回路３内のＳｅｒＤｅｓデバイス２のより詳細な図である。コントローラ６は、マルチビットデジタル消費電力設定５３を出力する。消費電力設定５３は、ＳｅｒＤｅｓデバイスの様々なサブブロックに供給される複数のデジタル設定５４、５５、５８、６１および６４の合成である。たとえば、第１の設定５４は、送信機ＴＸ １５に供給されるマルチビットデジタル値である。設定５４は、送信機ＴＸ １５の出力インピーダンスを設定する。送信機の出力インピーダンスは、ＳｅｒＤｅｓ送信機１５が出力信号を駆動する、送信機におけるエッジレートと信号反射とを決定する。低電力モードでは送信機ＴＸ １５の出力インピーダンスはより高い（より遅いエッジレート）のに対して、高電力モードでは送信機ＴＸ １５の出力インピーダンスはより低い（より速いエッジレート）。出力インピーダンスがより高いかまたはより低いかは、設定５４の値によって決定される。加えて、プロセッサ内のＳｅｒＤｅｓデバイスの送信機ＴＸがそれの出力を駆動する、高信号レベルおよび低信号レベルのレベル（電流レベル）を設定するＶＤＩＦＦ設定が存在する。低電力設定では、高信号レベルと低信号レベルとの間により小さい差（電流差）が存在するのに対して、高電力設定では、高信号レベルと低信号レベルとの間により大きい差（電流差）が存在する。図３の概念では、「ＬＰ」は低電力モードまたは設定を示すのに対して、「ＨＰ」は高電力モードまたは設定を示す。「−２５％」の表記は、送信機ＴＸが、高電力モードにおけるそれの消費電力と比較して、低電力モードにおいて約２５パーセント少ない電力を消費することを示す。

第２の設定は、受信機ＲＸ １６に供給される設定５５である。設定５５は、１ビット終端選択値部分（ＴＥＲＭ＿ＳＥＬＥＣＴ）５６とマルチビット終端値部分（ＴＥＲＭ＿ＶＡＬＵＥ）５７とを含む。低電力モードでは、端子３２および３３から受信機ＲＸ １６を見た入力インピーダンスが比較的高くなるように、低インピーダンス終端がディセーブルされる。このインピーダンスは、導線３４および第２のＳｅｒＤｅｓリンク３５の他の部分の線路インピーダンスより大きくてよい。このより高い入力インピーダンスを使用することで、概して、悪い受信信号品質を引き起こす望ましくない信号反射が生じる。高電力モードでは、終端がイネーブルされ、受信機ＲＸ １６の入力インピーダンスはより低い。一例では、受信機ＲＸ １６を見たより低い入力インピーダンスが、導線３４および第２のＳｅｒＤｅｓリンク３５の線路インピーダンスに適合させられ、より高い受信機信号品質を生じる。入力インピーダンスの実効値は、マルチビット終端値部分（ＴＥＲＭ＿ＶＡＬＵＥ）５７によって決定される。「−２０％」の表記によって示されるように、受信機ＲＸ １６は、高電力モードにおけるそれの消費電力と比較して、低電力モードにおいて約２０パーセント少ない電力を消費する。

第３の設定は、イコライザ１７に供給される設定５８である。設定５８は、イコライザ電力オン部分（ＥＱ＿ＰＯＷＥＲ＿ＯＮ）５９とイコライザ選択部分（ＥＱ＿ＳＥＬＥＣＴ）６０とを含む。低電力モードでは、イコライザオン部分は、イコライザが給電されないようにイコライザをターンオフさせる値を有する。高電力モードでは、イコライザオン部分は、イコライザをターンオンして給電させ、同じく高周波数ブースト機能を完全にイネーブルにさせる値を有する。高周波数ブーストは、イコライザ選択部分６０の値に応じて、イネーブルされるかまたはディセーブルされる。「−５０％」の表記によって示されるように、受信機イコライザ１７は、高電力モードにおけるそれの消費電力と比較して、低電力モードにおいて約５０パーセント少ない電力を消費する。

第４の設定は設定６１である。設定６１は、クロックおよびデータ回復（ＣＤＲ）回路１８に供給される。設定６１は、２次選択部分（ＳＥＣＯＮＤ＿ＯＲＤＥＲ＿ＳＥＬＥＣＴ）６２と細かさ選択部分（ＦＩＮＥ＿ＳＥＬＥＣＴ）６３とを含む。低電力モードでは、ＣＤＲ回路１８内のループフィルタ６６が、１次のローパスフィルタとして構成されるのに対して、高電力モードでは、ループフィルタが、２次のローパスフィルタとして構成される。ループフィルタ６６が１次のフィルタとして構成されるかまたは２次のフィルタとして構成されるかは、２次選択部分６２の値によって決定される。低電力モードでは、クロックおよびデータ回復は、より少ない多相クロック信号（粗い）を使用して行われる。高電力モードでは、クロックおよびデータ回復は、より多い多相クロック信号（細かい）を使用して行われる。より少ない多相クロック信号が使用されるかまたはより多くの多相クロック信号が使用されるかは、細かさ選択部分６３の値によって決定される。「−２５％」の表記によって示されるように、クロックおよびデータ回復回路１８は、高電力モードにおけるそれの消費電力と比較して、低電力モードにおいて約２５パーセント少ない電力を消費する。

第５の設定は、ＰＬＬ １２に供給される設定６４である。設定６４は、節電するために、ＰＬＬがＣＤＲに対して駆動する多相クロック信号の数が、一定の条件の下で低減されることを可能にする。この特定の例においてＰＬＬ １２に供給される設定６４は、ＣＤＲ回路１８に供給される設定６１の細かさ選択部分（ＦＩＮＥ＿ＳＥＬＥＣＴ）６３と同じであるが、他の例では、設定６４は、ＰＬＬの他の部分を制御するために追加のデジタル制御ビットを含んでもよい。低電力モードでは、ＰＬＬは、より少ない多相クロック信号をＣＤＲに対して駆動するのに対して、高電力モードでは、ＰＬＬは、より多くの多相クロック信号をＣＤＲに対して駆動する。ＰＬＬがＣＤＲに対してより少ない多相クロック信号を駆動するかまたはより多い多相クロック信号を駆動するかは、設定６４の値によって決定される。「−２５％」の表記によって示されるように、ＰＬＬ １２は、高電力モードにおけるそれの消費電力と比較して、低電力モードにおいて約２５パーセント少ない電力を消費する。

これらの設定５４、５５、５８、６１および６４のすべては、コントローラ６から導線６５を介して、図３に示す回路１５〜１８および１２のうちの様々な適切な回路に、合成消費電力設定５３の形態で供給される。コントローラ６は、ＳｅｒＤｅｓ送信機部７に供給される設定５４の値を変えることによって、第１のＳｅｒＤｅｓリンク３１の消費電力を増加または減少させることができる。コントローラ６は、ＳｅｒＤｅｓ受信機部８に供給される設定５５、５８、６１および６４の値を変えることによって、第２のＳｅｒＤｅｓリンク３５の消費電力を増加または減少させることができる。ＳｅｒＤｅｓ回路のこれらの様々な部分において消費される電力量と、関連するＳｅｒＤｅｓリンクのビットエラーレートとの間には関連性がある。回路の部分への消費電力がますます低減されると、ある時点において回路の消費電力のさらなる低下が性能を低下させ始め、ビットエラーレートの増加として現れる。以下でさらに説明するように、ＳｅｒＤｅｓ回路の消費電力設定は、ＳｅｒＤｅｓ回路内で過剰な消費電力が発生しないように調整される。このことは、リンクのエラーレートが、エラーレート範囲の下限が実質的にゼロより大きい許容範囲内に維持されるように、ＳｅｒＤｅｓリンクに対する回路の消費電力を制御することによって達成される。第１のＳｅｒＤｅｓリンク３１および第２のＳｅｒＤｅｓリンク３５のそれぞれにおける消費電力は、このようにして制御される。

図４は、第１の新規な態様による、図１のシステム１の動作の方法の図である。図４の円内の「１」は第１のステップを示す。プロセッサ集積回路３のＳｅｒＤｅｓデバイスは、メモリ集積回路５のＳｅｒＤｅｓデバイスから第２のＳｅｒＤｅｓリンクを介して第１のＳｅｒＤｅｓ通信を受信する。図４の円内の「２」は第２のステップを示す。プロセッサ集積回路３のコントローラ６内のエラー検出回路２１は、ＳｅｒＤｅｓ通信のデータペイロードをＳｅｒＤｅｓ通信のＣＲＣ値と照合し、それにより１つまたは複数のビットエラーが発生したかどうかを判断する。図４の円内の「３」は第３のステップを示す。ビットエラーが発生したかどうかについて判断された情報は、第２のＳｅｒＤｅｓリンクに対するビットエラーレートを決定して更新するために使用される。このビットエラーレートは、レジスタ２３内で保持される。次いで、第２のＳｅｒＤｅｓリンクに対して更新されたビットエラーレートが、第２のＳｅｒＤｅｓリンクに対する許容ビットエラーレート範囲内にあるかどうかが判断される。更新されたビットエラーレートが許容範囲内にある場合、消費電力設定５３は調整されない。しかしながら、更新されたビットエラーレートがあまりに低くて許容範囲を下回る場合、プロセッサ集積回路３のＳｅｒＤｅｓ受信機部８内の消費電力を低減するように消費電力設定が調整され（図４の円内の「４」で示される第４のステップ）、それによりビットエラーレートが増大されて許容範囲に戻る。一方、ビットエラーレートがあまりに大きくて許容範囲を上回る場合、プロセッサ集積回路３のＳｅｒＤｅｓ受信機部８内の消費電力を増大させるように消費電力設定が調整され（第４のステップ）、それによりビットエラーレートが低減されて許容範囲に戻る。

図５は、許容可能なビットエラーレート範囲６７を示す図である。この場合の範囲６７の下限６８は、通信された１０^１２ビット当たりに１ビットのエラーである。この場合の範囲６７の上限６９は、通信された１０^９ビット当たりに１ビットのエラーである。下限６８は、実質的にゼロより大きいことに留意されたい。消費電力は、可能な最低のビットエラーレートにおいて第２のＳｅｒＤｅｓリンクを最大限高信頼にするために増大されることはなく、むしろ、消費電力は、ビットエラーレートを許容範囲内に保つように制御される。

図５の上限および下限は、特定の実施形態に対する例であることを理解されたい。一例では、下限は、再送信を引き起こすタイプのエラー（たとえば、特定の実施形態における二重エラー）が、毎秒約１０回より高い頻度で発生しないほど十分に低いという意味で、実質的にゼロより大きい。したがって、この場合のビットエラーレートの実際の下限は、当該のＳｅｒＤｅｓリンクのチャネル特性、ならびに特定の実装形態のＳｅｒＤｅｓ受信回路のエラー検出および訂正機能に依存する。

図６は、第２の新規な態様による、図１のシステム１の動作の方法の図である。図６の円内の「１」は第１のステップを示す。プロセッサ集積回路３のＳｅｒＤｅｓデバイス２は、第１のＳｅｒＤｅｓ通信を第１のＳｅｒＤｅｓリンクを介してメモリ集積回路５のＳｅｒＤｅｓデバイス４に送信する。図６の円内の「２」は第２のステップを示す。メモリ集積回路５のコントローラ９内のエラー検出回路４３は、ＳｅｒＤｅｓ通信のデータペイロードをＳｅｒＤｅｓ通信のＣＲＣ値と照合し、それにより１つまたは複数のビットエラーが発生したかどうかを判断する。図６の円内の「３」は第３のステップを示す。メモリ集積回路５内のＳｅｒＤｅｓデバイスは、第２のＳｅｒＤｅｓ通信をプロセッサ集積回路３のＳｅｒＤｅｓデバイスに戻して送信し、このＳｅｒＤｅｓ通信は、第１のＳｅｒＤｅｓ通信内でどれだけ多くのビットエラーが検出されたかを示すエラー情報を含む。一例では、この第２のＳｅｒＤｅｓ通信は、検出されたビットエラーの数を示すヘルスステータスフラグを含むキープアライブ同期パケットである。図６の円内の「４」は第４のステップを示す。プロセッサ集積回路３のＳｅｒＤｅｓデバイス内のコントローラ６は第２のＳｅｒＤｅｓ通信を受信し、第１のＳｅｒＤｅｓリンクに対するビットエラーレートを決定して更新するために、第２のＳｅｒＤｅｓ通信に含まれるエラー情報を使用する。一例では、コントローラ６は、それが、第１のＳｅｒＤｅｓリンクを介してメモリのＳｅｒＤｅｓデバイスに送信することを試みるビットの数の実行中の計数を維持する。加えて、コントローラ６は、キープアライブ同期パケット内の、ＳｅｒＤｅｓデバイスによって報告されたビットエラーを合計することによって、第１のＳｅｒＤｅｓリンクを介して発生したビットエラーの数の実行中の計数を維持する。ビットエラーの総数を、送信を試みられたビットの総数で割った商が、ビットエラーレートである。更新された第１のＳｅｒＤｅｓリンクに対するビットエラーレートが、レジスタ２４内に記憶される。次いで、この更新された第１のＳｅｒＤｅｓリンクに対するビットエラーレートが、第１のＳｅｒＤｅｓリンクに対する許容ビットエラーレート範囲内にあるかどうかが判断される。更新されたビットエラーレートが許容範囲内にある場合、第１のＳｅｒＤｅｓの回路の消費電力設定は調整されない。しかしながら、ビットエラーレートがあまりに低くて許容範囲を下回る場合、プロセッサ集積回路３のＳｅｒＤｅｓデバイスは、第３のＳｅｒＤｅｓ通信を第１のＳｅｒＤｅｓリンクを介してメモリ集積回路５のＳｅｒＤｅｓデバイスに送信する（第５ステップ）。この第３のＳｅｒＤｅｓ通信は、メモリ集積回路５のＳｅｒＤｅｓデバイス内の受信機回路が、それの消費電力を低減することを引き起こす制御パケットまたは他の情報を含み、それにより第１のＳｅｒＤｅｓリンクのビットエラーレートが増加する。一例では、第３のＳｅｒＤｅｓ通信は、メモリ集積回路５のＳｅｒＤｅｓデバイスが、受信機ＲＸ ３８の入力インピーダンスを増加することを引き起こす（第６ステップ）。このことは、第１のＳｅｒＤｅｓリンク全体の消費電力を減少させる効果を有し、ビットエラーレートを増加させる影響を有する。ビットエラーレートが第１のＳｅｒＤｅｓリンクに対して許容範囲内に入るまで、ビットエラーレートは、このようにして増加させられる。しかしながら、更新された第１のＳｅｒＤｅｓリンクのビットエラーレートが、（第１のＳｅｒＤｅｓリンクに対する許容範囲を超えて）あまりに大きいと判断される場合、プロセッサ集積回路３のＳｅｒＤｅｓデバイスは、第３のＳｅｒＤｅｓ通信を第１のＳｅｒＤｅｓリンクを介してメモリ集積回路５のＳｅｒＤｅｓデバイスに送信するが、この第３のＳｅｒＤｅｓ通信は、メモリ集積回路５のＳｅｒＤｅｓデバイスが、受信機ＲＸ ３８の入力インピーダンスを低減させることを引き起こす（第６のステップ）制御パケットまたは他の情報を含む。受信機ＲＸ ３８の入力インピーダンスを低減させることは、第１のＳｅｒＤｅｓリンクの消費電力を増加させる影響を有し、それによりビットエラーレートが減少する。第１のＳｅｒＤｅｓリンクのビットエラーレートは、ビットエラーレートが第１のＳｅｒＤｅｓリンクに対する許容範囲内に入るまで、このようにして低減される。それに応じて、第１および第２のＳｅｒＤｅｓリンクに対するビットレートは、それらをそれらの許容ビットレート範囲内に維持するために、制御ループ内で制御される。

図７（図７Ａおよび図７Ｂ）は、プロセッサ集積回路３内のＳｅｒＤｅｓデバイス２によって遂行される方法２００のフローチャートである。方法は、第１のＳｅｒＤｅｓリンク３１および第２のＳｅｒＤｅｓリンク３５のビットエラーレートを制御することを伴う。第１に、パケットが、メモリ集積回路５から第２のＳｅｒＤｅｓリンクを介してプロセッサ集積回路３上で受信される（ステップ２０１）。プロセッサ集積回路３内のエラー検出回路が、受信されたパケット内のビットエラーの数を検出するために使用される（ステップ２０２）。データの完全性を維持するために、プロセッサ集積回路３に対するコントローラ６も同様に、パケット内の単一ビットエラーを訂正し、パケット内に２つ以上のエラーがある場合は、メモリからのデータを再要求する。受信されたビット数と検出されたビットエラー数とに基づいて、第２のＳｅｒＤｅｓリンク３５に対するビットエラーレートが再計算され（ステップ２０３）て更新される。次いで、プロセッサ集積回路３内のコントローラ６は、更新されたビットエラーレートを、第２のＳｅｒＤｅｓリンクに対する許容ビットエラーレート範囲の上限および下限と比較する（ステップ２０４）。更新されたビットエラーレートが範囲内にある場合（ステップ２０５）、ステップ２０６が省略されて、プロセッサ集積回路３のＳｅｒＤｅｓ受信機部８に対する消費電力設定は変更されない。しかしながら、更新されたビットエラーレートが範囲内にない場合（ステップ２０５）、プロセッサ集積回路３のＳｅｒＤｅｓ受信機部８に対する消費電力設定が、ビットエラーレートを範囲内に戻す方法などで調整される（ステップ２０６）。更新されたビットエラーレートがあまりに高い場合、この調整は、ビットエラーレートを制限しているＳｅｒＤｅｓ受信機の一部の消費電力を増加させることを伴う。更新されたビットエラーレートがあまりに低い場合、ＳｅｒＤｅｓ受信機に対する消費電力は、ビットエラーレートが許容範囲内に戻るまで削減される。

ステップ２０１における受信されたパケットは、第１のＳｅｒＤｅｓリンク３１を介する以前のＳｅｒＤｅｓ通信に関連してメモリ集積回路５内のＳｅｒＤｅｓデバイスによって生成されたエラー情報を含む。エラー情報は、たとえば、第１のＳｅｒＤｅｓリンク３１を介する以前のＳｅｒＤｅｓ通信内でメモリ集積回路によって検出されていたビットエラーの数を示すことができる。ステップ２０７で、このエラー情報が、第１のＳｅｒＤｅｓリンクに対するエラーレートを再計算するために使用される。プロセッサ集積回路３内のコントローラ６は、第１のＳｅｒＤｅｓリンク３１を介してメモリ集積回路５に転送されたビットの総数の合計を保持し、コントローラ６は、メモリ集積回路５によって検出されるにつれて、これらの通信内のビットエラーの総数の経過を追うために、エラー情報を使用する。次いで、得られた、更新された第１のＳｅｒＤｅｓリンク３１に対するビットエラーレートは、第１のＳｅｒＤｅｓリンク３１に対する許容エラーレート範囲の上限および下限と比較される（ステップ２０８）。更新されたビットエラーレートが範囲内にある場合（ステップ２０９）、ステップ２１０が省略されて、プロセッサ集積回路３が、メモリ集積回路５がＳｅｒＤｅｓ受信機３８の入力インピーダンスを変更することを引き起こさせることない。しかしながら、更新されたビットエラーレートが範囲内にない場合（ステップ２０９）、プロセッサ集積回路３のＳｅｒＤｅｓデバイスは、制御パケットを第１のＳｅｒＤｅｓリンク３１を介してメモリ集積回路５のＳｅｒＤｅｓデバイスに送信し（ステップ２１０）、この制御パケットは、ＳｅｒＤｅｓ受信機３８の入力インピーダンスが、ビットエラーレートを範囲内に戻す方法などで調整されることを引き起こす。更新されたビットエラーレートがあまりに高い場合、制御パケットは、入力インピーダンスが低減されることを引き起こし、それにより第１のＳｅｒＤｅｓリンク３１の一部の消費電力が増加してビットエラーレートが減少する。更新されたビットエラーレートがあまりに低い場合、制御パケットは、入力インピーダンスが増大されることを引き起こし、それにより第１のＳｅｒＤｅｓリンク３１の一部の消費電力が減少してビットエラーレートが増加する。制御パケットは、たとえば、ＳｅｒＤｅｓ受信機３８の制御レジスタ（図示せず）への書込みを引き起こすことができ、制御レジスタ内の値がＳｅｒＤｅｓ受信機３８の入力インピーダンスを決定する。

図８は、メモリ集積回路５内のＳｅｒＤｅｓデバイス４によって遂行される方法３００のフローチャートである。パケットは、プロセッサ集積回路３から第１のＳｅｒＤｅｓリンク３１を介して受信される。エラー検出回路４３は、パケットの受信の中に１つまたは複数のビットエラーが存在するかどうかを判断するために、パケットのデータペイロードをパケット内で搬送されたＣＲＣと照合する（ステップ３０２）。ステップ３０２でエラーが検出されなかった場合、処理は、直接ステップ３０３に進む。パケットが、ＳｅｒＤｅｓ受信機３８の入力インピーダンスを調整するための制御パケットである場合、ＳｅｒＤｅｓ受信機の入力インピーダンスが、それに応じて調整される（ステップ３０３）。しかしながら、ステップ３０２で１つのエラーが検出された場合、コントローラ９は、第１のＳｅｒＤｅｓリンク３１に対してコントローラ９上で保持されている（オプション）エラー回数の合計を増分し（ステップ３０４）、エラー情報を第２のＳｅｒＤｅｓリンク３５を介してプロセッサ集積回路３内のＳｅｒＤｅｓデバイス２に送信し（ステップ３０５）、エラー情報は検出されたビットエラーの数を示す。エラー検出および訂正方式が使用され、着信パケットが単一のビットエラーを含む場合は、検出回路４３が単一のエラーを検出してエラー訂正回路４４がエラーを訂正するのに対して、着信パケットが２つのビットエラーを含む場合は、検出回路４３が２つのエラーを検出するが、エラー訂正回路４４は両エラーを訂正し得ない。したがって、ステップ３０６で、エラー訂正回路４４は、着信パケット内の単一のビットエラーを訂正してデータペイロードを適宜に使用する。ステップ３０２で複数のエラーが検出された場合、処理は、直接ステップ３０７に進む。第１のＳｅｒＤｅｓリンク３１に対するエラー回数の合計は、検出されたビットエラーの数だけ増分され（ステップ３０２）、メモリ集積回路５内のＳｅｒＤｅｓデバイスは、エラー情報を第２のＳｅｒＤｅｓリンク３５を介してプロセッサ集積回路３内のＳｅｒＤｅｓデバイス２に送信し（ステップ３０８）、エラー情報は、検出されたビットエラーの数を示す。メモリ集積回路５内のＳｅｒＤｅｓデバイス４もまた、再送信要求を第２のＳｅｒＤｅｓリンク３５を介してプロセッサ集積回路３内のＳｅｒＤｅｓデバイス２に送信し（ステップ３０９）、再送信要求は、複数のエラーを有することが検出されたパケットを再送信するための要求である。再送信要求は、ステップ３０８のエラー情報を含むパケットと同じパケットであってよく、または再送信要求は、異なるパケットであってよい。

図９は、ＳｅｒＤｅｓ受信機１６の一例のより詳細な図である。この例におけるＳｅｒＤｅｓ受信機３８は、同一の構造である。端子ＲＸ＋ ３２および端末ＲＸ− ３３は、導線３４から１ギガビット毎秒のビットレートの差動着信信号を受信する。終端入力インピーダンスオン／オフ信号ＴＥＲＭ＿ＳＥＬＥＣＴ ５６は、１ビットのデジタル信号であり、かつ設定５５の一部であり、マルチビットデジタル終端入力インピーダンス振幅制御信号ＴＥＲＭ＿ＶＡＬＵＥ ５７も設定５５の一部である。ＴＥＲＭ＿ＳＥＬＥＣＴ ５６がデジタル論理低である場合、スイッチ４０１および４０２は図示のように開であるのに対して、ＴＥＲＭ＿ＳＥＬＥＣＴ ５６がデジタル論理高である場合、スイッチ４０１および４０２は閉である。スイッチが開である場合、受信機ＲＸ １６を見たインピーダンスは高く、抵抗器４０３および４０４の抵抗による影響を受けない。入力インピーダンスは、増幅器４０５および４０６の入力インピーダンスである。これは、比較的高い入力インピーダンスである。スイッチが閉である場合、受信機ＲＸ １６を見たインピーダンスは低く、抵抗器４０３および４０４の抵抗、ならびにキャパシタ４０７および４０８のキャパシタンスによる影響を受ける。

図１０は、イコライザ１７の一例のより詳細な図である。それの低電力モードまたは設定において、１ビットデジタル信号ＥＱ＿ＰＯＷＥＲ＿ＯＮ ５９は、デジタル論理低であり、スイッチ４０９は開であり、それによりアクティブ回路４１０〜４１３は給電されない。１ビットデジタル信号ＥＱ＿ＳＥＬＥＣＴ ６０もまたデジタル論理低であり、スイッチ４１４および４１６は、入力リード線４１８上の信号が、導線４１９を介してディセーブルされ、給電されないアクティブ回路４１０および４１２をバイパスし、出力リード線４２０に進むように設定される。同様に、スイッチ４１５および４１７は、入力リード線４２１上の信号が、導線４２２を介してディセーブルされ、給電されないアクティブ回路４１１および４１３をバイパスし、出力リード線４２３に進むように設定される。それの高電力モードまたは設定において、ＥＱ＿ＰＯＷＥＲ＿ＯＮ ５９はデジタル論理高であり、スイッチ４０９は閉であり、それによりアクティブ回路４１０〜４１３は給電される。ＥＱ＿ＳＥＬＥＣＴ ６０はデジタル論理高であり、スイッチ４１４および４１６は図１０に示す位置にある。入力リード線４１８上の信号は、高周波数ブースト回路４１２を通り、次いで増幅器４１０を通って出力リード線４２０に進む。入力リード線４２１上の信号は、高周波数ブースト回路４１３を通り、次いで増幅器４１１を通って出力リード線４２３に進む。高周波数ブースト回路４１２および４１３は、高周波数成分の信号が増幅される量と比較して、より少ない量の増幅（２ｄＢ少ない利得）で処理された低周波数成分の信号を通す回路である。この例では、高周波数成分は、７００ＭＨｚ以上の周波数の成分である。高周波数ブーストは、ＳｅｒＤｅｓリンク３５が帯域制限チャネルである状況において、受信機性能を改善する。制御信号ＥＱ＿ＰＯＷＥＲ＿ＯＮ ５９およびＥＱ＿ＳＥＬＥＣＴ ６０はともに、イコライザに供給される設定５８を構成する。

図１１は、図３のＣＤＲ回路１８の４相サンプラ部４２４の簡略図である。図１１の入力リード線４２５は、図１０の出力リード線４２０に結合される。２本のリード線は、同じ導線およびノードの部品である。同様に、図１１の入力リード線４２６は、図１０の出力リード線４２３に結合される。２本のリード線は、同じ導線およびノードの部品である。信号０°、９０°、１８０°および２７０°は、ＰＬＬ １２から受信される４相クロック信号である。これらの信号は、１ギガビット毎秒の通信レートの半分の周波数である。スイッチ４２７〜４３４の動作によって、比較器４３５〜４３８は、入力リード線４２５および４２６上の差動信号をシングルエンドのデジタル信号に量子化する。この量子化は、０度、９０度、１８０度および２７０度の４つのサンプル時間において発生する。比較器４３５〜４３８は、出力リード線４３９〜４４２上に、シングルエンドのサンプル値データ信号０°ＳＤ、９０°ＳＤ、１８０°ＳＤおよび２７０°ＳＤを出力する。

図１２は、図３のＣＤＲ回路１８のアーリーレート（early-late）検出器部４４３の図である。アーリーレート検出器部の入力リード線４４４〜４４７は、図１１の４相のサンプラ部４２４の出力リード線４３９〜４４２に結合される。着信するサンプル値データ信号０°ＳＤ、９０°ＳＤ、１８０°ＳＤおよび２７０°ＳＤは、導線４５２上の信号０°の立上りエッジのときに、フリップフロップ４４８〜４５１によって記憶される。この信号「０°」は、図１５の回路によって出力される、クロックを回復された信号である。表４５３は、参照用テーブル４５５による出力として、導線４５４上の２ビット値Ｈ／Ｒ／Ａ（停止（Hold）／遅延（Retard）／進める（Advance））の意味を示す。２ビット値Ｈ／Ｒ／Ａは、データのサンプリングが理想的であるように、回復されたクロックが位相を進められるべきか、位相を調整すべきでないか、または位相を遅延されるべきかを示す。

図１３は、並列化器１９の動作を示す図である。入力リード線４５６上の信号０°ＳＤおよび入力リード線４５７上の信号１８０°ＳＤは、データの偶数および奇数のサンプルを表す。信号０°ＳＤは、図１１の出力リード線４３９上の信号である。信号１８０°ＳＤは、図１１の出力リード線４４１上の信号である。並列化器１９は、シフトレジスタと、制御回路と、マルチプレクサとを含む。０°ＳＤ信号および１８０°ＳＤ信号の値は、前後に次々と交番方式でシフトレジスタ内にシフトされる。８つのこれらのシフトイン動作の最後に得られた、シフトレジスタの８ビット並列出力が、導線４５９上の信号４５８である。これらの８ビット値の連続する値のそれぞれが、シフトレジスタの出力において真（valid）になると、それぞれは、コントローラ６内の先入れ先出し（ＦＩＦＯ）のエラスティックバッファ４６０に押し込まれる。ＣＰＵは、別のポートを介してＦＩＦＯのエラスティックバッファ４６０からデータを読み取る。並列化器１９によるＦＩＦＯ ４６０への書込みおよびＣＰＵによるＦＩＦＯ ４６０からの読取りは、互いに非同期であるが同じ公称レートを有する。（並列化器を出てコントローラ内に進む並列データおよびコントローラから直列化器内に進む並列データは、８ビット以外のビット数であってよいことを理解されたい。本明細書で説明する８ビット並列データは、単なる一例である。）
図１４は、図３のＣＤＲ回路１８内のループフィルタ６６の図である。ループフィルタは、図１２のアーリーレート検出器４４３からの２ビットデジタル値Ｈ／Ｒ／Ａのストリームをフィルタリングするデジタルフィルタである。破線４６１内の回路だけが使用される場合、デジタルフィルタは、１次のローパスフィルタとなるように構成される。破線４６２内の全回路が使用される場合、デジタルフィルタは、２次のローパスフィルタとなるように構成される。ループフィルタ６６が１次のローパスフィルタまたは２次のローパスフィルタのいずれに構成されるかにかかわらず、フィルタの出力は、導線４６３上の１６ビット値のストリームとして現れる。入力リード線４６４上のＳＥＣＯＮＤ＿ＯＲＤＥＲ＿ＳＥＬ信号６２は、図３のＣＤＲ回路１８に供給される設定６１の一部である。２次のフィルタがディセーブルされると、クロック信号ＣＬＫは、アキュムレータ４６６をクロッキングすることを（開であるスイッチ４６５で表されるように）阻止されるのに対して、２次のフィルタがイネーブルされると、クロック信号ＣＬＫはゲートオフされない。回路はデジタルであるので、消費電力は低減される。というのはデジタル回路の静的消費電力は低いからである。２次のフィルタがディセーブルされると、スイッチ４６７および４６８は図示の位置にあるのに対して、２次のフィルタがイネーブルされると、スイッチ４６７および４６８は図示と反対の位置にある。導線４６３上の１６ビット信号は、ループフィルタのローパスフィルタリング効果によってゆっくりと変化する信号である。

図１５は、図３のＣＤＲ１８の４相クロック発生部４６９の図である。ループフィルタ６６からの１６ビット値のそれぞれの５つの最上位ビット４７０は、ＰＬＬから受信された５００ＭＨｚのマスタークロック４７２の多相信号４７１のうちのいくつかの信号を選択するために使用される。矢印４７２は、低電力モードにおける５００ＭＨｚマスタークロック信号のうちの４相か、または高電力モードにおける５００ＭＨｚのマスタークロックのうちの８相のいずれかを表す。８つの信号導線があるが、低電力モードでは、導線のうちの４つの上で駆動される信号は存在しない。低電力モードでは、１６の異なる多相信号４７１が存在する（１６の導線の各ペアが、このモードにおいて異なる位相の信号を搬送する）のに対して、高電力モードでは、３２の異なる多相信号４７１が存在する（３２の導線のそれぞれが、このモードにおいて異なる位相の信号を搬送する）。

多相信号４７１のうちの適切な信号を選択するために、ループフィルタから受信された各１６ビット値のうちの５つの最上位ビット４７０が、参照用テーブル４７３に供給される。参照用テーブル４７３の出力は、多相信号４７１のうちのどの１つが０°の信号としてマルチプレクサ４７４によって導線４７５に供給されるか、多相信号４７１のうちのどの１つが９０°の信号としてマルチプレクサ４７６によって導線４７７に供給されるか、多相信号４７１のうちのどの１つが１８０°の信号としてマルチプレクサ４７８によって導線４７９に供給されるか、および多相信号４７１のうちのどの１つが２７０°の信号としてマルチプレクサ４８０によって導線４８１に供給されるかを判断する。参照用テーブル４７３は、０°、９０°、１８０°および２７０°のそれぞれに対して選択された多相信号を進めるべきか、保持すべきか、または遅延すべきかを示す、着信する５ビット値４７０からのマッピングを提供する。マルチプレクサ４７４、４７６、４７８および４８０を制御する５ビット選択信号は、それらのそれぞれのマルチプレクサを選択し、それにより、マルチプレクサによって選択された多相信号のうちの信号が、位相を前にともにシフトするか、位相を保持するか、または位相を後ろにシフトされる。導線４７５、４７７、４７９および４８１上の４つの信号の位相のこの調整は、着信データの各ビット時間内に、サンプリング時間の位置の前進、保持または遅延のいずれかをもたらす。

４相クロック発生器部４６９の２つのモード、細かいモードおよび粗いモードが存在する。細かいモードが高電力モードであるのに対して、粗いモードは低電力モードである。２つのモードのうちのいずれのモードが使用されているかは、１ビットのＦＩＮＥ ＳＥＬＥＣＴ入力信号６３によって決定される。細かいモードが選択される場合、３２の位相信号が必要であり、マルチプレクサ４７４、４７６、４７８および４８０は、３２位相のうちの１つを選択するように作られる。多相補間器４８１は、ＰＬＬから８位相４７２を受信し、より細かい位相分解能のために、それらから３２位相を補間する。同様に、参照用テーブル４７３は、３２の可能な入力信号のうちの１つを選択するために、マルチプレクサのそれぞれを制御する。細かいモードでは、多相補間器４８１から来る３２の導線のそれぞれが、異なる位相の信号を搬送する。粗いモードが選択される場合、マルチプレクサ４７４、４７６、４７８および４８０のそれぞれは、１６の異なる位相のうちの１つだけを選択する。多相補間器４８１は、ＰＬＬから４位相を受信し、マルチプレクサに供給するために、それらから１６位相を補間する。粗いモードでは、多相補間器４８１から来る３２の導線の連続するペアのそれぞれが、異なる位相の信号を搬送するので、１６だけの異なる位相が、多相補間器４８１によって提供される。

図１６は、ＰＬＬ １２の簡略図である。ＰＬＬ １２は、位相検出器４８２と、ループフィルタ４８３と、８位相ＶＣＯ ４８４と、ループディバイダ４８５とを含む。到来する基準クロックＲＥＦ＿ＦＲＥＱは、たとえば、水晶発振器または他の高精度基準から得ることができる。ＶＣＯ ４８４は、制御された周波数の１つの信号を出力するだけではなく、ＶＣＯ ４８４は、８バージョンの信号を８つの異なる、均等に離間した位相を出力する。これらの８つの信号は、クロックブロッキング回路４８６に供給される。ＦＩＮＥ ＳＥＬＥＣＴ信号６３が細かいモードを選択している場合、８バージョンのクロック信号は、すべて、クロックブロッキング回路４８６を通過して８つの導線４８７に乗る。細かいモードにおいて上記で説明したように、これらの８つの導線４８７は、８バージョンのマスタークロックを図１５の４相クロック発生器４６９に供給する。しかしながら、ＦＩＮＥ ＳＥＬＥＣＴ信号６３が粗いモードを選択している場合、クロックブロッキング回路４８６から来る８つの導線４８７の１つおきの導線は、駆動されない。４つの異なる位相信号だけがクロックブロッキング回路４８６から駆動され、したがって、８つの導線のすべてが駆動される細かいモードの動作と比較して電力が節約される。

図１７は、ＰＬＬ １２から導線４８７上に出力される信号を示す表である。チャートの中間列は、細かいモード動作を表す。８つの導線のすべてが、クロック信号で駆動され、各信号は異なる位相を有する。チャートの右端の列は、粗いモード動作を表す。８つの導線のうちの半分だけが、クロック信号で駆動される。

図１８は、送信回路の簡略図である。コントローラ６は、送信のための８ビット並列データを供給する。８ビット値は、１２５ＭＨｚのレートで供給される。直列化器１４は、並列化器１９に関して上記で説明した直並列変換動作の逆を実行する。直列化器１４は、着信データストリームから偶数信号と奇数信号とを生成し、これらの偶数および奇数の信号が、次いで、データを単一の直列ストリーム内にアップサンプリングするために使用される。得られたアップサンプリングされたデータの直列ストリームは、１ギガビット毎秒の出力データレートを有する。プリドライバ４８８は、着信するデジタルビットのシングルエンドストリームを取得するアナログ増幅器であり、このストリームから２つの異なるアナログ出力信号を生成する。１つの信号は、導線４９１を介して出力ドライバ４８９に供給される。もう１つの信号は、導線４９２を介して出力ドライバ４９０に供給される。出力ドライバ４８９および４９０は、デジタルに制御される出力インピーダンスを有する。出力インピーダンスが低いほど駆動される信号は強いが、より多くの電力が消費される。マルチビットデジタル信号ＯＵＴＰＵＴ＿ＶＡＬＵＥは、この出力インピーダンスを判断し、また図３に示された設定５４である。

電流源記号４９３および４９４のそれぞれは、制御された電流源である。データ入力信号がデジタル論理１の値を有するときは、電流源はオンであり、電流制限された量の電流を供給しているが、データ入力信号がデジタル論理０の値を有するときは、電流源はオフであり、電流は供給されない。オンであるとき電流源が供給する電流の最大の量は、ＯＵＴＰＵＴ＿ＶＡＬＵＥ信号によって判断される。端子ＴＸ＋またはＴＸ−のうちの一方の信号が高に遷移すると、関連する電流源はそれの電流制限された量の電流を供給しようと試みる。このことが、出力端末の電圧を、電圧が電源電圧（ＳＵＰＰＬＹ ＰＯＷＥＲ）に達するまで上昇させ、その時点で電流源は電圧制限され、電流をほとんど供給しない。端子の信号が低に遷移すると、関連する電流源がターンオフされ、それにより出力端末の電圧が、送信機内およびＳｅｒＤｅｓリンクの他端の受信機内のプルダウンインピーダンスによって接地電位にプルダウンされる。

図１９は、ＳｅｒＤｅｓ受信機の入力インピーダンスを下げることで、いかにして送信機のＳｅｒＤｅｓドライバの消費電力が低減する結果が生じるかを示す図である。図１のＳｅｒＤｅｓ送信機１５のバッファ４９０を、図１９の左に示す。図１のＳｅｒＤｅｓ受信機３８の半分４９５を、図１９の右に示す。信号ＤＡＴＡＢがデジタル論理低に遷移すると、電流源４９４はターンオンされる。端子ＴＸ−の電圧は、引き上げられて高に遷移する。電流源４９４によって供給される電流は、送信機内でインピーダンス４９６を通って接地に至る電流経路４９７と、受信機４９５内で抵抗器４０４を通って設置に至る電流経路４９８との間で分割される。電流源４９４は、電源導線４９０Ａの固定電源電圧によって給電され、電流源４９４は比較的大量の電流を供給することができ、それゆえ、図１９の回路内で、電流源４９４によって供給される電流の量は、実際には、送信機の抵抗４９６および受信機の抵抗４０４によって制限される。したがって、抵抗４０４を低減することで、送信機の電流源４９４からより多くの電流が引き出される。逆に、抵抗４０４を増加させることで、送信機の電流源４９４からより少ない電流が引き出される。受信機の入力インピーダンスを増加させることは、送信機内での消費電力を減少させると言われている。導線３０は、しばしば接地インピーダンスと呼ばれる対地インピーダンス（たとえば、対地５０オーム）を有する。従来のように、送信機の出力インピーダンスと受信機の入力インピーダンスとを線路インピーダンスに整合させるのではなく、システム全体で消費電力を低減させるために、受信機の入力インピーダンスが線路インピーダンスより故意に高くされる。ビットエラーレートを許容範囲内に保つために、不整合の程度が制御され、許容範囲の下限は、実質的にゼロより大きい。ＳｅｒＤｅｓリンクはビットエラーを最小化するようには動作するのではないが、ビットエラーレートは許容可能であり、消費電力は、伝送線路が従来の方法で終端される状況と比較して低減される。単一ビットエラーを検出して訂正することができるエラー検出および訂正回路をＳｅｒＤｅｓ受信機内に設けることによって、許容可能なビットエラーレート範囲の下限が実質的にゼロより大になるように設定されているという事実にもかかわらず、ＳｅｒＤｅｓリンクを介してデータを正常に通信するために再送信する必要性が、低減または排除される。

図２０は、プロセッサ集積回路３内のＳｅｒＤｅｓデバイス２における消費電力の内訳を示すパイチャートである。チャートの各セクションに対して、丸括弧内にないパーセンテージ数が、高電力モードで動作しているときに消費される全消費電力のパーセンテージを示すのに対して、丸括弧で囲まれるパーセンテージ数が、低電力モードで動作することによって節約される全消費電力のパーセンテージを示す。たとえば、「ＲＸ ＡＮＡ ４％（２％）」は、低電力モードにおいてＳｅｒＤｅｓ受信機ＲＸのアナログ部が（全ＳｅｒＤｅｓデバイス２の）全消費電力の４パーセントを消費することを示す。「ＲＸ ＡＮＡ ４％（２％）」の２％は、低電力モードにおいて全体的な全消費電力（全ＳｅｒＤｅｓデバイス２の全消費電力）の２パーセントが、ＳｅｒＤｅｓ受信機ＲＸを低電力モードで動作させることによってその受信機のアナログ部において節約されることを示す。チャートでは、「ＤＩＧ」は、回路のデジタル部を意味し、「ＡＮＡ」は回路のアナログ部を意味する。「ＲＸ」はＳｅｒＤｅｓ受信機ＲＸを意味し、「ＣＤＲ」はクロックおよびデータ回復回路を意味し、「ＰＬＬ」は位相ロックループを意味し、「ＣＬＫ ＴＲＥＥ」は各クロック位相をそれらのそれぞれの宛先に分配するアクティブなクロックバッファおよび相互接続を意味し、「ＴＸ」はＳｅｒＤｅｓ送信機ＴＸを意味する。本実施形態では、ＳｅｒＤｅｓリンクのＳｅｒＤｅｓ送信機部内で可能であるよりも多くの消費電力の節約が、ＳｅｒＤｅｓリンクのＳｅｒＤｅｓ受信機内で可能である。

図２１は、高電力モードおよび低電力モードにおけるＳｅｒＤｅｓデバイス２の全消費電力を示す表である。低電力モードでイコライザオンに対する「−２０．５％」の表記は、消費電力が、高電力モードにおけるよりも２０．５％少ないことを意味する。

図２２〜図２４は、プロセッサ集積回路３とメモリ集積回路５との間のＳｅｒＤｅｓリンクが異なる量の帯域制限を有する例を示す。図２２は、ＳｅｒＤｅｓリンクが広帯域チャネルである一例を示す。太い両矢印５０７は、広帯域チャネルを表す。プロセッサ集積回路３は第１のパッケージ５００内にあり、メモリ集積回路５はＰＯＰ（パッケージオンパッケージ（Package-On-Package））アセンブリ５０２の第２のパッケージ５０１内にある。チャネルは、一方の集積回路からそれのパッケージを通り、ＰＯＰのボンドボールを通って別のパッケージに入り、他方の集積回路まで延在する。チャネル内の帯域制限によるビットエラーレートは存在しない。したがって、均等化の高周波数ブーストはディセーブルされ、上記で説明したすべての他の節電特徴が、消費電力を低減するために動的に使用される。

図２３は、ＳｅｒＤｅｓリンクがわずかに帯域制限されたチャネルである一例を示す。集積回路３および５がパッケージングされ、パッケージ５００および５０１がＰＣＢ（プリント回路板）上に搭載され、それによりＳｅｒＤｅｓリンクは、一方の集積回路からそれのパッケージを通り、ＰＣＢ上の配線および導線５０３を通り、別のパッケージを通って他方の集積回路まで延在する。したがって、均等化の高周波数ブーストはイネーブルされて動的に使用され、上記で説明したすべての他の節電特徴が、消費電力を低減するために動的に使用される。

図２４は、ＳｅｒＤｅｓリンクが実質的に帯域制限されたチャネルである一例を示す。メモリ集積回路５は、メモリスティックの一部であるパッケージ５０１内にある。メモリスティックは、マザーボードＰＣＢ上のコネクタに差し込まれる。図中のコネクタ記号５０４は、このコネクタを表す。プロセッサ集積回路３はパッケージ５００内にあり、このパッケージ５００は、今度はＰＣＢに搭載されるソケット内にある。ソケットは、コネクタ記号５０５で表される。ＳｅｒＤｅｓリンク５０６は、プロセッサ集積回路３からそれのパッケージ５００を通り、ソケット５０５を通り、ＰＣＢを通り、ＰＣＢ上のメモリスティックコネクタ５０４を通り、メモリスティックに入り、メモリ集積回路のパッケージ５０１を通り、メモリ集積回路５まで延在する。したがって、均等化の高周波数ブーストはイネーブルされて動的に使用され、上記で説明したすべての他の節電特徴が、消費電力を低減するために動的に使用される。

第１の例では、プロセッサ集積回路３のＣＰＵ ２５は、電源投入および初期化時に、構成情報（チャネルタイプおよび／または特性を示す情報）を読み取り、その構成情報からそれのチャネル環境を決定する。それの決定された環境の知識に基づいて、ＣＰＵ ２５は、適切な消費電力節約モード中にあるように、バス機構２７を介してＳｅｒＤｅｓコントローラを構成する。記号２７は、いくつかの特定のバス幅の単一の並列バスだけを表すのではなく、１つまたは複数のバスおよび他の回路を伴い得るバス機構を、より全体的に表す。第２の例では、ＣＰＵおよびＳｅｒＤｅｓコントローラは、チャネルタイプを検出し、検出されたチャネルタイプに対する適切な消費電力モード中にあるようにＳｅｒＤｅｓ低電力回路を自動的に構成するために、検出されたビットエラーレートを使用する。この自動構成は、特別な構成情報を読み取る必要なしに、同じＳｅｒＤｅｓインターフェース設計が異なるタイプの製品およびシステムで使用されることを可能にする。この自動構成はまた、単一の製品の製造ばらつきにわたってユニットごとに最適化された性能（ビットエラーレートのトレードオフに対する最適な消費電力）を可能にする。ユニットは、時間とともに変化する動作パラメータに対応するため、およびユニットの動作環境における変化に対応するように、性能（ビットエラーレートのトレードオフに対する最適な消費電力）を最適化するように動作するので、単一ユニットのＳｅｒＤｅｓインターフェースは、時間とともにそれ自体を自動的に再構成することができる。

１つまたは複数の例示的な実施形態では、説明した機能はハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装できる。ソフトウェアで実装する場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶するか、あるいはコンピュータ可読媒体を介して送信することができる。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む、コンピュータ記憶媒体とコンピュータ通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスできる任意の利用可能な媒体でよい。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ、あるいは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気記憶デバイス、もしくは命令またはデータ構造の形態の所望のプログラムコードを搬送または記憶するために使用でき、コンピュータによってアクセスできる任意の他の媒体を備えることができる。さらに、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用するディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）およびブルーレイディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含めるべきである。一例では、プロセッサ実行可能命令のセットが、図１のメモリ２６内にある。上記で説明したように、命令のそのセットを実行することで、コントローラ６は、ビットエラーレートと消費電力とのバランスをとるようにＳｅｒＤｅｓ受信機８を構成することを引き起こす。別の例では、コントローラ６は、命令を記憶しているメモリを含む。コントローラ６内のプロセッサがこれらの命令を実行し、ＳｅｒＤｅｓ受信機の構成を引き起こす。

いくつかの特定の実施形態について説明の目的で上述したが、本特許文書の教示は、一般的な適用可能性を有し、上述した特定の実施形態に限定されない。低電力モードという用語および高電力モードという用語が、２つの可能性のある電力モードの例として上記で使用されたが、低電力モードと高電力モードとを有するものとして上記で説明したＳｅｒＤｅｓ受信機およびＳｅｒＤｅｓ送信機の各部は、実際には、多くの異なる電力モードを有することができ、低電力モードおよび高電力モードはそれらのうちの２つであるに過ぎないことを理解されたい。全ＳｅｒＤｅｓ受信機または全ＳｅｒＤｅｓ送信機も同様に、低電力モードと高電力モードとを有すると言えるが、これらのそれぞれが、実際には、多数の異なる電力モードを有することができることを理解されたい。たとえば、ＳｅｒＤｅｓ受信機８において、消費電力設定５３がＳｅｒＤｅｓ受信機の電力モードを決定する。したがって、説明した特定の実施形態の様々な特徴の様々な変更、適合、および組合せは、以下に記載する特許請求の範囲の範囲から逸脱することなく実施できる。

Claims (47)

1. ＳｅｒＤｅｓ（直列化器／並列化器）リンクを介した情報の通信においてＳｅｒＤｅｓ回路を使用することであって、前記ＳｅｒＤｅｓ回路が、前記ＳｅｒＤｅｓリンクを介して情報を送信するＳｅｒＤｅｓ送信機と、前記ＳｅｒＤｅｓリンクから情報を受信するＳｅｒＤｅｓ受信機とからなる群から得られることと、
   前記ＳｅｒＤｅｓリンクのエラーレートが、実質的にゼロより大きいエラーレート下限とエラーレート上限との間に実質的に維持されるように、前記ＳｅｒＤｅｓ回路の消費電力を制御することと
   を備え、前記制御することが行われる間、前記消費電力があるときは増大され、またあるときは低減される、方法。
2. ＳｅｒＤｅｓ（直列化器／並列化器）リンクを介して情報を通信するように適合されたＳｅｒＤｅｓ回路に動作可能に結合されたコントローラを備え、前記ＳｅｒＤｅｓリンクのエラーレートが実質的にゼロより大きいエラーレート下限とエラーレート上限との間に実質的に維持されるように前記ＳｅｒＤｅｓ回路の消費電力を制御するように前記コントローラが適合され、前記制御することが行われる間、前記消費電力があるときは増大され、またあるときは低減される、装置。
3. 前記コントローラが第１のＳｅｒＤｅｓデバイスの一部であり、前記ＳｅｒＤｅｓ回路が第２のＳｅｒＤｅｓデバイスの一部であり、前記ＳｅｒＤｅｓリンクが前記第１のＳｅｒＤｅｓデバイスと前記第２のＳｅｒＤｅｓデバイスとの間に延在する、請求項２に記載の装置。
4. 前記コントローラおよび前記ＳｅｒＤｅｓ回路が第１のＳｅｒＤｅｓデバイスの一部であり、前記ＳｅｒＤｅｓリンクが前記第１のＳｅｒＤｅｓデバイスと第２のＳｅｒＤｅｓデバイスとの間に延在する、請求項２に記載の装置。
5. （ａ）ＳｅｒＤｅｓ（直列化器／並列化器）リンクのエラーレートを決定することであって、前記ＳｅｒＤｅｓリンクを介して進む情報がＳｅｒＤｅｓ受信機によって受信されることと、
   （ｂ）前記エラーレートが実質的にゼロより大きいエラーレート下限とエラーレート上限との間に実質的に維持されるように前記ＳｅｒＤｅｓ受信機の消費電力設定を制御することと
   を備え、（ｂ）の前記制御することが、
   前記エラーレートが前記エラーレート下限を下回っていると判断される場合、前記エラーレートが増加して実質的に前記エラーレート下限以上になるように、前記消費電力設定を前記ＳｅｒＤｅｓ受信機の消費電力が低減されるように調整することと、
   前記エラーレートが前記エラーレート上限を上回っていると判断される場合、前記エラーレートが減少して実質的に前記エラーレート上限以下になるように、前記消費電力設定を前記ＳｅｒＤｅｓ受信機の前記消費電力が増加するように調整することと
   を伴い、（ｂ）の前記制御することが行われる間、あるときは前記消費電力が増大され、またあるときは低減される、方法。
6. （ａ）の前記決定することおよび（ｂ）の前記制御することが、電池式モバイル通信デバイス内で行われ、前記ＳｅｒＤｅｓリンクが前記電池式モバイル通信デバイス内に配設される、請求項５に記載の方法。
7. 前記ＳｅｒＤｅｓリンクが、電池式モバイル通信デバイス内の第１の集積回路から前記電池式モバイル通信デバイス内の第２の集積回路まで延在する、請求項５に記載の方法。
8. （ａ）の前記決定することおよび（ｂ）の前記制御することが前記ＳｅｒＤｅｓ受信機を含む第１の集積回路によって実行され、前記ＳｅｒＤｅｓリンクを介して進む前記情報が、第２の集積回路の一部であるＳｅｒＤｅｓ送信機から受信され、前記第１の集積回路が中央処理装置（ＣＰＵ）を含み、前記第２の集積回路がメモリを含み、前記方法が、
   前記ＳｅｒＤｅｓリンクの前記ＳｅｒＤｅｓ受信機を使用して前記第２の集積回路の前記メモリにアクセスすること
   をさらに備え、前記第１の集積回路の前記ＣＰＵが前記アクセスすることを実行する、請求項５に記載の方法。
9. （ａ）の前記決定することおよび（ｂ）の前記制御することが集積回路によって実行され、前記集積回路が前記ＳｅｒＤｅｓ受信機を含み、（ａ）の前記決定することが、
   データ部分とエラー検出コード部分とを含む情報を前記ＳｅｒＤｅｓ受信機を介して受信することと、
   前記エラー検出コード部分を使用して前記データ部分内の１つまたは複数のビットエラーを検出するために前記集積回路上のエラー検出回路を使用することと
   を伴う、請求項５に記載の方法。
10. 前記エラー検出コード部分が、エラー訂正コードと、エラー検出および訂正コードと、ＣＲＣ（巡回冗長コード）コードとからなる群から得られる、請求項９に記載の方法。
11. （ａ）の前記決定することが、
    検出されたビットエラーの数の合計を保持することと、
    エラーなしで受信されたビットの数の合計を保持することと
    をさらに伴う、請求項９に記載の方法。
12. 前記ＳｅｒＤｅｓ受信機がループフィルタを含み、前記消費電力設定が前記ループフィルタの設定を備える、請求項５に記載の方法。
13. 前記ＳｅｒＤｅｓ受信機がデジタルフィルタを含み、前記消費電力設定が、デジタルクロック信号が前記デジタルフィルタの一部分に供給されるのを防止する設定である、請求項５に記載の方法。
14. 前記ＳｅｒＤｅｓ受信機がクロックとデータ回復回路とを含み、前記消費電力設定が前記クロックおよびデータ回復回路の設定を備える、請求項５に記載の方法。
15. 前記ＳｅｒＤｅｓ受信機がイコライザを含み、前記消費電力設定が前記イコライザの設定を備える、請求項５に記載の方法。
16. 前記ＳｅｒＤｅｓ受信機がイコライザを含み、前記消費電力設定が、前記イコライザの高周波数ブーストをイネーブルする設定を備える、請求項５に記載の方法。
17. 前記ＳｅｒＤｅｓ受信機が多相クロック信号を出力する位相ロックループ（ＰＬＬ）を含み、前記消費電力設定が前記ＰＬＬの設定を備える、請求項５に記載の方法。
18. 前記ＳｅｒＤｅｓ受信機が入力インピーダンスを有し、前記消費電力設定が前記ＳｅｒＤｅｓ受信機の前記入力インピーダンスを決定する設定を備える、請求項５に記載の方法。
19. （ａ）第１のＳｅｒＤｅｓ（直列化器／並列化器）リンクのエラーレートを決定することであって、前記第１のＳｅｒＤｅｓリンクを介して進む情報がＳｅｒＤｅｓ受信機によって受信されることと、
    （ｂ）前記エラーレートが実質的にゼロより大きいエラーレート下限とエラーレート上限との間に実質的に維持されるように、前記ＳｅｒＤｅｓ受信機の入力インピーダンス設定を制御することと
    を備え、（ｂ）の前記制御することが、
    前記エラーレートが前記エラーレート下限を下回っていると判断される場合、前記エラーレートが増加して実質的に前記エラーレート下限以上になるように、前記入力インピーダンス設定を前記ＳｅｒＤｅｓ受信機の前記入力インピーダンスが増大されるように調整することと、
    前記エラーレートが前記エラーレート上限を上回っていると判断される場合、前記エラーレートが減少して実質的に前記エラーレート上限以下になるように、前記入力インピーダンス設定を前記ＳｅｒＤｅｓ受信機の前記入力インピーダンスが低減されるように調整することと
    を伴い、（ｂ）の前記制御することが行われる間、前記ＳｅｒＤｅｓ受信機の入力インピーダンスがあるときは増大され、またあるときは低減される、方法。
20. （ａ）における前記エラーレートを前記決定することが第１の集積回路上で実行され、前記ＳｅｒＤｅｓ受信機が第２の集積回路の一部である、請求項１９に記載の方法。
21. （ａ）における前記第１のＳｅｒＤｅｓリンクを介して進む前記情報が第１の集積回路のＳｅｒＤｅｓ送信機によって出力され、（ａ）における前記情報を受信する前記ＳｅｒＤｅｓ受信機が第２の集積回路の一部であり、（ａ）の前記決定することおよび（ｂ）の前記制御することが前記第１の集積回路によって実行される、請求項１９に記載の方法。
22. 前記エラーレートを決定するために、第２のＳｅｒＤｅｓリンクを介して第１の集積回路上で受信されるパケット内のエラー情報を使用することをさらに備え、（ａ）の前記決定することが前記第１の集積回路によって実行され、前記ＳｅｒＤｅｓ受信機が前記第１の集積回路の一部ではない、請求項１９に記載の方法。
23. 前記パケットがキープアライブ同期パケットである、請求項２２に記載の方法。
24. 前記エラー情報が、（ａ）における前記第１のＳｅｒＤｅｓリンクを介して進む前記情報に関連する、請求項２２に記載の方法。
25. 第２の集積回路内の回路が、（ａ）における前記ＳｅｒＤｅｓリンクを介して進む前記情報内のエラーを検出し、前記エラーから前記エラー情報を生成し、前記第２の集積回路が前記エラー情報を前記パケットに組み込んで、前記パケットを前記第２のＳｅｒＤｅｓリンクを介して前記第１の集積回路に送信する、請求項２２に記載の方法。
26. 前記第１の集積回路が、パケットを前記第１のＳｅｒＤｅｓリンクを介して前記第２の集積回路に送信することによって（ｂ）の前記制御することを実行し、前記第２の集積回路に送信された前記パケットが前記入力インピーダンス設定を含み、前記入力インピーダンス設定が前記第２の集積回路の前記ＳｅｒＤｅｓ受信機に供給される、請求項２０に記載の方法。
27. 前記パケットが制御パケットである、請求項２６に記載の方法。
28. （ａ）の前記決定することおよび（ｂ）の前記制御することが、ＳｅｒＤｅｓ送信機を含む第１の集積回路によって実行され、前記第１のＳｅｒＤｅｓリンクを介して進む前記情報が前記ＳｅｒＤｅｓ送信機から送信され、前記ＳｅｒＤｅｓ受信機が第２の集積回路の一部であり、前記第１の集積回路が中央処理装置（ＣＰＵ）を含み、前記第２の集積回路がメモリを含み、前記第１の集積回路の前記ＣＰＵが前記第１のＳｅｒＤｅｓリンクを使用して前記第２の集積回路の前記メモリにアクセスする、請求項１９に記載の方法。
29. （ａ）の前記決定することおよび（ｂ）の前記制御することが、電池式ワイヤレスモバイル通信デバイス内の第１の集積回路によって実行される、請求項１９に記載の方法。
30. （ａ）第１のＳｅｒＤｅｓ通信を第１のデバイスから第１のＳｅｒＤｅｓリンクを介して第２のデバイス上で受信することであって、前記第１のＳｅｒＤｅｓ通信が前記第２のデバイスのＳｅｒＤｅｓ受信機上で受信されることと、
    （ｂ）前記第１のＳｅｒＤｅｓ通信内でエラーが発生したことを前記第２のデバイス上で判断することと、前記判断することに応答して、前記第１のＳｅｒＤｅｓ通信に関連するエラー情報を含む第２のＳｅｒＤｅｓ通信を前記第２のデバイスから前記第１のデバイスに第２のＳｅｒＤｅｓリンクを介して送信することと、
    （ｃ）第３のＳｅｒＤｅｓ通信を前記第１のデバイスから前記第１のＳｅｒＤｅｓリンクを介して前記第２のデバイス上で受信することと、
    （ｄ）前記第２のデバイスの前記ＳｅｒＤｅｓ受信機の入力インピーダンス設定を調整するために、前記第３のＳｅｒＤｅｓ通信内の情報を使用することと
    を備える、方法。
31. （ｃ）において受信された前記第３のＳｅｒＤｅｓ通信内の前記情報が、（ｂ）における前記エラー情報の関数である、請求項３０に記載の方法。
32. （ａ）、（ｂ）、（ｃ）および（ｄ）が第２の集積回路によって実行され、前記第１のＳｅｒＤｅｓリンクのエラーレートが実質的にゼロより大きいエラーレート下限とエラーレート上限との間に実質的に維持されるように複数回繰り返される、請求項３０に記載の方法。
33. ＳｅｒＤｅｓ受信機と、
    前記ＳｅｒＤｅｓ受信機に結合されたコントローラと
    を備え、前記コントローラが、前記ＳｅｒＤｅｓ受信機を伴うＳｅｒＤｅｓリンクに対するエラーレートを決定し、前記コントローラが、前記エラーレートが実質的にゼロより大きいエラーレート下限とエラーレート上限との間に実質的に維持されるように、前記コントローラによって前記ＳｅｒＤｅｓ受信機に供給される消費電力設定を調整する、集積回路。
34. 前記コントローラが、前記ＳｅｒＤｅｓリンクを介して行われた通信内のエラーを検出するエラー検出回路を含み、前記コントローラが、前記ＳｅｒＤｅｓリンクに対する前記エラーレートを決定するために、前記エラー検出回路によって生成されたエラー情報を使用する、請求項３３に記載の集積回路。
35. 前記ＳｅｒＤｅｓ受信機がループフィルタを含み、前記消費電力設定が前記ループフィルタの設定を備える、請求項３３に記載の集積回路。
36. 前記ＳｅｒＤｅｓ受信機がデジタルフィルタを含み、前記消費電力設定が、デジタルクロック信号が前記デジタルフィルタの一部分に供給されるのを防止する設定である、請求項３３に記載の集積回路。
37. 前記ＳｅｒＤｅｓ受信機がクロックおよびデータ回復回路を含み、前記消費電力設定が前記クロックおよびデータ回復回路の設定を備える、請求項３３に記載の集積回路。
38. 前記ＳｅｒＤｅｓ受信機がイコライザを含み、前記消費電力設定が前記イコライザの設定を備える、請求項３３に記載の集積回路。
39. 前記ＳｅｒＤｅｓ受信機がイコライザを含み、前記消費電力設定が、前記イコライザの高周波数ブーストをイネーブルする設定を備える、請求項３３に記載の集積回路。
40. 前記ＳｅｒＤｅｓ受信機が、多相クロック信号を出力する位相ロックループ（ＰＬＬ）を含み、前記消費電力設定が前記ＰＬＬの設定を備える、請求項３３に記載の集積回路。
41. 前記ＳｅｒＤｅｓ受信機が入力インピーダンスを有し、前記消費電力設定が、前記ＳｅｒＤｅｓ受信機の前記入力インピーダンスを決定する設定を備える、請求項３３に記載の集積回路。
42. 第２のＳｅｒＤｅｓリンクを介して情報を受信するように適合された第１のＳｅｒＤｅｓ受信機と、
    第１のＳｅｒＤｅｓリンクを介して第２のＳｅｒＤｅｓ受信機に情報を送信するように適合されたＳｅｒＤｅｓ送信機と、
    前記第１のＳｅｒＤｅｓ受信機と前記ＳｅｒＤｅｓ送信機とに結合されたコントローラと
    を備え、前記コントローラが、前記第１のＳｅｒＤｅｓ受信機を介してエラー情報を受信し、前記第１のＳｅｒＤｅｓリンクのエラーレートを決定するために前記エラー情報を使用し、前記コントローラが、前記第１のＳｅｒＤｅｓリンクの前記エラーレートが実質的にゼロより大きいエラーレート下限とエラーレート上限との間に実質的に維持されるように前記第２のＳｅｒＤｅｓ受信機の入力インピーダンスを調整するために、前記ＳｅｒＤｅｓ送信機に制御パケットを送信させる、集積回路。
43. 前記エラー情報が、キープアライブ同期パケットの一部として前記第２のＳｅｒＤｅｓリンクを介して前記集積回路上で受信される、請求項４２に記載の集積回路。
44. 前記第１のＳｅｒＤｅｓリンクおよび第２のＳｅｒＤｅｓリンクを介してメモリアクセスを実行する中央処理装置（ＣＰＵ）をさらに備える、請求項４２に記載の集積回路。
45. エラーレートを有する第１のＳｅｒＤｅｓリンクを介して情報を受信するように適合されたＳｅｒＤｅｓ受信機と、
    第２のＳｅｒＤｅｓリンクを介して情報を送信するように適合されたＳｅｒＤｅｓ送信機と、
    前記第１のＳｅｒＤｅｓ受信機と前記ＳｅｒＤｅｓ送信機とに結合されたコントローラと
    を備え、前記コントローラが、前記第１のＳｅｒＤｅｓリンクを介した第１のＳｅｒＤｅｓ通信に関するエラー情報を生成し、前記コントローラが、前記第２のＳｅｒＤｅｓリンクを介して第２のＳｅｒＤｅｓ通信内で前記エラー情報を通信させ、前記コントローラが前記第１のＳｅｒＤｅｓリンクを介して第３のＳｅｒＤｅｓ通信内の制御パケットを受信し、前記制御パケットに応答して、前記第１のＳｅｒＤｅｓリンクの前記エラーレートが実質的にゼロより大きいエラーレート下限とエラーレート上限との間に実質的に維持されるように前記第２のＳｅｒＤｅｓ受信機の入力インピーダンスを調整する、集積回路。
46. 前記第２のＳｅｒＤｅｓ通信がキープアライブ同期パケットの通信である、請求項４５に記載の集積回路。
47. 前記コントローラに結合され、前記第１のＳｅｒＤｅｓリンクおよび前記第２のＳｅｒＤｅｓリンクを使用して別の集積回路によってアクセスされ得るメモリをさらに備える、請求項４５に記載の集積回路。