CN103444085A - 根据检测到的误码率的串化解串器功率节流 - Google Patents

根据检测到的误码率的串化解串器功率节流 Download PDF

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Abstract

一种系统包括从第一集成电路（IC）到第二IC的第一SerDes链路以及从所述第二IC到第一IC的第二链路。调整所述第一链路的电路中的功耗设置以控制功耗，以使得所述第一链路的比特误码率维持在一个范围内，其中，所述范围的下限基本上大于零。调整对于所述第二链路的电路中的功耗设置以控制功耗，以使得所述第二链路的比特误码率维持在一个范围内，其中，所述范围的下限基本上大于零。在一个示例中，所述第二IC中的电路检测所述第一链路中的误差并且经由所述第二链路将其报告回来。所述第一IC使用报告的信息来确定对于所述第一链路的比特误码率。

Description

根据检测到的误码率的串化解串器功率节流
技术领域
本公开涉及串化/解串器（SerDes）设备。
背景技术
传统上，计算机中位于计算机的中央处理单元（CPU）和计算机的主存储器之间的总线是并行总线。随着计算机的处理吞吐量的增加，以及对存储器带宽的需求的增加，将CPU和存储器之间的总线实现为一个或多个串化/解串器（SerDes）链路变得越来越普遍。这些SerDes链路倾向于相对昂贵并且通常会消耗大量的功率。因此，SerDes链路一般被认为不适用于移动设备（例如蜂窝电话），因为保持功耗为低对于移动设备非常重要。然而，最近有在诸如蜂窝电话的低功率移动设备中使用SerDes或类SerDes技术的趋势。例如，在对于SerDes接口的讨论下存在JEDEC（电子工程设计发展联合协会）提出的标准。这一提出的标准包括使提出的SerDes接口更适用于低功率移动设备的功率节省特征。除了在提出的JEDEC标准中的SerDes接口，还存在很多其它公知的SerDes设计。这些标准和公知的设计已经包括了用于降低功耗的很多特征和方法。
这样的功率节省特征的第一示例涉及在SerDes接口没有被处理器活动地接入时将该SerDes接口置于低功率模式中。然而，由于典型CPU对存储器的内在随机访问使用，存储器必须本质上在大部分时间对于处理器可用（除了休眠模式操作）。结果，这一功率节省的第一示例在降低功耗方面只是最低限度有效。功率节省特征的第二示例包括削减到SerDes的PLL（锁相环）以及时钟和数据恢复电路（CDR）的功率并且禁止该SerDes的PLL和CDR。SerDes链路的每一侧包括PLL和CDR。这一电路会消耗很多功率。有可能在接口不活动时关闭这些电路以降低功耗。不幸的是，要重新打开这些电路并再次具有其功能需要大量时间（安排和锁定PLL的时间）。如果这些电路在处理器需要存取存储器时处于关闭状态，则将会存在延迟，直到该存储器可以经由SerDes链路被存取，并且该延迟有效地拖延了处理器。这是不期望的。功率节省特征的第三示例在公开的美国专利申请US2006/0115316中有所阐释。在这一示例中，使SerDes发射机的信号摆幅尽可能地足够大以避免发射误差。然而，对于移动应用，还需要更多的功率节省，并且在第一示例和第二示例中，主要功率节省通过使SerDes接口不可用并且在部分时间内不活动来实现，从而使该接口的处理器使用变得复杂并且被部分地折中。
发明内容
一种计算机系统包括处理器集成电路中的SerDes设备和存储器集成电路中的SerDes设备。这两个SerDes设备都包括SerDes发射机部分和SerDes接收机部分。所述存储器集成电路中的SerDes接收机部分具有用于检测经由第一SerDes链路从所述处理器集成电路中的所述SerDes设备向所述存储器集成电路中的所述SerDes设备发送的分组是否包含误差的误差检测机制。在一个示例中，经过这一第一SerDes链路发送的每一个分组包括数据有效载荷部分和CRC校验部分。所述存储器集成电路中的SerDes设备接收所述分组，并且使用CRC误差检测电路来确定所述CRC部分是否适合所述数据有效载荷部分。如果检测到误差，则所述存储器集成电路中的SerDes设备经由第二SerDes链路向所述处理器集成电路中的SerDes设备报告所述误差（或多个误差）的指示。在一个示例中，所述存储器集成电路中的SerDes设备通过发送包括健康状态标志形式的误差信息的SerDes“保持活动“同步分组来进行这一报告。将所述保持活动同步分组从所述存储器集成电路经过所述第二SerDes链路发送到所述处理器集成电路。所述误差信息可以是由所述存储器集成电路中的所述SerDes设备维持的对于这一处理器到存储器链路的误码率，或者所述误差信息可以是在经过所述第一SerDes链路先前的处理器到存储器通信中的单个误差或多个误差的发生的指示。所述处理器集成电路中的SerDes设备还具有误差检测和纠错电路，检测经由从所述存储器集成电路的SerDes设备到所述处理器集成电路的SerDes设备的所述第二链路发送的分组中的误差。
所述处理器集成电路中的SerDes设备接收“保持活动“同步分组并且使用由所述分组携带的误差信息来确定对于从所述处理器到所述存储器的第一SerDes链路的误码率。此外，所述SerDes设备使用其误差检测CRC校验部分来检测经由所述第二SerDes链路从所述存储器集成电路接收到的进来的分组中的误差。所述处理器集成电路中的SerDes设备使用来自其CRC校验部分的这一误差信息来确定对于从存储器到处理器的第二SerDes链路的误码率。
如果确定的对于所述第一SerDes链路的误码率低于对于所述第一SerDes链路的误码率下限，则降低所述第一SerDes链路的电路中的功耗。在一个示例中，调整所述存储器集成电路中的SerDes接收机的输入阻抗设置以使所述输入阻抗较高。这使所述第一SerDes链路的比特误码率降低。如果确定的对于所述第一SerDes链路的误码率高于对于所述第一SerDes链路的误码率上限，则通过降低所述存储器中的SerDes接收机的输入阻抗设置来增加所述第一SerDes链路的电路中的功耗。这使所述第一SerDes链路的所述比特误码率提高。如果确定的对于所述第一SerDes链路的误码率在上述上限和所述下限之间，则确定其处于可接受的比特误码率范围内并且不改变对于所述第一SerDes链路的电路的功耗设置。
类似地，如果确定的对于从所述存储器集成电路到所述处理器集成电路的第二SerDes链路的误码率低于对于所述第二SerDes链路的误码率下限，则调整所述处理器集成电路中的SerDes接收机的功耗设置以降低所述第二SerDes链路的电路中的功耗，以使得所述第二SerDes链路的比特误码率降低。如果确定的对于所述第二SerDes链路的误码率高于对于所述第二SerDes链路的误码率上限，则调整所述处理器集成电路中的SerDes接收机的功耗设置以增加所述第二SerDes链路的电路中的功耗，以使得所述第二SerDes链路的比特误码率提高。如果确定的对于所述第二SerDes链路的误码率位于所述上限和所述下限之间，则确定处于其可接受的范围内，并且不改变所述第二SerDes链路的电路的功耗设置。SerDes链路可以包括一对或多对信号。
由于经过所述第一SerDes链路来传送分组，因此，更新确定的对于所述第一SerDes链路的比特误码率并且调整所述存储器集成电路的SerDes接收机的输入阻抗设置，以使得所述第一链路的误码率基本上维持在其可接受的范围内。所述误码率下限基本上大于零，因此所述第一SerDes链路的电路的功耗小于否则操作所述链路以最小化比特误差的功耗。可以调整对于所述第一SerDes的所述误码率上限和下限以改变功耗及其比特误码率之间的折中。对于所述处理器和计算机系统的特定操作条件以及环境条件，可以动态地控制和优化对于所述第一SerDes链路的功耗和比特误码率之间的折中。
类似地，由于经过所述第二SerDes链路传送分组，因此更新确定的对于所述第二SerDes链路的比特误码率并且调整所述处理器的SerDes接收机的功耗设置，以使得所述第二链路的误码率基本上维持在其可接受的范围内。所述误码率下限基本上大于零，因此所述第二SerDes链路的电路的功耗小于否则操作所述链路以最小化比特误差的功耗。可以调整对于所述第一SerDes链路的误码率上限和下限以改变功耗和比特误码率之间的折中。对于所述处理器和计算机系统的特定工作条件和环境条件，可以动态地控制和优化对于所述第二SerDes链路的功耗和比特误码率之间的折中。
在所述第一和第二SerDes链路的SerDes接收机中都提供了误差检测和纠错电路。这一误差检测和纠错电路能够检测SerDes通信中的一个或多个比特误差并且纠正单个比特误差。通过提供这一误差检测和纠错电路，降低了重传直到经过SerDes链路成功地传送了数据的需求，尽管事实是将可接受的比特误码率范围的下限设置为基本上大于零。如果提供更加强大的纠错电路，则可以增加两个链路的可接受的比特误码率范围的下限而基本上不会影响经过所述链路的重传率。在其中与其中通过禁止SerDes接收机和妥协链路的使用来降低功耗的现有技术示例相比SerDes链路是活动的并且可用的情况下，可以降低链路的SerDes接收机的功耗。
上面是概述并且因此根据需要包括了对细节的简化、概括和忽略；因此，本领域的普通技术人员应该意识到，该概述仅仅是说明性的，并且并不意在按照任何方式起限制性作用。由权利要求单独定义的其它方面、创造性特征以及本文描述的设备和/或处理的优点将会在本文阐释的非限制性的详细描述中变得显而易见。
附图说明
图1是根据一个新颖性方面在电池供电的移动通信设备内的SerDes系统的简化图。
图2是说明如何在图1的系统中接收SerDes信号的波形图。
图3是图1的SerDes系统的处理器集成电路3中的SerDes设备2的更加详细的图。
图4是根据第一新颖性方面的图1的系统1的操作方法的图。
图5是说明将图1的系统中的比特误差维持在其内的可接受的比特误码率范围的图。
图6是根据第二新颖性方面的图1的系统1的操作方法的图。
图7是在图1的系统的处理器集成电路3中的SerDes设备2的操作方法的流程图。
图8是在图1的系统的存储器集成电路5中的SerDes设备4的操作方法的流程图。
图9是图1的系统的SerDes接收机RX16的简化电路图。
图10是图1的系统的均衡器17的简化图。
图11是图1的系统的CDR电路18内的四相采样器424的图。
图12是图1的系统的CDR电路18内的早迟检测器443的图。
图13是说明数据如何在图1的系统中从解串器19传递到控制器6中的图。
图14是图1的系统的CDR电路18内的环路滤波器66的图。
图15是图1的系统的CDR电路18内的四相时钟生成器469的图。
图16是图1的系统的PLL12的图。
图17是示出了从PLL12输出到导体487上的信号的图表。
图18是图1的系统的发射电路的简化图。
图19是示出了改变SerDes接收机的输入阻抗如何影响在SerDes链路另一端上的SerDes发射机的功耗的图。
图20是示出了图1的系统的处理器集成电路3中的SerDes设备2中的功耗的分解的圆形分格统计图表。
图21是示出了SerDes设备2在较高功率模式和较低功率模式中总的功耗的图表。
图22示出了其中SerDes链路是宽带信道的示例。
图23示出了其中SerDes链路是稍微频带受限的信道的示例。
图24示出了其中SerDes链路是明显频带受限的信道的示例。
具体实施方式
图1是包括处理器集成电路3中的SerDes设备2和存储器集成电路5中的SerDes设备4的系统1的图。在一个示例中，系统1是诸如蜂窝电话手机的电池供电的无线移动通信设备。SerDes设备2包括控制器部分6、SerDes发射机部分7和SerDes接收机部分8。SerDes设备4包括控制器部分9、SerDes发射机部分10和SerDes接收机部分11。将处理器集成电路3的SerDes设备2中的锁相环（PLL）12视为既是SerDes发射机部分7的一部分也是SerDes接收机部分8的一部分。同样，将存储器集成电路5的SerDes设备4中的PLL13视为既是SerDes发射机部分10的一部分也是SerDes接收机部分11的一部分。
处理器集成电路3的SerDes发射机部分7包括被称为串化器的并行到串行电路14以及发射机驱动器TX15。处理器集成电路3的SerDes接收机部分8包括接收机放大器RX16、均衡器17、时钟和数据恢复（CDR）电路18以及被称为解串器的串行到并行电路19。控制器部分6包括链路控制器20，该链路控制器20转而包括误差检测电路21、纠错电路22以及一对寄存器23和24。中央处理单元（CPU）25经由并行的本地总线功能27与本地高速缓冲存储器26和控制器6进行通信。符号28和29代表发射机TX15经过其在第一SerDes链路31的两个相对应的导体30上发射差动SerDes信号的两个集成电路端子。符号32和33代表接收机RX16经过其从第二SerDes链路35的两个相对应的导体34接收差动SerDes信号的两个集成电路端子。
存储器集成电路5的SerDes发射机部分10包括并行到串行电路36和发射机TX37。存储器集成电路5的SerDes接收机部分11包括接收机放大器RX38、均衡器39、时钟和数据恢复（CDR）电路40以及串行到并行电路41。控制器部分9包括链路控制器42，该链路控制器42转而包括误差检测电路43、纠错电路44以及一对寄存器45和46。多个存储器47经由总线接口48耦接到控制器9。符号49和50代表发射机TX37经过其在第二SerDes链路35的两个导体34上发射差动SerDes信号的两个集成电路端子。符号51和52代表接收机RX38经过其从第一SerDes链路31的两个导体30接收差动SerDes信号的两个集成电路端子。
图2是经过图1的SerDes链路传送的SerDes信号的波形图。以经过第一SerDes链路31传送的SerDes信号为例。信号RX+和RX-是在存储器集成电路5的输入端子51和52上接收的位于导体30上的SerDes信号。图2中标记为0o、90o、180o和270o的波形代表由时钟和数据恢复（CDR）40生成的多相时钟信号。这些恢复的时钟信号用于对接收机RX3的差动输出进行采样。恢复的时钟信号中的一个在每一个比特的中间转变为如指示的进来的串行数据流的几倍高，以使得可以对该串行数据流的值进行采样。图2中标记为“解串器输入”的波形代表由图1的均衡器和CDR块39、40输出的信号。图2中标记为“解串器输出”的波形代表图1的串行到并行电路41的八比特并行输出。要注意的是，在端子51和52处作为差动信号RX+和RX-串行接收的比特值1，0，0，1和1的串行流，以数字形式在解串器电路41的八比特输出处进行输出，如波形“解串器输出”所指示的。在本示例中，每一个纳秒传送一个比特。这对应于千兆比特每秒的比特率。
图3是处理器集成电路3中的SerDes设备2的更加详细的图。控制器6输出多比特数字功耗设置53。功耗设置53是供应到SerDes设备的各个子块的多个数字设置54、55、58、61和64的合成。例如，第一设置54是供应到发射机TX15的多比特数字值。设置54设置发射机TX15的输出阻抗。发射机的输出阻抗确定SerDes发射机15将利用其驱动输出信号的发射机处的边缘速率和信号反射。在较低功率模式中，发射机TX15的输出阻抗较高（较慢的边缘速率），而在较高功率模式中，发射机TX15的输出阻抗较低（较快的边缘速率）。输出阻抗较高还是较低由设置54的值来确定。此外，存在设置处理器中的SerDes设备的发射机TX向其驱动该发射机TX的输出的高信号电平和低信号电平的电平（电流电平）的VDIFF设置。在较低功率设置中，高信号电平和低信号电平之间存在较小的差异（电流差），而在较高功率设置中，在高信号电平和低信号电平之间存在较大的差异（电流差）。在图3的标注中，“LP”指示较低功率模式或设置，而“HP”指示较高功率模式或设置。“-25%”标注指示发射机TX在较低功率模式中消耗的功率比其在较高功率模式中的功耗大致少百分之二十五。
第二设置是供应到接收机RX16的设置55。设置55包括一个比特的端接选择值部分（TERM_SELECT）56和多比特端接值部分（TERM_VALUE）57。在较低功率模式中，禁止低阻抗端接以使得从端子32和33到接收机RX16的输入阻抗相对高。这一阻抗可能大于导体34和第二SerDes链路35的其它部分的线性阻抗。使用这一较高输入阻抗通常会产生不期望的信号反射，这会造成差的接收机信号质量。在较高功率模式中，使能端接并且接收机RX16的输入阻抗较低。在一个示例中，使进入接收机RX16的较低输入阻抗与导体34和第二SerDes链路35的线性阻抗匹配，并且产生较高的接收机信号质量。通过多比特端接值部分（TERM_VALUE）57来确定输入阻抗的实际值。如由“-20%”标注指示的，接收机RX16在较低功率模式中消耗的功率比其在较高功率模式中的功耗大致少百分之二十。
第三设置是供应到均衡器17的设置58。设置58包括均衡器开启部分（EQ_POWER_ON）59和均衡器选择部分（EQ_SELECT）60。在较低功率模式中，均衡器开启部分具有使均衡器关闭从而其不被加电的值。在较高功率模式中，均衡器开启部分具有使均衡器开启并加电的值，并且还充分使能高频增强功能。取决于均衡器选择部分60的值，或者使能或者禁止高频增强。如“-50%”标注指示的，接收机均衡器17在较低功率模式中消耗的功率比其在较高功率模式中的功耗少大致百分之五十。
第四设置是设置61。将设置61供应到时钟和数据恢复（CDR）电路18。设置61包括第二阶选择部分（SECOND_ORDER_SELECT）62和精细选择部分（FINE_SELECT）63。在较低功率模式中，CDR电路18内的环路滤波器66配置为第一阶低通滤波器，而在较高功率模式中，该环路滤波器配置为第二阶低通滤波器。环路滤波器66配置为第一阶滤波器或者第二阶滤波器由第二阶选择部分62的值确定。在较低功率模式中，时钟和数据恢复使用较少的多相时钟信号（粗糙）来进行。在较高功率模式中，时钟和数据恢复使用较多的多相时钟信号（精细）来进行。使用较少还是较多的多相时钟信号由精细选择部分63的值来确定。如“-25%”标注指示的，时钟和数据恢复电路18在较低功率模式中消耗的功率比其在较高功率模式中的功耗大致少百分之二十五。
第五设置是被供应到PLL12的设置64。设置64允许在某些条件下降低PLL驱动到CDR的多相时钟信号的数量以节省功率。在这一特定示例中，供应到PLL12的设置64与供应到CDR电路18的设置61的精细选择部分（FINE_SELECT）63相同，但是在其它示例中，设置64还可以包括用于控制PLL的其它部分的额外的数字控制比特。在较低功率模式中，PLL向CDR驱动较少的多相时钟信号，而在较高功率模式中，PLL向CDR驱动较多的多相时钟信号。PLL向CDR驱动较少或较多的多相时钟信号由设置64的值确定。如“-25%”标注指示的，PLL12在较低功率模式中消耗的功率比其在较高功率模式中的功耗少大致25%。
所有这些设置54、55、58、61和64以经由从控制器6到电路15-18和12中的各个适当电路的导体65的合成功耗设置53的形式来供应，如图3中说明的。控制器6可以通过改变供应到SerDes发射机部分7的设置54的值来增加或减少第一SerDes链路31的功耗。控制器6可以通过改变供应到SerDes接收机部分8的设置55、58、61和64的值来增加或减少第二SerDes链路35的功耗。在SerDes电路的这些各个部分中消耗的功率量与相关联的SerDes链路的比特误码率之间存在关系。随着将电路的一部分的功耗降低得越来越多，在某一点处该电路的功耗的进一步降低开始使性能恶化并且使其显示出比特误码率的增加。如下面进一步解释的，调整SerDes电路的功耗设置以使得SerDes电路中不会发生过度的功耗。这通过控制SerDes链路的电路的功耗以使得该链路的误码率维持在可接受的范围内来实现，其中该误码率范围的下限基本上大于零。按照这种方式控制第一和第二SerDes链路31和55中的每一个的功耗。
图4是根据第一新颖性方面的图1的系统1的操作方法的图。图4中的圆圈中的“1”指示第一步骤。处理器集成电路3的SerDes设备经过第二SerDes链路从存储器集成电路5的SerDes设备接收第一SerDes通信。图4中的圆圈中的“2”指示第二步骤。处理器集成电路3的控制器6中的误差检测电路21校验具有SerDes通信的CRC值的该SerDes通信的数据有效载荷，并且从而确定是否发生了一个或多个比特误差。图4中的圆圈中的“3”指示第三步骤。关于是否发生比特误差的确定的信息用于确定并更新对于第二SerDes链路的比特误码率。将这一比特误码率维持在寄存器23中。然后，确定更新的对于第二SerDes链路的比特误码率是否在该第二SerDes链路的可接受的比特误码率范围内。如果更新的比特误码率在可接受的范围内，则不调整功耗设置53。然而，如果更新的比特误码率太低并且低于可接受的范围，则调整功耗设置（如图4中的圆圈中的“4”指示的第四步骤）以降低处理器集成电路3的SerDes接收机部分8中的功耗，以使得比特误码率增加并且返回到可接受的范围。另一方面，如果比特误码率太大并且高于可接受的范围，则调整功耗设置（第四步骤）以增加处理器集成电路3的SerDes接收机部分8中的功耗，以使得比特误码率降低并返回到可接受的范围。
图5是说明可接受的比特误码率范围67的图。在这一情况下，范围67的下限是每传送的10E12比特一个比特误差。在这一情况下，范围67的上限是每传送的10E9比特一个比特误差。要注意的是，该下限68基本上大于零。没有增加功耗来使第二SerDes链路最低可能的比特误码率最大程度地可靠，而不是控制功耗来将该比特误码率保持在可接受的范围中。
应该理解的是，图5的上限和下限是特定实施例的示例。在一个示例中，下限基本上大于零，从这一意义上来说，它仅仅是足够低以使得造成重传的误差类型（例如，特定实施例中的双重误差）不会比每秒大约十次更频繁地发生。因此，在这一情况下，比特误码率的实际下限取决于感兴趣的SerDes链路的信道特性以及特定实现的SerDes接收电路的误差检测和纠错能力。
图6是根据第二新颖性方面的图1的系统1的操作方法的图。图6中的圆圈中的“1”指示第一步骤。处理器集成电路3的SerDes设备2经过第一SerDes链路向存储器集成电路5的SerDes设备4发射第一SerDes通信。图6中的圆圈中的“2”指示第二步骤。存储器集成电路5的控制器9中的误差检测电路43校验具有SerDes通信的CRC值的该SerDes通信的数据有效载荷，并且从而确定是否发生了一个或多个比特误差。图6中的圆圈中的“3”指示第三步骤。存储器集成电路5中的SerDes设备向处理器集成电路3的SerDes设备发射回第二SerDes通信，其中这一SerDes通信包含指示在第一SerDes通信中检测到多少个比特误差的误差信息。在一个示例中，这一第二SerDes通信是包括指示检测到的多个比特误差的健康状态标志的保持活动同步分组。图6中的圆圈中的“4”指示第四步骤。处理器集成电路3的SerDes设备中的控制器6接收第二SerDes通信并且使用在该第二SerDes通信中包含的误差信息来确定并更新对于第一SerDes链路的比特误码率。在一个示例中，控制器6维持其尝试经过第一SerDes链路向存储器的SerDes设备发送的比特数量的流水数。此外，其通过对由SerDes设备在保持活动同步分组中报告的比特误差进行加和来维持经过第一SerDes链路发生的比特误差的数量的流水数。将比特误差的总数量除以尝试要发送的比特的总数量就是比特误码率。将对于第一SerDes链路更新的比特误码率存储在寄存器24中。然后确定这一更新的对于第一SerDes链路的比特误码率是否在对于第一SerDes链路的可接受的比特误码率的范围内。如果更新的比特误码率在可接受的范围中，则不调整该第一SerDes的电路的功耗设置。然而，如果该比特误码率太低并且低于可接受的范围，则处理器集成电路3的SerDes设备经由第一SerDes链路向存储器集成电路5的SerDes设备发射第三SerDes通信（第五步骤）。这一第三SerDes通信包括使存储器集成电路5的SerDes设备中的接收机电路降低其功耗的控制分组或其它信息，从而增加第一SerDes链路的比特误码率。在一个示例中，该第三SerDes通信使存储器集成电路5的SerDes设备增加（第六步骤）接收机RX38的输入阻抗。这具有降低整个第一SerDes链路的功耗的效果并且具有增加比特误码率的效果。该比特误码率以这种方式增加直到其在对于第一SerDes链路的可接受的范围内。然而，如果确定更新的第一SerDes链路的比特误码率太大（高于对于该第一SerDes链路的可接受的范围），则处理器集成电路3的SerDes设备经由第一SerDes链路向存储器集成电路5的SerDes设备发射第三SerDes通信，但是这一第三SerDes通信包括使存储器集成电路5的SerDes设备降低（第六步骤）接收机RX38的输入阻抗的控制分组或其它信息。降低接收机RX38的输入阻抗具有增加第一SerDes链路的功耗并且从而降低比特误码率的效果。第一SerDes链路的比特误码率以这种方式降低直到该比特误码率在对于第一SerDes链路的可接受的范围内。因此，在控制环路中控制对于该第一和第二SerDes链路的比特率以便将其维持在它们可接受的比特率范围内。
图7是由处理器集成电路3中的SerDes设备2执行的方法200的流程图。该方法包括控制第一和第二SerDes链路31和35的比特误码率。首先，在处理器集成电路3上经由第二SerDes链路从存储器集成电路5接收分组（步骤201）。使用处理器集成电路3中的误差检测电路（步骤202）来检测接收到的分组中的比特误差的数量。为了维持数据完整性，处理器集成电路3的控制器6还校正分组中的单个比特误差并且在分组中存在两个或更多个误差时从存储器重新请求数据。以接收到的比特的数量以及检测到的比特误差的数量为基础，重新计算（步骤203）并且更新对于该第二SerDes链路35的比特误码率。然后，处理器集成电路3中的控制器6将更新的比特误码率与对于第二SerDes链路的可接受的比特误码率范围的上限和下限进行比较（步骤204）。如果更新的比特误码率在该范围内（步骤205），则跳过步骤206，并且不改变处理器集成电路3的SerDes接收机部分8的功耗设置。然而，如果更新的比特误码率不在该范围内（步骤205），则调整处理器集成电路3的SerDes接收机部分8的功耗设置（步骤206）以便将比特误码率带回到该范围内。如果更新的比特误码率太高，则这一调整包括增加SerDes接收机的限制比特误码率的部分的功耗。如果更新的比特误码率太低，则削减SerDes接收机的功耗直到比特误码率回到可接受的范围中。
在步骤201中接收的分组包含由存储器集成电路5中的SerDes设备生成的与经过第一SerDes链路31的较早SerDes通信有关的误差信息。例如，该误差信息可以指示由存储器集成电路在经过第一SerDes链路31的较早SerDes通信中检测到的比特误差的数量。在步骤207中，这一误差信息用于重新计算对于第一SerDes链路的误码率。处理器集成电路3中的控制器6维持经过第一SerDes链路31传输到存储器集成电路5的总比特数量之和，并且控制器6使用该误差信息来跟踪由存储器集成电路5检测到的这些通信中的比特误差的总数量。然后，将产生的对于该第一SerDes链路31的更新的比特误码率与对于第一SerDes链路31的可接受的误码率范围的上限和下限进行比较（步骤208）。如果更新的比特误码率在该范围内（步骤209），则跳过步骤210，以使得处理器集成电路3不会使存储器集成电路5改变SerDes接收机38的输入阻抗。然而，如果更新的比特误码率不在该范围内（步骤209），则处理器集成电路3的SerDes设备经过第一SerDes链路31向存储器集成电路5的SerDes设备发送控制分组（步骤210），并且这一控制分组使得按照这样的方式来调整SerDes接收机38的输入阻抗以将比特误码率带回到范围中。如果更新的比特误码率太高，则该控制分组使输入阻抗减小，从而增加第一SerDes链路31的部分的功耗并且减小比特误码率。如果更新的比特误码率太低，则该控制分组使输入阻抗增加，从而降低第一SerDes链路31的部分的功耗并且增加比特误码率。例如，该控制分组可以引起对SerDes接收机38的控制寄存器（未示出）的写入，该控制寄存器中的值确定SerDes接收机38的输入阻抗。
图8是由存储器集成电路5中的SerDes设备4执行的方法300的流程图。经过第一SerDes链路31从处理器集成电路3接收分组。误差检测电路43校验（步骤302）具有在该分组中携带的CRC的该分组的数据有效载荷，以确定在该分组的接收中是否存在一个或多个比特误差。如果在步骤302中没有检测到误差，则处理直接进行到步骤303。如果该分组是控制分组以调整SerDes接收机38的输入阻抗，则相应地调整SerDes接收机的输入阻抗（步骤303）。然而，如果在步骤302中检测到一个误差，则控制器9自增在控制器9上维持的对于第一SerDes链路31的误差计数和（步骤304）（可选），并且经由第二SerDes链路35向处理器集成电路3中的SerDes设备2发送误差信息（步骤305），其中该误差信息指示检测到的比特误差的数量。采用一种误差检测和纠错机制，其中如果进来的分组包含单个比特误差，则检测电路43检测该单个误差，并且纠错电路44对该误差进行校正，而如果进来的分组包含两个比特误差，则检测电路43检测这两个误差，但是纠错电路44不能够对这两个误差进行校正。因此，在步骤306中，纠错电路44对进来的分组中的单个比特误差进行校正，并且根据需要使用数据有效载荷。如果在步骤302中检测到多个误差，则处理进行到步骤307。对于第一SerDes链路31的误差计数和以检测到的比特误差的数量自增（步骤302），并且存储器集成电路5中的SerDes设备经由第二SerDes链路35向处理器集成电路3中的SerDes设备2发送误差信息（步骤308），其中该误差信息指示检测到的比特误差的数量。存储器集成电路5中的SerDes设备4还经由第二SerDes链路35向处理器集成电路3中的SerDes设备2发送重传请求（步骤309），其中该重传请求是重传被检测到具有多个误差的分组的请求。该重传请求可以是包含步骤308的误差信息的相同分组，或者该重传请求可以是不同的分组。
图9是SerDes接收机16的一个示例的更加详细的图。这一示例中的SerDes接收机38具有相同的构造。端子RX+32和端子RX-33从导体34接收具有千兆比特每秒的比特率的差分的进来信号。端接输入阻抗开启/关闭信号TERM_SELECT56是一个比特的数字信号并且是设置55的一部分，对于多比特数字端接输入阻抗量级控制信号TERM_VALUE57也是如此。如果TERM_SELECT56是数字逻辑低，则开关401和402是如图所说明地打开，而如果TERM_SELECT56是数字逻辑高，则开关401和402闭合。如果开关打开，则进入接收机RX16的阻抗为高并且不受电阻器403和404的电阻影响。该输入阻抗是放大器405和406的输入阻抗。这是相对高的输入阻抗。如果开关闭合，则进入接收机RX16的阻抗较低并且受到电阻器403和404的电阻以及电容器407和408的电容影响。
图10是均衡器17的一个示例的更加详细的图。在其较低功率模式或设置中，一个比特的数字信号EQ_POWER_ON59为数字逻辑低，并且开关409打开，以使得活动电路410-413未加电。一个比特的数字信号EQ_SELECT60也是数字逻辑低，并且设置开关414和416以使得输入线418上的信号经由导体419旁路该被禁止且未加电的活动电路410和412，并且传递到输出线420。类似地，设置开关415和417以使得输入线421上的信号经由导体422旁路该被禁止且未加电的活动电路411和413，并传递到输出线423。在其较高功率模式或设置中，EQ_POWER_ON59为数字逻辑高并且开关409闭合，以使得活动电路410-413被加电。EQ_SELECT60是数字逻辑高并且开关414和416处于图10中指示的位置中。输入线418上的信号经过高频增强电路412，并且然后经过放大器410，到达输出线420。输入线421上的信号经过高频增强电路413，并且然后经过放大器411，并到达输出线423。高频增强电路412和413是通过信号的较低频率分量的电路，相比于该信号的较高频率分量被放大的量，以较小的放大量（小于2dB的增益）处理该信号的较低频率分量。在这一示例中，较高频率分量是频率700MHz和更高的分量。该高频增强改善了其中SerDes链路35是频带受限信道的情况下的接收机性能。控制信号EQ_POWER_ON59和EQ_SELECT60共同构成供应到均衡器的设置58。
图11是图3的CDR电路18的四相采样器部分424的简化图。图11的输入线425耦接到图10的输出线420。这两条线是相同的导体和节点的部分。类似地，图11的输入线426耦接到图10的输出线423。这两条线是相同导体和节点的部分。信号0°、90°、180°和270°是从PLL12接收的四相时钟信号。这些信号具有千兆比特每秒的通信速率一半的频率。由于开关427-434的操作，比较器435-438将输入线425和426上的差分信号量化为单端数字信号。这一量化发生在四个采样时间：零度、九十度、一百八十度和两百七十度。比较器435-438在输出线439-442上输出单端采样的数据信号0°SD、90°SD、180°SD和270°SD。
图12是图3的CDR电路18的早迟检测器部分443的图。早迟检测器部分的输入线444-447耦接到图11的四相采样器部分424的输出线439-442。进来的采样的数据信号0°SD、90°SD、180°SD和270°SD由触发器448-451在信号0°的上升沿的时间存储在导体452上。这一信号“0°”是由图15的电路输出的时钟恢复信号。图表453指示了由查找表455输出的导体454上的两比特值H/R/A（保持/推迟/提前）的含义。两比特值H/R/A指示恢复的时钟是否应该在相位上提前、在相位上不调整或者在相位上推迟以使得数据的采样将是理想的。
图13是说明解串器19的操作的图。输入线456和457上的信号0°SD和180°SD代表数据的偶数和奇数采样。信号0°SD是图11的输出线439上的信号。信号180oSD是图11的输出线441上的信号。解串器19包括移位寄存器、控制电路和多路复用器。0°SD信号和180°SD信号的值以一个接一个反复的交替方式移位到移位寄存器中。在8次这些移入操作结束时得出的移位寄存器的八比特并行输出是导体459上的信号458。由于这些八比特值的每一个连续比特在移位寄存器的输出上变为有效，因此将其推入控制器6中的先进先出（FIFO）弹性缓存460中。CPU经由另一端口读取该FIFO弹性缓存460的数据出。通过解串器19到FIFO460的写入和通过CPU从FIFO460的读出彼此异步，但是具有相同的归一速率。（应该理解的是，离开解串器并进入控制器的并行数据和从控制器传递到解串器的并行数据可以是除了8比特以外的比特数量。这里描述的八比特并行数据仅仅是一个示例）。
图14是图13的CDR电路18中的环路滤波器66的图。环路滤波器是对来自图12的早迟检测器443的两比特数字值H/R/A的流进行滤波的数字滤波器。如果仅采用虚线461中的电路，则该数字滤波器配置为第一阶低通滤波器。如果采用虚线462内的所有电路，则该数字滤波器配置为第二阶低通滤波器。与该环路滤波器66配置为第一阶低通滤波器还是第二阶低通滤波器无关，该滤波器的输出表现为导体463上的16比特值的流。输入线464上的SECOND_ORDER_SEL信号62是供应到图3中的CDR电路18的设置61的一部分。当第二阶滤波器被禁止时，阻止时钟信号CLK（由开关465打开来表示）对累加器466进行计时，而当第二阶滤波器被使能时，不再断开该时钟信号CLK。由于该电路是数字的，因此，由于数字电路的静态功耗低而降低了功耗。当第二阶滤波器被禁止时，开关467和468处于图中说明的位置中，而当第二阶滤波器被使能时，开关467和468处于它们相反的位置中。由于该环路滤波器的低通滤波作用，导体463上的16比特信号是缓慢变化的信号。
图15是图3的CDR18的四相时钟生成器部分469的图。来自环路滤波器66的每一个16比特值的5个最高有效位470用于选择从PLL接收的500MHz主时钟472的多相信号471中的某几个。箭头472或者代表较低功率模式中的500MHz主时钟信号的四个相位，或者代表较高功率模式中的500MHz主时钟的八个相位。存在8个信号导体，但是在较低功率模式中，没有信号驱动到这些导体中的四个上。在较低功率模式中，存在16个不同的多相信号471（在这一模式中，16个导体中的每一对携带不同的相位信号），而在较高功率模式中，存在32个不同的多相信号471（在这一模式中，32个导体的每一个携带不同的相位信号）。
为了选择多相信号471中的适当几个，将从环路滤波器接收到的每个十六比特值的5个最高有效位470供应到查找表473。查找表473的输出确定多相信号471中的哪一个将由多路复用器474供应作为导体475上的0o信号，多相信号471中的哪一个将由多路复用器476供应作为导体477上的90°信号，多相信号471中的哪一个将由多路复用器478供应作为导体479上的180°信号，以及多相信号471中的哪一个将由多路复用器480供应作为导体481上的270°信号。查找表473提供从进来的五比特值470的映射，该进来的五比特值470指示对于0°、90°、180°和270°中的每一个选择的多相信号是否要被提前、保持还是推迟。控制多路复用器474、476、478和480的该五比特选择信号选择它们各自的多路复用器以使得由多路复用器选择的多相信号中的一些一起在相位上向前移位，或者在相位上保持或者在相位上向后移位。导体475、477、479和481上的这四个信号的相位的这一调整产生采样时间的位置在进来的数据的每一个比特时间内的提前、保持或推迟。
存在四相时钟生成器部分469的两种模式，精细模式和粗糙模式。精细模式是较高功率模式，而粗糙模式是较低功率模式。使用这两种模式中的哪一种由一个比特的FINE SELECT输入信号63确定。如果选择了精细模式，则需要三十二个相位信号并且使多路复用器474、476、478和480选择32个相位中的一个。多相插值器481从PLL接收八个相位472，并且由此插入32个相位用于更加精细的相位解析。类似地，查找表473控制每一个多路复用器以选择32个可能的输入信号中的一个。在精细模式中，从多相插值器481进来的32个导体中的每一个携带不同相位的信号。如果选择粗糙模式，则每一个多路复用器474、476、478和480仅选择16个不同相位中的一个。多相插值器481从PLL接收四个相位并且由此插入供应到多路复用器的十六个相位。在粗糙模式中，来自多相插值器481的三十二个导体的每一个连续对携带不同相位的信号，因此仅存在由多相插值器481提供的十六个不同的相位。
图16是PLL12的简化图。PLL12包括相位检测器482、环路滤波器483、八相VCO484和环路分频器485。进来的参考时钟REF_FREQ可以例如从晶体振荡器或其它高精度参考获得。VCO484不是仅输出具有受控频率的一个信号，VCO484在八个不同的均匀间隔的相位处输出信号的八个版本。将这八个信号供应到时钟阻止电路486。如果FINE SELECT信号63选择精细模式，则所有八个版本的时钟信号都经过时钟阻止电路486并且到达八个导体487上。这八个导体487将这八个版本的主时钟供应到图15的四相时钟生成器469，如上面在精细模式中描述的。然而，如果FINESELECT信号63选择粗糙模式，则不驱动来自时钟阻止电路486的八个导体487的每隔一个导体。只有四个不同的相位信号从时钟阻止电路486驱动出来，并且结果，与驱动所有八个导体的精细操作模式相比较，节省了功率。
图17是说明从PLL12输出到导体487上的信号的图表。图表的中间列代表精细模式操作。使用时钟信号驱动所有八个导体，并且每一个信号具有不同的相位。图表的最右列代表粗糙模式操作。仅使用时钟信号驱动八个导体中的一半。
图18是发射电路的简化图。控制器6供应八比特并行数据用于发射。以125MHz的速率供应八比特值。串化器14执行如上结合解串器19描述的解串操作的逆操作。串化器14根据进来的数据流生成偶信号和奇信号，并且然后使用这些偶信号和奇信号来将数据向上采样为单个串行流。产生的向上采样的数据的串行流具有千兆比特每秒的输出数据速率。预驱动器488是采用数字比特的进来的单端流并且根据这一流生成两个差分模拟输出信号的模拟放大器。一个信号经由导体491供应到输出驱动器489。另一信号经由导体492供应到输出驱动器490。输出驱动器489和490具有数字受控的输出阻抗。输出阻抗越低，被驱动的信号越强，但是消耗的功率越多。多比特数字信号OUTPUT_VALUE确定这一输出阻抗并且是图3中所示的设置54。
每一个电流源符号493和494是受控电流源。当数据输入信号具有数字逻辑1值时该电流源接通，并且供应电流的电流受限量，但是当数据输入信号具有数字逻辑0值时，该电流源关闭，并且不供应任何电流。电流源在接通时供应的最大电流量由OUTPUT_VALUE信号确定。当位于端子TX+或TX-中的一个上的信号转变为高时，相关联的电流源尝试供应其电流的电流受限量。这使得输出端子上的电压升高，直到该电压达到电源电压（SUPPLY POWER），在这一点上，该电流源是电压受限的并且提供很小的电流。当该端子上的信号转变为低时，相关联的电流源关闭，以使得通过下拉发射机和SerDes链路的另一端上的接收机中的阻抗而将输出端子上的电压下拉到接地电势。
图19是示出了降低SerDes接收机的输入阻抗如何导致降低发射机的SerDes驱动器的功耗的图。将图1的SerDes发射机15的缓存490表示为在图19的左侧。将图1的SerDes接收机38的一半495表示为在图19的右侧。当信号DATAB转换为数字逻辑低时，电流源494接通。端子TX-上的电压升高以转换为高。将由电流源494提供的电流在经过发射机中的阻抗496接地的电流路径497和经过接收机495中的电阻404接地的电流路径498之间分离。电流源494由供电导体490A上的固定电源电压供电，并且电流源494能够提供相对大量的电流，因此在图19的电路中，由电流源494提供的电流量实际上受限于发射机的电阻496和接收机的电阻404。因此，降低电阻404使得从发射机的电流源494汲取更多的电流。相反，增加电阻404使得从发射机的电流源494汲取更少的电流。增加接收机的输入阻抗也就是降低发射机中的功耗。导体30具有通常被称为线性阻抗的接地阻抗（例如，50欧姆接地）。不是在传统上将发射机的输出阻抗和接收机的输入阻抗匹配到线性阻抗，而是使接收机的输入阻抗故意高于该线性阻抗以便降低整个系统中的功耗。控制不匹配的程度以保持比特误码率在可接受的范围内，其中该可接受的范围的下限基本上大于零。该SerDes链路不被操作以使比特误差最小化，而是使比特误码率可接受，并且与传输线路按照惯例端接的情况相比较，功耗得以降低。通过在SerDes接收机中提供能够检测和校正单个比特误差的误差检测和纠错电路，降低或消除了重传以经过SerDes链路成功地通信数据的需求，尽管事实是将可接受的比特误码率范围的下限设置为基本上大于零。
图20是示出了处理器集成电路3中的SerDes设备2中的功耗的分解的圆形分格统计图表。对于该图表的每一部分，不在括号中的百分比数目指示操作在较高功率模式中时消耗的总功耗的百分比，而括号中的百分比数目指示操作在较低功率模式中时节省的总功耗的百分比。例如，“RX ANA4%（2%）”指示在较低功率模式中SerDes接收机RX的模拟部分消耗（整个SerDes设备2的）总功耗的百分之四。“RX ANA4%（2%）”的2%指示在较低功率模式中，通过操作在较低功率模式中，SerDe接收机RX的模拟部分中节省了（整个SerDes设备2的总功耗）整体总功耗的百分之二。在该图表中，“DIG”表示电路的数字部分，并且“ANA”表示电路的模拟部分。“RX”表示SerDes接收机RX；“CDR”表示时钟和数据恢复电路；“PLL”表示锁相环；“CLK TREE”表示将每一个时钟相位分布到其各自目的地的活动时钟缓存和互连，并且“TX”表示SerDes发射机TX。在这一实施例中，在SerDes链路的SerDes接收机中能够比在SerDes链路的SerDes发射机部分中节省更多的功耗。
图21是表示SerDes设备2在较高功率模式中和较低功率模式中的总功耗的图表。对于较低功率模式均衡器开启的“-20.5%”标注表示功耗比在较高功率模式中低20.5%。
图22-24说明了其中处理器集成电路3和存储器集成电路5之间的SerDes链路具有不同量的频带限制的示例。图22示出了其中SerDes链路是宽带信道的示例。加粗的双向箭头507表示该宽带信道。处理器集成电路3位于POP（层叠封装）组件502的第一封装500中，并且存储器集成电路5位于该POP组件502的第二封装501中。信道从一个集成电路延伸，经过其封装，经过POP的焊球进入另一封装，并且到达另一集成电路。不存在由于信道中的频带限制造成的比特误码率。因此，均衡的高频增强被禁止，并且动态地采用上面描述的所有其它功率节省特征以降低功耗。
图23示出了其中SerDes链路是稍微频带受限的信道的示例。对集成电路3和5进行封装，并且将封装500和501安装在PCB（印刷电路板）上，以使得该SerDes链路从一个集成电路延伸，经过其封装，经过PCB上的迹线和导体503，经过另一封装，并且到达另一集成电路。因此，均衡的高频增强被使能并且被动态使用，并且动态地采用上面描述的所有其它功率节省特征以降低功耗。
图24示出了其中SerDes链路是明显频带受限的信道的示例。存储器集成电路5位于作为记忆棒一部分的封装501中。记忆棒插入到母板PCB上的连接器中。图中的连接器符号504代表这一连接器。处理器集成电路3位于封装500中，并且这一封装500位于被转而安装在PCB上的插座中。该插座由连接器符号505表示。SerDes链路506从处理器集成电路3延伸，经过其封装500，经过插座505，经过PCB，经过PCB上的记忆棒连接器504，进入记忆棒中，经过存储器集成电路的封装501，并且到达存储器集成电路5。因此，均衡的高频增强被使能并且被动态使用，并且动态地采用上面描述的所有其它功率节省特征以降低功耗。
在第一示例中，处理器集成电路3的CPU25在加电和初始化时读取配置信息（指示信道类型和/或特性的信息），并且根据该配置信息确定其信道环境。以其对环境确定的了解为基础，CPU25经由总线机制27将SerDes控制器配置为处于适当的功耗节省模式中。符号27不仅仅代表某一具体总线宽度的单个并行总线，而是更通常地代表可以包括一个或多个总线和其它电路的总线机制。在第二示例中，CPU和SerDes控制器使用检测到的比特误码率来检测信道类型，并将SerDes低功率电路自动地配置为处于对于检测出的信道类型的适当的功耗模式中。这一自动配置允许在不同类型的产品和系统中采用相同的SerDes接口设计，而不需要读取特殊的配置信息。这一自动配置还允许在单个产品的不同制造变形上实现逐个单元的优化性能（优化的功耗与比特误码率折中）。单个单元的SerDes接口可以随着该单元操作的时间自动地重新配置它自身以优化性能（优化的功耗与比特误码率折中），以便适应随着时间改变的操作参数并且适应该单元的操作环境的改变。
在一个或多个示例性实施例中，可以将所描述的功能实现在硬件、软件、固件，或它们的任意结合中。如果实现在软件中，则可以将所述功能存储在计算机可读介质上或者可以作为一条或多条指令或代码在该计算机可读介质上进行传输。计算机可读介质包括计算机存储介质和通信介质，通信介质包括便于将计算机程序从一个地方转移到另一地方的任何介质。存储介质可以是计算机可以存取的任何可用介质。通过示例而非限制的方式，这样的计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或者其它光盘存储、磁盘存储或其它磁存储设备，或者可以用于以指令或数据结构的形式携带或存储期望程序代码，并且能够由计算机进行存取的任何其它介质。此外，任何连接也都可以被适当地称作计算机可读介质。例如，如果使用同轴电缆、纤维光缆、双绞线、数字用户线（DSL）、或诸如红外、无线和微波的无线技术从网站、服务器、或其它远程源传输软件，则该同轴电缆、纤维光缆、双绞线、DSL、或诸如红外、无线和微波的无线技术包含在介质的定义中。如本文使用的，磁盘和光盘包括压缩光盘（CD）、激光光盘、光学光盘、数字多用途光盘（DVD）、软磁盘和蓝光光盘，其中，磁盘通常磁性地再现数据，而光盘则使用激光光学地再现数据。上述的结合也应该包含在计算机可读介质的范围内。在一个示例中，一组处理器可执行指令位于图1的存储器中。该组指令的执行使控制器6配置SerDes接收机8以如上所述地均衡比特误码率和功耗。在另一示例中，控制器6包括存储指令的存储器。控制器6内的处理器执行这些指令并且配置SerDes接收机。
尽管上面出于指导目的描述了某些特定实施例，但是本专利文献的教导具有一般适用性并且不局限于上面描述的特定实施例。术语较低功率模式和术语较高功率模式在上面的描述中用作两种可能的功率模式的示例，但是应该理解的是，如上所述的具有较低功率模式和较高功率模式的SerDes接收机和SerDes发射机的每一个部分实际上可以具有很多不同的功率模式，较低功率模式和较高功率模式仅仅是其中的两种。整个SerDes接收机或整个SerDes发射机同样可以具有较低功率模式和较高功率模式，但是应该理解的是，这些中的每一个可以实际上具有多种不同的功率模式。例如，在SerDes接收机8中，功耗设置53确定SerDes接收机的功率模式。因此，在不偏离下面阐述的权利要求的范围的情况下，可以实践所描述的特定实施例的各种特征的各种修改、改编和组合。

Claims (47)

1.一种方法，包括：
在经过（串化器/解串器）SerDes链路的信息的传送中使用SerDes电路，其中，所述SerDes电路取自由下面各项构成的组：经过所述SerDes链路发射信息的SerDes发射机，以及从所述SerDes链路接收信息的SerDes接收机；并且
控制所述SerDes电路的功耗，以使得所述SerDes链路的误码率基本上维持在误码率下限和误码率上限之间，其中，所述误码率下限基本上大于零，其中，随着所述控制的发生，所述功耗在某些时间增加，并且所述功耗在其它时间减少。
2.一种装置，包括：
可操作地耦接到（串化器/解串器）SerDes电路的控制器，其中，所述SerDes电路适用于经过SerDes链路传送信息，其中，所述控制器适用于控制所述SerDes电路的功耗，以使得所述SerDes链路的误码率基本上维持在误码率下限和误码率上限之间，其中，所述误码率下限基本上大于零，其中，随着所述控制的发生，所述功耗在某些时间增加，并且所述功耗在其它时间减少。
3.如权利要求2所述的装置，其中，所述控制器是第一SerDes设备的一部分，其中，所述SerDes电路是第二SerDes设备的一部分，并且其中，所述SerDes链路在所述第一SerDes设备和所述第二SerDes设备之间延伸。
4.如权利要求2所述的装置，其中，所述控制器和所述SerDes电路是第一SerDes设备的一部分，并且其中，所述SerDes链路在所述第一SerDes设备和第二SerDes设备之间延伸。
5.一种方法，包括：
（a）确定（串化器/解串器）SerDes链路的误码率，其中，通过SerDes接收机接收经过所述SerDes链路传递的信息；并且
（b）控制所述SerDes接收机的功耗设置，以使得所述误码率基本上维持在误码率下限和误码率上限之间，其中，所述误码率下限基本上大于零，其中，（b）的所述控制包括：
如果确定所述误码率低于所述误码率下限，则调整所述功耗设置以降低所述SerDes接收机的功耗，以使得所述误码率增加到基本上等于或大于所述误码率下限，并且
如果确定所述误码率高于所述误码率上限，则调整所述功耗设置以增加所述SerDes接收机的功耗，以使得所述误码率减少到基本上等于或小于所述误码率上限，其中，随着（b）的所述控制的发生，所述功耗在某些时间增加，并且所述功耗在其它时间减少。
6.如权利要求5所述的方法，其中，（a）的所述确定和（b）的所述控制发生在电池供电的移动通信设备中，并且其中，所述SerDes链路设置在所述电池供电的移动通信设备中。
7.如权利要求5所述的方法，其中，所述SerDes链路从电池供电的移动通信设备中的第一集成电路延伸到所述电池供电的移动通信设备中的第二集成电路。
8.如权利要求5所述的方法，其中，通过包括所述SerDes接收机的第一集成电路执行（a）的所述确定和（b）的所述控制，其中，从作为第二集成电路的一部分的SerDes发射机接收经过所述SerDes链路传递的所述信息，其中，所述第一集成电路包括中央处理单元（CPU），其中，所述第二集成电路包括存储器，所述方法进一步包括：
使用所述SerDes链路的所述SerDes接收机存取所述第二集成电路的所述存储器，其中，所述第一集成电路的所述CPU执行所述存取。
9.如权利要求5所述的方法，其中，通过集成电路执行（a）的所述确定和（b）的所述控制，其中，所述集成电路包括所述SerDes接收机，并且其中，（a）的所述确定包括：
经由所述SerDes接收机接收信息，其中，所述信息包括数据部分和误差检测码部分；并且
在所述集成电路上使用误差检测电路以使用所述误差检测码部分来检测所述数据部分中的一个或多个比特误差。
10.如权利要求9所述的方法，其中，所述误差检测码部分取自由下面各项构成的组：纠错码、误差检测和纠错码以及CRC（循环冗余码）码。
11.如权利要求9所述的方法，其中，（a）的所述确定进一步包括：
维持检测到的比特误差的数量的和；并且
维持没有误差地接收到的比特的数量的和。
12.如权利要求5所述的方法，其中，所述SerDes接收机包括环路滤波器，并且其中，所述功耗设置包括所述环路滤波器的设置。
13.如权利要求5所述的方法，其中，所述SerDes接收机包括数字滤波器，并且其中，所述功耗设置是防止向所述数字滤波器的一部分供应数字时钟信号的设置。
14.如权利要求5所述的方法，其中，所述SerDes接收机包括时钟和数据恢复电路，并且其中，所述功耗设置包括所述时钟和数据恢复电路的设置。
15.如权利要求5所述的方法，其中，所述SerDes接收机包括均衡器，并且其中，所述功耗设置包括所述均衡器的设置。
16.如权利要求5所述的方法，其中，所述SerDes接收机包括均衡器，并且其中，所述功耗设置包括使能所述均衡器的高频增强的设置。
17.如权利要求5所述的方法，其中，所述SerDes接收机包括输出多相时钟信号的锁相环（PLL），并且其中，所述功耗设置包括所述PLL的设置。
18.如权利要求5所述的方法，其中，所述SerDes接收机具有输入阻抗，并且其中，所述功耗设置包括确定所述SerDes接收机的所述输入阻抗的设置。
19.一种方法，包括：
（a）确定第一（串化器/解串器）SerDes链路的误码率，其中，通过SerDes接收机接收经过所述第一SerDes链路传递的信息；并且
（b）控制所述SerDes接收机的输入阻抗，以使得所述误码率基本上维持在误码率下限和误码率上限之间，其中，所述误码率下限基本上大于零，其中，（b）的所述控制包括：
如果确定所述误码率低于所述误码率下限，则调整所述输入阻抗设置以增加所述SerDes接收机的所述输入阻抗，以使得所述误码率增加到基本上等于或大于所述误码率下限，并且
如果确定所述误码率高于所述误码率上限，则调整所述输入阻抗设置以降低所述SerDes接收机的所述输入阻抗，以使得所述误码率降低到基本上等于或小于所述误码率上限，其中，随着（b）的所述控制的发生，所述SerDes接收机的输入阻抗在某些时间增加，并且所述SerDes接收机的输入阻抗在其它时间减少。
20.如权利要求19所述的方法，其中，在第一集成电路上执行在（a）中所述误码率的确定，并且其中，所述SerDes接收机是第二集成电路的一部分。
21.如权利要求19所述的方法，其中，通过第一集成电路的SerDes发射机输出（a）中经过所述第一SerDes链路传递的所述信息，其中，接收（a）中的所述信息的所述SerDes接收机是第二集成电路的一部分，并且其中，通过所述第一集成电路执行（a）的所述确定和（b）的所述控制。
22.如权利要求19所述的方法，进一步包括：
使用分组中的误差信息来确定所述误码率，其中，经由第二SerDes链路将所述分组接收到第一集成电路上，其中，通过所述第一集成电路执行（a）的所述确定，并且其中，所述SerDes接收机不是所述第一集成电路的一部分。
23.如权利要求22所述的方法，其中，所述分组是保持活动同步分组。
24.如权利要求22所述的方法，其中，所述误差信息与经过（a）中的第一SerDes链路传递的所述信息有关。
25.如权利要求22所述的方法，其中，第二集成电路中的电路检测在（a）中经过所述SerDes链路传递的所述信息中的误差，并且根据所述误差生成所述误差信息，并且其中，所述第二集成电路将所述误差信息结合到所述分组中并且将所述分组经由所述第二SerDes链路发射到所述第一集成电路。
26.如权利要求20所述的方法，其中，所述第一集成电路通过经由所述第一SerDes链路向所述第二集成电路发射分组来执行（b）的所述控制，其中，发射到所述第二集成电路的所述分组包括所述输入阻抗设置，并且其中，将所述输入阻抗设置供应到所述第二集成电路的所述SerDes接收机。
27.如权利要求26所述的方法，其中，所述分组是控制分组。
28.如权利要求19所述的方法，其中，通过包括SerDes发射机的第一集成电路执行（a）的所述确定和（b）的所述控制，其中，从所述SerDes发射机发射经过所述第一SerDes链路传递的所述信息，并且其中，所述SerDes接收机是第二集成电路的一部分，其中，所述第一集成电路包括中央处理单元（CPU），其中，所述第二集成电路包括存储器，并且其中，所述第一集成电路的所述CPU使用所述第一SerDes链路来存取所述第二集成电路的所述存储器。
29.如权利要求19所述的方法，其中，通过位于电池供电的无线移动通信设备内的第一集成电路执行（a）的所述确定和（b）的所述控制。
30.一种方法，包括：
（a）经由从第一设备并且到第二设备上的第一SerDes链路接收第一SerDes通信，其中，在所述第二设备的SerDes接收机上接收所述第一SerDes通信；
（b）在所述第二设备上确定在所述第一SerDes通信中发生的误差，并且响应于所述确定，经过从所述第二设备到所述第一设备的第二SerDes链路发送第二SerDes通信，其中，所述第二SerDes通信包括与所述第一SerDes通信有关的误差信息；
（c）经由从所述第一设备并且到所述第二设备上的所述第一SerDes链路接收第三SerDes通信；并且
（d）使用所述第三SerDes通信中的信息来调整所述第二设备的所述SerDes接收机的输入阻抗设置。
31.如权利要求30所述的方法，其中，在（c）中接收到的所述第三SerDes通信中的所述信息是（b）中的所述误差信息的函数。
32.如权利要求30所述的方法，其中，通过第二集成电路执行（a）、（b）、（c）和（d），并且重复执行（a）、（b）、（c）和（d）多次，以使得所述第一SerDes链路的误码率基本上维持在误码率下限和误码率上限之间，其中，所述误码率下限基本上大于零。
33.一种集成电路，包括：
SerDes接收机；以及
耦接到所述SerDes接收机的控制器，其中，所述控制器确定对于包括所述SerDes接收机的SerDes链路的误码率，其中，所述控制器调整由所述控制器供应到所述SerDes接收机的功耗设置，以使得所述误码率基本上维持在误码率下限和误码率上限之间，并且其中，所述误码率下限基本上大于零。
34.如权利要求33所述的集成电路，其中，所述控制器包括检测经过所述SerDes链路进行的通信中的误差的误差检测电路，并且其中，所述控制器使用由所述误差检测电路生成的误差信息来确定对于所述SerDes链路的所述误码率。
35.如权利要求33所述的集成电路，其中，所述SerDes接收机包括环路滤波器，并且其中，所述功耗设置包括所述环路滤波器的设置。
36.如权利要求33所述的集成电路，其中，所述SerDes接收机包括数字滤波器，并且其中，所述功耗设置是防止向所述数字滤波器的一部分供应数字时钟信号的设置。
37.如权利要求33所述的集成电路，其中，所述SerDes接收机包括时钟和数据恢复电路，并且其中，所述功耗设置包括所述时钟和数据恢复电路的设置。
38.如权利要求33所述的集成电路，其中，所述SerDes接收机包括均衡器，并且其中，所述功耗设置包括所述均衡器的设置。
39.如权利要求33所述的集成电路，其中，所述SerDes接收机包括均衡器，并且其中，所述功耗设置包括使能所述均衡器的高频增强的设置。
40.如权利要求33所述的集成电路，其中，所述SerDes接收机包括输出多相时钟信号的锁相环（PLL），并且其中，所述功耗设置包括所述PLL的设置。
41.如权利要求33所述的集成电路，其中，所述SerDes接收机具有输入阻抗，并且其中，所述功耗设置包括确定所述SerDes接收机的所述输入阻抗的设置。
42.一种集成电路，包括：
适用于经由第二SerDes链路接收信息的第一SerDes接收机；
适用于经由第一SerDes链路向第二SerDes接收机发射信息的SerDes发射机；以及
耦接到所述第一SerDes接收机和所述SerDes发射机的控制器，其中，所述控制器经由所述第一SerDes接收机接收误差信息并且使用所述误差信息来确定所述第一SerDes链路的误码率，其中，所述控制器使所述SerDes发射机发射控制分组以调整所述第二SerDes接收机的输入阻抗，以使得所述第一SerDes链路的所述误码率基本上维持在误码率下限和误码率上限之间，其中，所述误码率下限基本上大于零。
43.如权利要求42所述的集成电路，其中，经过所述第二SerDes链路将所述误差信息接收到所述集成电路上，作为保持活动同步分组的一部分。
44.如权利要求42所述的集成电路，进一步包括：
执行经过所述第一SerDes链路和所述第二SerDes链路的存储器存取的中央处理器单元（CPU）。
45.一种集成电路，包括：
适用于经由第一SerDes链路接收信息的SerDes接收机，其中所述第一SerDes链路具有误码率；
适用于经由第二SerDes链路发射信息的SerDes发射机；以及
耦接到所述第一SerDes接收机和所述SerDes发射机的控制器，其中，所述控制器生成与经过所述第一SerDes链路的第一SerDes通信有关的误差信息，并且其中，所述控制器使所述误差信息在经过所述第二SerDes链路的第二SerDes通信中进行传送，并且其中，所述控制器在经由所述第一SerDes链路的第三SerDes通信中接收控制分组，并且响应于所述控制分组，调整所述第二SerDes接收机的输入阻抗，以使得所述第一SerDes链路的所述误码率基本上维持在误码率下限和误码率上限之间，其中，所述误码率下限基本上大于零。
46.如权利要求45所述的集成电路，其中，所述第二SerDes通信是保持活动同步分组的通信。
47.如权利要求45所述的集成电路，进一步包括：
耦接到所述控制器的存储器，其中，能够通过另一集成电路使用所述第一SerDes链路和所述第二SerDes链路来存取存储器。
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