CN102098248B - 具有自适应均衡能力的高速收发器 - Google Patents

Abstract

本发明公开一种具有自适应均衡能力的高速收发器，包括发射器和接收器，接收器进一步包括均衡器、时钟和数据恢复电路、8B/10B解码器、8B/10B错误计数器及自适应控制逻辑模块；其中，均衡器接收PCB线路上传输的信号并生成均衡信号；时钟和数据恢复电路接收均衡信号且检测锁定信号，并将锁定信号发送至自适应控制逻辑模块；8B/10B解码器接收时钟和数据恢复电路传送的信号且进行逻辑运算及错误检测，并生成错误标记；8B/10B错误计数器接收错误标记且累计出错率；自适应控制逻辑模块将出错率和锁定信号合并且生成控制均衡器增益的增益控制信号。本发明优点在于补偿了传输线损耗，提高抖动容限，降低了信号传输的出错率。

Description

具有自适应均衡能力的高速收发器

技术领域

本发明涉及高速收发器技术领域，尤其是与利用改进式数字控制自适应均衡来执行高速流量接收和传输的网络设备相关，且以可调均衡水平自动减少传输线损耗并符合动态改变信号接收/传输要求的高速收发器。

背景技术

目前，高速收发器(SERDES)作为一种信号转换设备，其运用范围覆盖通讯、计算机、工业和储存等多个领域，且通常被运用在芯片与芯片/模块之间或者在背板/电缆上传输大量数据的系统中。

进一步，在数据通信或交换结构应用上，高速收发器配置和系统操作是决定体系结构的核心环节，不过，由于高速收发器的常规系统配置仍面临一些技术上的局限，即，由长距离信号传输容易引起的信号损耗，该损耗必然会导致码间干扰(ISI)。

因此，为了减少系统复杂性、简化系统设计，避免码间干扰，具体应用时，通常使用特定应用集成电路(ASIC)将高速收发器设计为集成电路，并当作ASIC芯片中的一个嵌入式高速收发器进行工作，其中，包括一个嵌入的时钟和数据恢复(CDR)电路，该电路作为高速收发器接收端的一个关键电路，用以跟踪进来数据流的相位并生成与输出数据同步的恢复字节时钟(RBC)信号。

此外，当该嵌入的高速收发器ASIC芯片用于背板或交换卡时，高速信号传输距离或传输线的长度通常会大于30英寸，参见图1所示，由于信号分辨率差，高速收发器接收端的抖动容限退化，信号容易发生丢失，故经过长距离传输后，高速信号的眼图(表征顺序相邻信号波形质量的一种方式)几乎闭合。

而当高速信号在一条长的PCB线路上进行传输时，该高速信号则将会因PCB线路的电气属性而发生退化，其中，且该信号频率越高、PCB线路越长，则其退化程度会越高。该退化问题的产生究其原因是由PCB线路的带宽限制引起的。当数据速率高于线路带宽时，就会发生信号退化，参见图2所示(频率相关损耗曲线)，由于频率相关损耗主要由“集肤效应”引起，故随着数据速率的提高，电流往往在导线表面流动，数据速率越高，电流路径越窄，因此，导线电阻也越高。

在上述“集肤效应”中，集肤深度与信号频率的平方根成反比，导线的有效串联电阻与频率的平方根成正比，且在低频率时接近直流电阻。下列公式描述了这一现象：

$\frac{V_{\mathrm{out}}}{V_{\mathrm{in}}}{|}_{\mathrm{skin}}=\exp [-\sqrt{\frac{f}{f_s}}]$

公式中的fs＝(2Z0/Rsl)2，其中Rs是一个参数，表示导线尺寸和导体材料，1是线路的长度，Z0是PCB线路的特征阻抗。

出于上述原因，为了恢复数据和时钟、实现更高的抖动容限，因此，除了在发射器中集成电路以消除码间干扰外，且在接收器中也需要提供均衡器电路，以补偿传输线上的信号损耗。

由于上述均衡器电路是应用在接收器的一个功能，且用以抵消长传输线中的数据退化，故该接收器内部的均衡器必须具有高通滤波器的特性，而由于该滤波器的传递函数的设计与PCB线路的传递函数的设计正好相反，因此均衡器势必会抵消频率相关的损耗。

但是，由于PCB线路的传递函数与布线的几何尺寸(如长度、宽度和介电材料等)相关，即会随工艺、电压和温度的变化而变化，因此，必须对均衡器电路进行调整，以补偿那些变化，实际设计时还必须将均衡器电路的传递函数调整为与线路的传递函数相匹配。

针对上述，目前自适应均衡器通常采用模拟的方式实现，见图3所示，其为现有技术中接收器的模拟控制自适应均衡器电路。在电路中，输入信号通过均衡器且被均衡器分成两路进行发送，一路通过第一带通滤波器被发送出去，而另一路则被发送到定量反馈模块进行补偿，即，在该定量反馈模块中，输入信号在低频率所产生的基线漂移将得到补偿；又，进一步所述定量反馈模块的输出信号通过第二带通滤波器被发送出去。

其中，所述输入信号以及定量反馈模块的输出信号中特定频率的振幅在分别在所述第一带通滤波器、第二带通滤波器中进行比较，并进一步被送至运算放大器中，且用于调整放大器的增益。

综上所述，模拟自适应均衡的方式虽然可以会抵消频率相关的损耗，但仍然存在以下几个明显的缺陷：

1)自适应均衡电路设计要求有精确的模拟电路和设备匹配，该要求难以满足高速收发器的深亚微米集成电路设计技术；

2)初始调整完成后，传递函数曲线很少需要重新调整，无法实现调整其与线路的传递函数匹配；

3)由于模拟自适应均衡电路连接到信号路径，增加了高速数据传输线的负载，应用中，如果想保持相同的性能，则需要有更高的功率，模拟自适应环路一直都在消耗功率；

4)控制算法难以根据不同的应用环境进行改变。

发明内容

基于现有模拟自适应均衡器电路存在的缺陷，本发明的主要目的在于提供一种新型的，且可补充传输线损耗并进一步可提高高速收发器抖动容限的具有自适应均衡能力的高速收发器。

为了实现上述目的，本发明采用了下述技术方案：

所述具有自适应均衡能力的高速收发器包括发射器和接收器，其中，所述接收器包括均衡器、时钟和数据恢复电路、8B/10B解码器、8B/10B错误计数器以及自适应控制逻辑模块；所述均衡器接收PCB线路上传输的信号并生成均衡信号发送给时钟和数据恢复电路；所述时钟和数据恢复电路接收均衡器发送的信号且检测锁定信号以及对接收的信号进行采样和相位调整，并将锁定信号发送至自适应控制逻辑模块以及将采样和相位调整后的信号输入到8B/10B解码器中；所述8B/10B解码器接收该经采样和相位调整后的信号且进行逻辑运算以及错误检测，并根据检测到的错误生成错误标记；所述8B/10B错误计数器接收8B/10B解码器发送的错误标记且计算累计出错率，并将出错率传送给自适应控制逻辑模块；所述自适应控制逻辑模块接收8B/10B错误计数器发送的出错率以及时钟和数据恢复电路发送的锁定信号，且将该出错率和锁定信号进行合并生成控制均衡器增益的增益控制信号。

进一步，所述均衡器为模拟均衡器。

所述均衡器包括一用以调整均衡器操作的逻辑控制单元。

所述8B/10B解码器包括一用以检测错误数据的错误逻辑单元。

本发明所述具有自适应均衡能力的高速收发器具有以下优点：

1)通过提供一个新的系统高速收发器配置，即在接收器中增设一均衡器来补偿信号传输中传输线损耗，大大提高了高速收发器的抖动容限，结构简单，实用性强；

2)通过提供对错误信号的检测，且利用错误出错率来调整输入到均衡器的增益的方式，适当地补偿了均衡器，降低了信号传输的出错率，从而达到最优均衡。

附图说明

图1为现有技术中信号在PCB线路上传输40英寸后的眼图；

图2为现有技术中信号在PCB线路上传输40英寸的频率相关损耗示意图；

图3为现有技术中接收器的模拟控制自适应均衡器电路的功能框图；

图4为本发明所述具有自适应均衡能力高速收发器中接收器的自适应均衡器电路的功能框图。

具体实施方式

下面结合附图以及具体实施方式来对本发明所述具有自适应均衡能力的高速收发器作进一步的详细说明。

参照图4所示，在本发明所述具有自适应均衡能力的高速收发器中，所述接收器包括均衡器110、时钟和数据恢复电路120、8B/10B解码器130、8B/10B错误计数器140以及自适应控制逻辑模块150。

所述均衡器110用以接收PCB线路上传输的信号，且根据该信号生成一均衡信号并输出至时钟和数据恢复电路120。

进一步，实际应用时，该所述均衡器110可以为模拟均衡器，且在该均衡器110中还包括一用以调整均衡器110操作的逻辑控制单元(图中未示)。

所述时钟和数据恢复电路120接收均衡器110发送的信号且检测锁定信号以及对接收的信号进行采样和相位调整，并将锁定信号发送至自适应控制逻辑模块150以及将采样和相位调整后的信号输入到8B/10B解码器130中；其中，当检测到锁定信号时则发送至所述自适应控制逻辑模块150，且启动所述8B/10B解码器130、8B/10B错误计数器140以及自适应控制逻辑模块150，即通过将高速收发器时钟与高速收发器接收的数据对齐，来启动自适应控制逻辑以及出错率检测。

所述8B/10B解码器130接收所述时钟和数据恢复电路120经采样和相位调整后的信号后，且对其进行逻辑运算，又，当所述时钟和数据恢复电路120的锁定信号被锁定到进来的数据位，则会检测进来的数据位，判断是否存在错误，如果发现任何接收的数据带有一个编码错误或者一个运行时间不一致错误，则会生成错误标记并发送给8B/10B错误计数器进行错误累积计数。

所述8B/10B错误计数器140接收8B/10B解码器130发送的错误标记且计算累计出错率，并将出错率传送给自适应控制逻辑模块150。

所述自适应控制逻辑模块150接收8B/10B错误计数器140发送的出错率以及时钟和数据恢复电路120发送的锁定信号，且将该出错率和锁定信号进行合并生成控制均衡器增益的增益控制信号；其中，当时钟和恢复电路120检测到一个数据的锁定信号并将其发送到自适应控制逻辑模块150时，该自适应控制逻辑模块150即开始调整均衡器110的增益，执行信号增益，且实际应用时，在该自适应控制逻辑模块150中设定有出错率阈值，当出错率低于该设定的阈值，则自适应控制逻辑模块150对均衡器的增益的调制将一直进行，否则，则反之。

在本发明具体应用中，自适应控制逻辑模块150主要执行以下功能：

A、收集错误信息；

B、在时序窗口计算出错率；

C、保存一组增益控制参数；

D、将控制参数发送给均衡器。

此外，在本发明中，所述8B/10B解码器130还配有一个错误逻辑单元(图中未示)，其用来检测错误数据，以使得通过减少数据传输损耗来提高数据接收性能，每当其检测到一个错误数据后，则会生成一错误标记并发送给8B/10B错误计数器去对出错率进行计数。

所述8B/10B错误计数器140和自适应控制逻辑模块150可通过现场可编程门阵列(FPGA)实现。

本发明中所述自适应均衡的工作原理如下：

首先，建立用以锁定到进来数据位的时钟信号以及将均衡器110的值设置为频率可调范围的中间值。

其次，时钟和数据恢复(CDR)电路120检测锁定信号，且将检测的锁定信号输入到自适应控制逻辑模块150，以及启动8B/10B解码器120、8B/10B错误计数器140和自适应控制逻辑150工作；其中，一旦锁定信号被锁定到进来的数据位，8B/10B编码器/解码器130就会检测进来的数据位，判断其是否存在错误，例如，是否存在8B/10B编码错误和运行时不一致；如果存在错误，8B/10B错误计数器140会把错误累积并将此信息发送到自适应控制逻辑150；随即自适应控制逻辑模块150会根据该信息计算某一时序窗口中的出错率，当自适应控制逻辑模块150计算出的出错率要高于预定的阈值，或者当时钟和数据恢复电路120无法满足设计要求时，自适应控制逻辑模块150则会控制均衡器110的参数，即调整均衡器110的RC参数，以提高该均衡器110增益。

其中，本发明通过调整均衡器110的传递曲线来补偿信号损耗，使8B/10B解码器130中实施的错误检测逻辑所生成的出错率降低，且通过调整增益控制，达到了更小化的出错率。

上述自适应均衡的具体过程如下：

1)将均衡器110的值设置为频率可调范围的中间值；

2)时钟和数据恢复电路120报告“锁定”后，自适应控制逻辑150将把均衡增益控制的值设置为最小。

3)在8B/10B错误计数器140上进行复位操作，并在一段给定时间后检查计数器140；

4)把增益控制的值增加1；

5)重复第3步和第4步，直到达到最大增益控制；

6)找出没有任何错误的设置，将增益控制的值设为无误设置的中间值，例如，假设无误设置的值为3，4，5，6，7，那么就将增益控制的值设为5；

7)将自适应控制逻辑模块150设置为睡眠模式，直到系统再次调用它。

因此，具体应用时，高速收发器可在上电或强制校准过程中启动自适应均衡功能，均衡参数则会被自动调整，且直至时钟和数据恢复电路110达到最小化的出错率，然后所述自适应控制逻辑模块150会发送一个训练完成信号以结束该调整过程，随即该高速收发器便可以准备接收正常的数据流量。

以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (1)

1.一种具有自适应均衡能力的高速收发器，包括发射器和接收器，其特征在于，所述接收器包括均衡器、时钟和数据恢复电路、8B／10B解码器、8B／10B错误计数器以及自适应控制逻辑模块；其中，所述均衡器接收PCB线路上传输的信号并生成均衡信号发送给时钟和数据恢复电路；所述时钟和数据恢复电路接收均衡器发送的信号且检测锁定信号以及对接收的信号进行采样和相位调整，并将锁定信号发送至自适应控制逻辑模块以及将采样和相位调整后的信号输入到8B／10B解码器中；所述8B／10B解码器接收经采样和相位调整后的信号且进行逻辑运算以及错误检测，并根据检测到的错误生成错误标记；所述8B／10B错误计数器接收8B／10B解码器发送的错误标记且计算累计出错率，并将出错率传送给自适应控制逻辑模块；所述自适应控制逻辑模块接收8B／10B错误计数器发送的出错率以及时钟和数据恢复电路发送的锁定信号，且将该出错率和锁定信号进行合并生成控制均衡器增益的增益控制信号，所述均衡器为模拟均衡器，所述均衡器包括一用以调整均衡器操作的逻辑控制单元，所述时钟和数据恢复电路为通过将高速收发器时钟与高速收发器接收的数据对齐，来启动自适应控制逻辑以及出错率检测；所述8B／10B解码器包括一用以检测错误数据的错误逻辑单元。

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