JP2014506395A - 成形体を有する電子ユニットを製造する方法 - Google Patents

成形体を有する電子ユニットを製造する方法 Download PDF

Info

Publication number
JP2014506395A
JP2014506395A JP2013543669A JP2013543669A JP2014506395A JP 2014506395 A JP2014506395 A JP 2014506395A JP 2013543669 A JP2013543669 A JP 2013543669A JP 2013543669 A JP2013543669 A JP 2013543669A JP 2014506395 A JP2014506395 A JP 2014506395A
Authority
JP
Japan
Prior art keywords
molding material
molding
tool
molded body
electronic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013543669A
Other languages
English (en)
Other versions
JP5822943B2 (ja
Inventor
グラウフ ゲアハート
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Publication of JP2014506395A publication Critical patent/JP2014506395A/ja
Application granted granted Critical
Publication of JP5822943B2 publication Critical patent/JP5822943B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913Assembling to base an electrical component, e.g., capacitor, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Injection Moulding Of Plastics Or The Like (AREA)
  • Moulds For Moulding Plastics Or The Like (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Casting Or Compression Moulding Of Plastics Or The Like (AREA)
  • Moulds, Cores, Or Mandrels (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Press-Shaping Or Shaping Using Conveyers (AREA)

Abstract

本発明は、少なくとも1つの電子コンポーネント(3,4)と、この電子コンポーネント(3,4)を少なくとも部分的に包囲する成形体(2)とを有する電子ユニット(1)を製造する方法に関しており、この方法は、つぎのステップを有する。すなわち、
少なくとも1つの電子コンポーネント(3,4)を、閉じられていないツール型枠(10)に入れるステップと、
第1成形材料(21)および第2成形材料(22)を上記成形ツール(10)の空所(13)に供給するステップとを有しており、上記の第1成形材料は、第2成形材料とは異なり、
上記の方法はさらに成形ツール(10)を閉じるステップを有しており、この成型ツール(10)を閉じるステップを上記の第1成形材料(21)および第2成形材料(22)を供給する前または同時に行なう。

Description

従来の技術
本発明は、成形体を有する電子ユニットを製造する方法ならびにこのような電子ユニットに関する。
成形体を有する電子ユニットはこれまでつぎのようなものが公知である。すなわち、例えば装着済みプリント基板またはセンサなどのような電子ユニットが、リードフレームまたはセラミック基板上で、成形材料からなる成形体によって部分的または完全に包囲されているものが公知である。完全に包囲される電子ユニットでは、電気コンタクト素子は、上記の成形体の外側面まで導かれている。公知の電子ユニットでは、電子ユニットを埋め込むためにただ1つの成形材料しか使用されないため、確かに1つのステップにおいて比較的迅速に製造できるが、例えば種々異なる量の熱を発生する種々異なる電子ユニットへの適合化を行うことはできなかったのである。したがって簡単かつコスト的に有利な電子ユニットの製造方法、ならびに、電子ユニットの種々異なる要求に対応する電子ユニットを提供することができればこれは望ましいことである。
発明の開示
これに対して請求項1の特徴的構成を有する本発明の電子ユニットであって、少なくとも1つの電子コンポーネントと、この電子コンポーネントを少なくとも部分的に包囲する成形体とを有する電子ユニットを製造するための方法は、種々異なる電子コンポーネントの固有の要求に応じて選択することの可能な2つまたはそれ以上の成形材料を使用できるという利点を有する。ここでは殊に、上記の少なくとも1つの電子素子が少なくとも部分的に、有利には完全に第1の成形材料によって包囲されるようにする。さらに、有利には上記の第1成形材料によって包囲されていない少なくとも1つの電子素子の領域が、少なくとも部分的に、有利には完全に第2成形材料および/または別の成形材料によって包囲されるようにする。また択一的または付加的には、別の電子素子が少なくとも部分的に、有利には完全に第2成形材料および/または別の成形材料によって包囲されるようにする。「包囲する」とは、殊に各成形材料が各電子素子に直接接触することを意味する。成形体を形成するために上記の2つまたはそれ以上の成形材料を局所的に分散させて配置することにより、各電子素子は、例えば熱、膨張、機械的負荷などについてのその固有の要求に依存して、これに対して調整した成形材料によって包囲されることが保証される。この際に本発明による方法は極めて経済的なままに留まっており、殊に多くの生産個数に対しても有利である。本発明による方法には、閉じられていない成形ツールに1つまたは複数の電子コンポーネントを挿入するステップと、この成形ツールの空所に少なくとも2つの異なる成形材料を供給するステップと、この成形ツールを閉じるステップとが含まれている。この成形ツールは、上記の成形材料を供給する前またはこれと同時に閉じることができる。ここでは、上記の成形ツールを閉じるのと成形材料の供給とを同時に行う際には、成形材料が成形ツールから出ることがないようにすることに注意しなければならないことを述べておく。上記の電子コンポーネントは有利にはプリント基板またはリードフレームまたはセラミック基板であり、その上には、例えば、センサ、チップ、IC、パワートランジスタ、コンデンサ、コイル、抵抗などの別の種々異なる電子コンポーネントを配置することができる。本発明による方法は、車両用制御装置または別の車両用電子ユニットを製造するのに殊に有利に使用される。
従属請求項には本発明の殊に有利な発展形態が示されている。
種々異なる成形材料を殊に迅速に上記の成形ツールに充填できるようにするため、複数の成形材料を有利には同時に供給する。
殊に有利には第1成形材料を第1圧力ピストンによって、また第2成形材料を第2圧力ピストンによって供給する。
上記の成形材料の混合を回避するため、有利には分離素子を設ける。この分離素子は、電子コンポーネントに接するかまたは例えば接着、溶接または半田付けによって電子コンポーネントに固定されており、この分離素子は、上記の成形ツールのツール壁部と共に、この成形ツール内の空所を分割する。したがって分離素子により、電子コンポーネントおよびツール壁部における密閉が行われるため、成形体を構成する成形材料を明確に定めて分離することが可能になる。これにより、例えば第1電子素子は、第1成形材料によって成形体の外側領域まで完全に包囲され、第1成形材料は分離素子に接する。さらに、例えば別の電子素子は第2成形材料によって成形体の外側領域まで包囲される。第2成形材料は、上記の1つの分離素子により、第1成形材料から分離される。これらの分離素子は有利にはプラスチック製である。
本発明の別の有利な実施形態によれば、上記の空所に供給される成形材料をガイドするためのガイド素子が設けられる。これらのガイド素子は、上の成形ツールにおよび/または電子コンポーネントに、および/または固定されていない挿入部分として設けられている。これらのガイド素子により、供給される成形ペーストの流れをガイドすることができるため、例えば、上記の成形体の所望の部分領域において2つの成形材料を所期のように混合させることができる。これにより、成形過程中に純粋な2つの成形材料を混合することにより、種々異なる特性を有する第3成形材料を作製する別の可能性が得られるのである。
上の成形ツールの空所を殊に高速かつ均一に充填するため、第1および第2成形材料は有利には、互いに反対側から上記の成形ツールに供給される。
成形材料として有利には、殊にその固有弾性率が異なるなどの材料特性の異なるプラスチックを使用する。
さらに本発明は、例えば車両用電子制御装置のような電子ユニットに関しており、この電子ユニットには、少なくとも1つの電子コンポーネント、例えば種々異なる電子コンポーネント(例えばチップ)を有するプリント基板と、電子コンポーネントを少なくとも部分的に包囲する成形体とを有する。この成形体は、相異なる少なくとも2つの成形材料から作製される。殊に上記の少なくとも1つの電子素子は、少なくとも部分的に、有利には完全に第1成形材料によって包囲される。さらに第1成形材料によって包囲されない上記の少なくとも1つの電子素子の領域は、少なくとも部分的に、有利に完全に上記の第2成形材料および/または別の成形材料によって包囲される。有利には択一的または付加的に別の電子素子が、少なくとも部分的に、有利には完全に第2成形材料および/または別の成形材料によって包囲される。これにより、各成形材料を選択することにより、種々異なる電子コンポーネントの固有の状況に個別の適合化を行なうことができる。
有利には本発明による電子ユニットにはさらに少なくとも1つの分離素子が含まれており,この分離素子は、上記の成形体に配置されており、第1成形材料を第2成形材料から分離する。これにより、上記の成形材料が混ざり合うことなく、2つの成形材料を厳密に分離することができる。殊に有利には上記の分離素子は、電子コンポーネントに直接配置されるかまたは択一的に分離素子はまさに電子素子そのものである。
本発明の別の有利な実施形態によれば、本発明による電子ユニットには有利には少なくとも1つのガイド素子が含まれており、このガイド素子は上記の成形体に配置される。このガイド素子は、上記の成形体を作製する際に、供給される成形材料の流れをガイドするために使用される。このガイド素子は一方では上の成形ツールにおける成形材料のガイドを定めることができ、他方では複数の材料の流れを相応にガイドすることにより、相異なる2つの成形材料を所期のように混ぜ合わせることもできる。このガイド素子は有利にはプラスチックから作製される。
以下では、添付の図面を参照して本発明の有利な実施例を詳しく説明する。
本発明の第1実施例による電子ユニットの概略断面図である。 図1のユニットを作製するためのツール構造の概略断面図である。 電子コンポーネントが挿入された、本発明の第2実施例による電子コンポーネントを作製するための成形ツールの概略平面図である。 図3の線III−IIIに沿った概略断面図である。 成形材料の供給を示す、図3に相応する概略平面図である。 図5の線VI−VIに沿った概略断面図である。
本発明の有利な実施形態
以下では、図1および2を参照して、本発明の第1の有利な実施例による方法ならびに電子ユニット1を詳しく説明する。
図1からわかるようにこの電子ユニットは、成形体2と、多数の電子コンポーネント、例えばプリント基板3と、このプリント基板に配置される多数の電子素子4とを有している。さらに2つの導体端子5が電子コンポーネント1から引き出されている。
第1実施例の成形体2は、第1成形材料21および第2成形材料22によって作製される。これらの成形材料は、例えば可塑特性の異なる相異なるプラスチックである。さらに電子ユニット1にはプラスチックから作製される分離素子6が含まれており、この分離素子は、プリント基板3に接触し、成形体2の外側にまで突き出ており、第1成形材料21と第2成形材料22との間を厳密に分離している。
さらにここにはガイド素子7が設けられており、このガイド素子はプリント基板2に配置されてはいるが、成形体の外側に向かって突き出てはいない。ガイド素子7は、供給されかつ流動する成形材料をガイドするために使用される。ここには成形体2の表面側を向いた側に混合領域23が生じており、この混合領域では、第1成形材料と第2成形材料とが混ざり合う。ガイド素子7の構成に応じて、2つの成形材料21および22のこの混ざり具合は強くも弱くもなる。したがってガイド素子7による第1および第2成形材料の混合により、相異なる特性を有する第3成形材料が成形過程中に形成されるのである。
まとめるとこの具体的な例において、プリント基板3の下側面から分離素子3までおよび成形体2の下側の外側面までの領域と、2つの電子素子4を含むプリント基板3の上側面からガイド素子7ないしは混合領域23および成形体2の上側の外側面までの領域とは、第1成形材料21によって包囲されるのである。さらに分離素子6から成形体2の下側の外側面までのプリント基板3の下側の別の領域と、電子素子4を含むプリント基板3の上側面の領域とは、ガイド素子7ないしは混合領域23から成形体2の上側の外側面まで第2成形材料22によって包囲されるのである。
図2には電子ユニット1の製造が説明されている。図2からわかるように電子素子4が取り付けられたプリント基板3は、成形ツール10の成形ツール第1半分部分11と、成形ツール第2半分部分12との間に設けられている空所13に入れられる。第1成形材料21および第2成形材料22はそれぞれピストン18,19により、リザーブ室16,17から流路14,15を介して空所13に供給される。
分離素子6は、プリント基板3とツール壁部12aとの間に挿入部分として挿入できるか、または分離素子6は、プリント基板3または第2成形ツール半分部分12に固定に設けられる。ガイド素子7も同様に挿入部分とすることも可能であるか、または択一的にガイド素子7は、例えば接着によってプリント基板3に固定される。
本発明による方法では、最初に2つの成形ツール半分部分11,12を閉じ、第1成形材料21および第2成形材料21を空所13に供給するように行うことが可能である。択一的には2つの成形ツール半分部分11,12を閉じる過程の開始と共に2つのピストン18,19を動かして、成形ツール10を閉じる過程の開始と同時に空所13への第1成形材料21および第2成形材料22の供給が始まるようにすることも可能である。最後の択一的な実施形態では単に、上記の成形ツールを完全に閉じる前にすでに供給された成形材料が、上記の空所の境界を越えて出ないようにすることだけに注意すればよい。
以下では図3から6を参照して電子素子およびその製造方法を本発明の第2実施例にしたがって説明する。ここで同じ部分または同じ機能を有する部分は第1実施例と同じ参照符号で示されている。
第2実施例には、付加的にさらに第3成形材料23が使用される電子ユニットならびに方法が示されている。したがってこのようにして製造される電子ユニットは、上記の3つの成形材料の材料特性に相応した相異なる3つの特性を備えた成形体を有するのである。図3および4には、プリント基板3およびチップ4などのような電子コンポーネントがツール10に挿入されている状態が示されている。これによってプリント基板3の上側および下側に複数の空所13が生じており、これらの空所は、外周において互いに接続されている。プリント基板3にはさらに分離素子6が配置されており、この分離素子は、この実施例においてプリント基板3の上側および下側に設けられている。さらにプリント基板3ないしはチップ4には、周りを取り巻く閉じた第3の分離素子60が配置されており、この分離素子は、チップ4の1つの部分領域を覆っている。これによって別の空所30が得られる。第3分離素子60は周囲が閉じられているため、図6からわかるように、成形材料が充填されないままの空所30が後の段階のコンポーネントに生じる。
さらに本発明ではガイド素子7が設けられており、このガイド素子は、殊に図3からわかるように、守備軍掩蔽用凸壁状の冠形状を有する。これにより、第2成形材料22と第3成形材料24とをガイド素子7の領域において部分的に混ぜることができる。ガイド素子7は、また成形材料用の注ぎ口開口部の位置決めと相互作用することにより、殊に成形体ペーストの流れの前線にも影響を及ぼす。図5では複数の細い線で、空所13を充填した際の流れの線がそれぞれ示されている。第1成形材料21に対しては、全部で7つの流れの線a,b,c,d,e,f,gが書き込まれている。第2成形材料22に対しては、5つの流れの線a2,b2,c2,d2およびe2が書き込まれている。第3成形材料24に対して8つの流れの線a3,b3,c3,d3,e3,f3,g3およびh3が書き込まれている。平面図において角張った形をしたガイド素子7の形状により、第2成形材料22が、注ぎ口開口部とガイド素子7との間の領域を充填することが保証され、ここではガイド素子7の守備軍掩蔽用の凸壁の領域において、第3成形材料24との混合が行われる。その他の点においてこの実施例は、上で説明した実施例に相応するため、上記の説明を参照することができる。
上記のように本発明では、上記の2つの実施例で説明したように、複数の成形材料から製造される電子ユニットを製造する方法が提供される。ここでは材料を選択することにより、および/または、分離素子6を配置構成することにより、殊に成形材料のない領域を形成するために完全に閉じられた分離素子を配置構成することにより、および/または、ガイド素子7を使用することにより、個々の電子コンポーネントの固有の特性に合わせて固有の成形体2を作製することができる。ここでは電子コンポーネントの部分的な埋め込みも、完全なカプセリングも共に可能である。本発明は殊に有利には、車両用の電子ユニット、例えば制御装置、センサその他用の電子ユニットに関連して使用される。

Claims (10)

  1. 少なくとも1つの電子コンポーネント(3,4)と、該電子コンポーネント(3,4)を少なくとも部分的に包囲する成形体(2)とを有する電子ユニット(1)を製造する方法において、
    − 少なくとも1つの電子コンポーネント(3,4)を、閉じられていないツール型枠(10)に入れるステップと、
    − 第1成形材料(21)および第2成形材料(22)を前記成形ツール(10)の空所(13)に供給するステップであって、前記第1成形材料は、前記第2成形材料とは異なる成形材料であるステップと、
    − 前記成形ツール(10)を閉じるステップとを有しており、
    − 前記成形ツール(10)を閉じるステップを、前記第1成形材料(21)および前記第2成形材料(22)を供給するステップの前または同時に行なう、
    ことを特徴とする方法。
  2. 請求項1に記載の方法において、
    前記第1成形材料(21)および前記第2成形材料(22)を同時に供給する、
    ことを特徴とする方法。
  3. 請求項1または2に記載の方法において、
    前記第1成形材料(21)を第1ピストン(18)により、前記第2成形材料(22)を第2ピストン(19)によって供給する、
    ことを特徴とする方法。
  4. 請求項1から3までのいずれか1項に記載の方法において、
    前記電子コンポーネント(3,4)に接触するかまたは当該電子コンポーネント(3,4)に固定される分離素子(6)が設けられており、該分離素子(6)は、ツール壁部(12a)と共に前記成形ツール(10)における前記空所(13)を分割する、
    ことを特徴とする方法。
  5. 請求項1から4までのいずれか1項に記載の方法において、
    前記空所(13)において供給される前記成形材料をガイドするためのガイド素子(7)が設けられており、該ガイド素子(7)は、挿入部分として設けられている、および/または、前記ツールに固定されている、および/または、前記電子コンポーネントに固定されている、
    ことを特徴とする方法。
  6. 請求項1から5までのいずれか1項に記載の方法において、
    前記第1成形材料(21)および前記第2成形材料(22)を互いに反対側から前記ツール(10)に供給する、
    ことを特徴とする方法。
  7. 少なくとも1つの電子コンポーネント(3,4)と、該電子コンポーネント(3,4)を少なくとも部分的に包囲する成形体(2)とを含む電子ユニットにおいて、
    前記成形体(2)には少なくとも1つの第1成形材料(21)と第2成形材料(22)とが含まれており、前記第1成形材料(21)は前記第2成形材料(22)とは異なる材料である、
    ことを特徴とする電子ユニット。
  8. 請求項7に記載のユニットにおいて、
    前記成形体(2)に配置されており、かつ、前記第1成形材料(21)を前記第2成形材料(22)から分離する少なくとも1つの分離素子(6)がさらに含まれている、
    ことを特徴とするユニット。
  9. 請求項8に記載のユニットにおいて、
    前記分離素子は、電子コンポーネントであるか、または当該分離素子(6)は、前記成形体(2)において空所(30)を構成するため、周りを取り巻いて閉じられて形成されている、
    ことを特徴とするユニット。
  10. 請求項7から9までのいずれか1項に記載のユニットにおいて、
    さらに、前記成形体(2)に配置される少なくとも1つのガイド素子(7)が含まれており、該ガイド素子(7)は、前記成形ツール(10)の空所(13)において成形材料をガイドしたものである、
    ことを特徴とするユニット。
JP2013543669A 2010-12-14 2011-12-09 成形体を有する電子ユニットを製造する方法 Expired - Fee Related JP5822943B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102010063048A DE102010063048A1 (de) 2010-12-14 2010-12-14 Verfahren zur Herstellung einer elektronischen Baugruppe mit Formkörper
DE102010063048.9 2010-12-14
PCT/EP2011/072355 WO2012080137A1 (de) 2010-12-14 2011-12-09 Verfahren zur herstellung einer elektronischen baugruppe mit formkörper

Publications (2)

Publication Number Publication Date
JP2014506395A true JP2014506395A (ja) 2014-03-13
JP5822943B2 JP5822943B2 (ja) 2015-11-25

Family

ID=45350755

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013543669A Expired - Fee Related JP5822943B2 (ja) 2010-12-14 2011-12-09 成形体を有する電子ユニットを製造する方法

Country Status (7)

Country Link
US (1) US20130258615A1 (ja)
EP (1) EP2652775B1 (ja)
JP (1) JP5822943B2 (ja)
CN (1) CN103262226B (ja)
DE (1) DE102010063048A1 (ja)
ES (1) ES2727028T3 (ja)
WO (1) WO2012080137A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108602665A (zh) * 2015-12-15 2018-09-28 瑞士电子显微技术研究和开发中心股份有限公司 复合式计时部件及用于生产该复合式计时部件的方法
JP7441322B2 (ja) 2020-02-11 2024-02-29 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング モールディング装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012209033A1 (de) * 2012-05-30 2013-12-05 Robert Bosch Gmbh Elektronikmodul sowie Verfahren zur Herstellung eines solchen Elektronikmoduls, sowie elektronisches Steuergerät mit einem solchen Elektronikmodul
US9209046B2 (en) * 2013-10-02 2015-12-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9484228B2 (en) * 2014-10-01 2016-11-01 Apple Inc. Simultaneous independently controlled dual side PCB molding technique
DE102015112337A1 (de) * 2015-07-29 2017-02-02 Bühler Motor GmbH Leiterplattenanordnung, Ölpumpe mit einer solchen Leiterplattenanordnung, Verwendung der Leiterplattenanordnung und Herstellungsverfahren
DE102015218959A1 (de) * 2015-09-30 2017-03-30 Zf Friedrichshafen Ag Diagnose eines Steuergeräts

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0613500A (ja) * 1992-06-26 1994-01-21 Sanyo Electric Co Ltd 混成集積回路装置
JPH09148352A (ja) * 1995-11-21 1997-06-06 Matsushita Electric Ind Co Ltd 樹脂封止方法、電子部品製造方法及び電子部品
JPH10144827A (ja) * 1996-11-13 1998-05-29 Oki Electric Ind Co Ltd 樹脂封止半導体装置、その製造方法及びその金型
JP2000228482A (ja) * 1999-02-05 2000-08-15 Denso Corp 混成集積回路装置
JP2001007256A (ja) * 1999-06-22 2001-01-12 Mitsubishi Electric Corp 半導体集積回路装置および半導体集積回路装置の製造方法
JP2005191064A (ja) * 2003-12-24 2005-07-14 Nec Electronics Corp 樹脂封止方法および樹脂封止装置
JP2005277097A (ja) * 2004-03-24 2005-10-06 Sanyo Electric Co Ltd 樹脂封止型半導体装置及び樹脂封止型半導体装置の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5715444A (en) * 1980-07-02 1982-01-26 Matsushita Electric Works Ltd Sealing of electronic component
US4714575A (en) * 1986-05-27 1987-12-22 Ex-Cell-O Corporation Method for manufacturing RIM composites
IT1221258B (it) * 1988-06-22 1990-06-27 Sgs Thomson Microelectronics Contenitore plastico a cavita' per dispositivi semiconduttore
US5641997A (en) * 1993-09-14 1997-06-24 Kabushiki Kaisha Toshiba Plastic-encapsulated semiconductor device
DE19751109A1 (de) * 1997-11-18 1999-05-20 Siemens Ag Kunststoffverbundkörper sowie Verfahren und Werkstoff zum Herstellen eines Kunststoffverbundkörpers
TW360935B (en) * 1997-11-14 1999-06-11 Amic Technology Inc Variable package structure and process for producing the same
US6534711B1 (en) * 1998-04-14 2003-03-18 The Goodyear Tire & Rubber Company Encapsulation package and method of packaging an electronic circuit module
AU7120198A (en) * 1998-04-14 1999-11-01 Goodyear Tire And Rubber Company, The Encapsulation package and method of packaging an electronic circuit module
JP3400427B2 (ja) * 2000-11-28 2003-04-28 株式会社東芝 電子部品ユニット及び電子部品ユニットを実装した印刷配線板装置
JP3866178B2 (ja) * 2002-10-08 2007-01-10 株式会社ルネサステクノロジ Icカード
DE102005043928B4 (de) * 2004-09-16 2011-08-18 Sharp Kk Optisches Halbleiterbauteil und Verfahren zu dessen Herstellung
US8148808B2 (en) * 2007-08-13 2012-04-03 Lv Sensors, Inc. Partitioning of electronic packages
DE102009001373A1 (de) * 2009-03-06 2010-09-09 Robert Bosch Gmbh Verfahren zum Einbetten einer elektrischen Baugruppe
DE102009026804A1 (de) * 2009-06-08 2010-12-09 Robert Bosch Gmbh Verfahren zur Herstellung elektronischer Bauteile

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0613500A (ja) * 1992-06-26 1994-01-21 Sanyo Electric Co Ltd 混成集積回路装置
JPH09148352A (ja) * 1995-11-21 1997-06-06 Matsushita Electric Ind Co Ltd 樹脂封止方法、電子部品製造方法及び電子部品
JPH10144827A (ja) * 1996-11-13 1998-05-29 Oki Electric Ind Co Ltd 樹脂封止半導体装置、その製造方法及びその金型
JP2000228482A (ja) * 1999-02-05 2000-08-15 Denso Corp 混成集積回路装置
JP2001007256A (ja) * 1999-06-22 2001-01-12 Mitsubishi Electric Corp 半導体集積回路装置および半導体集積回路装置の製造方法
JP2005191064A (ja) * 2003-12-24 2005-07-14 Nec Electronics Corp 樹脂封止方法および樹脂封止装置
JP2005277097A (ja) * 2004-03-24 2005-10-06 Sanyo Electric Co Ltd 樹脂封止型半導体装置及び樹脂封止型半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108602665A (zh) * 2015-12-15 2018-09-28 瑞士电子显微技术研究和开发中心股份有限公司 复合式计时部件及用于生产该复合式计时部件的方法
CN108602665B (zh) * 2015-12-15 2023-12-05 瑞士电子显微技术研究和开发中心股份有限公司 复合式计时部件及用于生产该复合式计时部件的方法
JP7441322B2 (ja) 2020-02-11 2024-02-29 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング モールディング装置

Also Published As

Publication number Publication date
EP2652775A1 (de) 2013-10-23
US20130258615A1 (en) 2013-10-03
DE102010063048A1 (de) 2012-06-21
CN103262226B (zh) 2017-01-18
ES2727028T3 (es) 2019-10-11
CN103262226A (zh) 2013-08-21
WO2012080137A1 (de) 2012-06-21
JP5822943B2 (ja) 2015-11-25
EP2652775B1 (de) 2019-02-20

Similar Documents

Publication Publication Date Title
JP5822943B2 (ja) 成形体を有する電子ユニットを製造する方法
CN102339765B (zh) 用于集成电路封装件的多步骤成型方法和装置
JP4180613B2 (ja) センサ装置
JP2005259147A (ja) 非接触チップカードの製造方法および非接触チップカード
CN106061704A (zh) 用于制造机电结构的方法以及用于执行该方法的装置
CN106797702A (zh) 用于制造电子产品的方法、相关装置以及产品
JP4518128B2 (ja) 電子回路装置の製造方法および電子回路装置
CN104167370B (zh) 半导体装置制造方法及半导体装置
CN109073477A (zh) 温度检测装置
CN1199252C (zh) 电子装置的外壳组件
US20200020616A1 (en) Bottom package exposed die mems pressure sensor integrated circuit package design
JP4884406B2 (ja) 樹脂封止型電子モジュール及びその樹脂封止成形方法
TW200711079A (en) Three-dimensional package and method of forming same
CN103748976B (zh) 具有唯一的电支承件的传感器
US20110101409A1 (en) LED Lamp Package with Integral Driver
CN105280807A (zh) 具有集成磁体的模塑传感器封装及其制造方法
CN214067190U (zh) 轮速传感器芯片模组和轮速传感器
CN110010559A (zh) 具有空气腔体的半导体封装件
CN108321092A (zh) 电路部件的制造方法和电路部件
CN101345226A (zh) Ic器件和制造该ic器件的方法
US20080182434A1 (en) Low Cost Stacked Package
CN105957837B (zh) 用于三维系统级封装的封装结构及封装方法
CN101842894B (zh) 模块壳体和用于制造模块壳体的方法
CN106206475A (zh) 功率模块封装件及其制造方法
US20140377915A1 (en) Pre-mold for a magnet semiconductor assembly group and method of producing the same

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140605

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140616

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140731

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150126

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150305

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150907

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151006

R150 Certificate of patent or registration of utility model

Ref document number: 5822943

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees