JP2014209590A - 積層インダクタ - Google Patents

Abstract

【課題】外部電極の薄層化や、高周波化には対応し得る積層インダクタの提供。【解決手段】非磁性層からなる絶縁部と、絶縁部に挟まれるように位置する導体からなるコイル部と、を有する積層体１、ならびに、コイル部の端部と電気的に結合し積層体１の外面に位置する外部電極１０を備え、外部電極１０はＡｇを主成分とする第一電極層１１と、積層体１からみて第一電極層１１の外側に位置するＣｕを主成分とする４μｍ以上の厚さをもつ第二電極層１２と、を有し、第一電極層１１と第二電極層１２との厚みの合計が５μｍ以上であり、好ましくは１０μｍ以下である、積層インダクタ。【選択図】図１

Description

本発明は積層インダクタに関する。

一般的な積層インダクタでは外部電極としてＡｇが使用されている。Ａｇのはんだ付け時のはんだ食われ防止といった実装性の観点からＮｉめっきバリア層を形成し、さらにはんだ付け性を確保するためにＳｎめっきを施すことが提案されている。部品サイズが比較的大きい場合には外部電極による電気特性への影響は軽微であった。このため、外部電極の検討はなされていなかった。しかし、部品の小型化が進みチップの長さが０．６ｍｍ以下で幅が０．３ｍｍ以下になると、Ｎｉを使った外部電極では高周波特性に影響し、製品特性としては抵抗値に影響を及ぼしてしまう。こういった状況において例えば特許文献１の技術では、Ａｇ＋Ｎｉ＋Ｃｕ＋ＣｕＳｎ合金＋Ｓｎのように、実装性を良くする検討がなされている。

特開２０１１−１０９０６５号公報

特許文献１によれば、ウィスカの抑制ができるとされているが、外部電極の薄層化や高周波化には対応でない。近時の周波数の高周波化、信号電界の微弱化、製品の小型化などに伴い、相互変調歪ノイズの影響が無視できなくなってきている。本発明は、外部電極の薄層化や、高周波化に対応し得る積層インダクタの提供を課題とする。

本発明者らが鋭意検討した結果、以下の内容の本発明を完成した。
本発明の積層インダクタは積層体と積層体の外面に位置する外部電極とを備える。積層体は、非磁性層からなる絶縁部と、絶縁部に挟まれるように位置する導体からなるコイル部と、を有する。外部電極はコイル部の端部と電気的に結合している。外部電極はＡｇを主成分とする第一電極層と、積層体からみて第一電極層の外側に位置するＣｕを主成分とする第二電極層と、を有する。第二電極層は４μｍ以上の厚さをもち、第一電極層と第二電極層との厚みの合計は５μｍ以上であり、好ましくは１０μｍ以下である。積層インダクタ（チップ）の長さは好ましくは０.６ｍｍ以下であり、幅は好ましくは０.３ｍｍ以下である。

本発明によれば、下地電極に相当する第一電極層を主としてＡｇで形成し、それより外側の第二電極層を主としてＣｕで形成し、第一電極層と第二電極層の厚みの合計を５μｍ以上、かつ第二電極層の厚みを４μｍ以上とすることで、半田食われを起こさない、実装性のよい部品を得ることができ、また、高周波特性を良くすることができる。特に、２ＧＨｚを超える周波数でＥＳＲ特性を低くすることができ、併せてＱ特性をこれまで以上に高くすることができる。

本発明による積層インダクタの一例の模式部分断面図である。 本発明による積層インダクタの一例の模式斜視透視図である。 積層インダクタの一例の模式分解図である。 本発明による積層インダクタの一例の模式図である。

以下、図面を適宜参照しながら本発明を詳述する。但し、本発明は図示された態様に限定されるわけでなく、また、図面においては発明の特徴的な部分を強調して表現することがあるので、図面各部において縮尺の正確性は必ずしも担保されていない。

図１は本発明による積層インダクタの一例の外部電極付近の模式部分断面図である。本発明の積層インダクタは積層体１と積層体１の外面に位置する外部電極１０とを備える。外部電極１０は、積層体１に近いほうから順に、少なくとも、第一電極層１１と第２電極層１２とを有する。

第一電極層１１はＡｇを主成分とする。第一電極層中のＡｇの含有割合は例えば５ｍｏｌ％以上、好ましくは５０ｍｏｌ％以上、より好ましくは９０ｍｏｌ％以上であり、さらに好ましくは第一電極層は不可避不純物以外は全てＡｇからなる。第一電極層１１に含まれてもよいＡｇ以外の元素としては、Ｐｄ、Ｓｉ、Ｂ、Ａｌ等が挙げられ、Ａｇと合金を形成しているか、ガラスを含むことで積層体との結合力を強くする働きを持つ。第一電極層１１は好ましくは積層体と直接接触している。第一電極層１１自体の厚さについては特に限定はなく、第二電極層１２との合計厚みに関する後述する関係から好適範囲を定めることができる。

第二電極層１２はＣｕを主成分とする。第二電極層中のＣｕの含有割合は例えば５ｍｏｌ％以上、好ましくは５０ｍｏｌ％以上、より好ましくは７５ｍｏｌ％以上であり、さらに好ましくは第二電極層は不可避不純物以外は全てＣｕからなる。第二電極層１２に含まれてもよいＣｕ以外の元素としては、Ｓｎ等が挙げられ、これらは好ましくはＣｕと合金を形成している。第二電極層１２は好ましくは第一電極層１１と直接接触している。

第二電極層１２の厚さは４μｍ以上であり、好ましくは５μｍ以上である。第二電極層の厚さの上限については特に限定はなく、第一電極層１１との合計厚みに関する後述する関係から好適範囲を定めることができる。

第一電極層１１と第二電極層１２との厚みの合計は５μｍ以上であり、好ましくは６〜１０μｍである。両層１１、１２の厚みの合計が大きいほどはんだ食われが無く高周波特性が劣化しにくくなり、他方、両層１１、１２の厚みの合計は小さいことはデバイスの小型化の観点から好ましい。特に、第二電極層１２の厚みは好ましくは第一電極層１１の厚みより大きくし、より好ましくは第二電極層１２の厚みに対する第一電極層１１の厚みの比率を０．１〜０．４とすることで、高いＱ値を得ることができる。

図１に示した態様では、第二電極層１２の外側にさらに電極層１３（以下、第三電極層と呼ぶ。）が設けられている。このように、外部電極１０は第一電極層１１および第二電極層１２のみならず、さらに１又はそれ以上の電極層を有していてもよい。第三電極層１３の構成元素として例えばＳｎなどを挙げることができる。第三電極層１３を設ける場合、その厚さは好ましくは１μｍ以上であり、より好ましくは１〜５μｍである。

各電極層の厚さは、外部電極１０の中央付近の断面を光学顕微鏡で観察することにより測定することができる。

本発明によれば、外部電極１０にはＮｉを含まないことが好ましい。具体的には、外部電極１０の全層にわたってＮｉの含有量は好ましくは１７ｗｔ％以下であり、より好ましくは５ｗｔ％以下であり、さらに好ましくは不可避不純物以外はＮｉを含まぬことである。外部電極１０におけるＮｉをできるだけ減らすことにより、高周波特性が向上する。とくに、積層インダクタが高周波用である場合に、ＥＳＲ特性が低くなり、併せて、Ｑ特性がこれまで以上に高くなる。ここで、高周波用の積層インダクタは例えば２ＧＨｚを超える周波数で用いられるように構成された積層インダクタが挙げられる。

図２は本発明による積層インダクタの一例の模式斜視透視図である。図２に示された積層インダクタは直方体状の積層体１とその１対の外面に設けられた外部電極１０とを有する。外部電極１０の層構造は上述したとおりである。外部電極１０の具体的な形成方法は特に限定無く、従来公知の電極形成手段を適宜援用することができ、例えば、電解めっき、無電解めっき、蒸着、あるいは、構成金属を含むペーストの塗布とそれに次ぐ焼き付け処理などの手段を挙げることができる。図４は本発明による積層インダクタの一例の模式図である。図４（Ａ）は模式斜視透視図であり、図４（Ｂ）は外部電極付近の模式部分断面図である。外部電極１０は製品端部を完全に覆う形状である必要は無く、図４に示すような形状であっても、本発明の効果を得ることができる。具体的な形成手段の一例については後述の実施例の記載を参照することができる。

積層インダクタにおける積層体１については、導体からなるコイル部と、それを挟むように存在する絶縁部とを有し、具体的な構成は、従来公知の技術を参照し、目的に応じて適宜設計することができる。コイル部の端部が外部電極１０と電気的に結合する。絶縁部はガラスを主成分とする素材の他、フェライト、誘電体セラミックス等を特に制限なく用いることができ、コイル部を構成する導体としてはＡｇやＣｕやそれらを含む合金などを適宜用いることができる。

積層体１の製造方法は特に限定はなく、例えば、絶縁部の前駆体であるグリーンシートにコイル部の前駆体である金属含有ペーストを所定形状に印刷して、必要に応じてスルーホールを設けて、印刷済みのグリーンシートを積層・圧着し、加熱及び／又は焼成処理によってグリーンシートから絶縁部を得て、印刷された上記ペーストからコイル部を得ることなどが挙げられる。具体的な製造方法の一例については、後述の実施例の記載を参照することができる。

本発明で製造する積層インダクタの形状は特に限定なく、好ましくは直方体状である。積層インダクタの積層方向に垂直な断面は好ましくは方形であり、前記方形における長辺の長さは好ましくは０.４〜０.６ｍｍであり、短辺の長さは好ましくは０．２〜０．３ｍｍである。前記方形が正方形である場合には、各辺の長さが好ましくは前記両条件を満足する。

以下、より具体的な実施態様を説明するが、この説明は本発明を限定するものではない。図３は実施例において製造した積層インダクタの積層体の層構造の模式分解図である。ここで、積層体の積層方向をｚ軸方向と定義し、積層体の短辺に沿った方向をｘ軸方向と定義し、積層体の長辺に沿った方向をｙ軸方向と定義する。ｘ軸、ｙ軸及びｚ軸は互いに直交している。外部電極（図示せず）は、ｙ軸方向の両端に位置する２つの側面を覆うように設けられている。積層体では、絶縁体層Ａ２１〜Ａ２９がｚ軸方向に積層されることで絶縁部を構成する。絶縁体層Ａ２１〜Ａ２９は、ガラスを主成分とする素材により作製されており、実施例及び比較例として０.６ｍｍ×０.３ｍｍと、１．０ｍｍ×０．５ｍｍ及び０．４ｍｍ×０．２ｍｍの長方形状を有し、コイル部は絶縁部に挟まれて存在しており、旋廻しながらｚ軸方向に進行するスパイラル状を呈し、導体パターンＢ２１〜Ｂ２６及びビアホール導体Ｃ２１〜Ｃ２５を含んでいる。導体パターンＢ２１〜Ｂ２６はそれぞれ、絶縁体層Ａ２２〜Ａ２７の主面上に形成されており、絶縁体層Ａ２１、Ａ２８、Ａ２９と共に積層されている。コイル部はＡｇからなる。導体パターンＢ２１、Ｂ２６は引出部である。導体パターンＢ２１、Ｂ２６はそれぞれ、外部電極に接続されている。各導体パターンはビアホール導体Ｃ２１〜Ｃ２５によりそれぞれ接続されている。

この積層インダクタの製造にあたり、まず、ガラス材料を含有するスラリーをドクターブレード法でフィルム上に塗布することで厚さ１８μｍのグリーンシートを形成した。次いで、グリーンシートの所定の位置、すなわちビアホール導体Ｃ２１〜Ｃ２５を形成する予定の位置に、レーザー加工によってスルーホールをそれぞれ形成した。そして、銀ペーストを、絶縁体層Ａ２２〜Ａ２７となるグリーンシートのそれぞれの所定の位置に、スクリーンマスクを用いて印刷した。続いて、絶縁体層Ａ２１〜Ａ２９となるグリーンシートを図３に示される順序に従って積層し、積層方向に圧力を加えてグリーンシートを圧着した。そして、この圧着したグリーンシートをチップ単位に切断した後に、８００℃〜９００℃にて焼成を行い、積層体を形成した。

得られた積層体の、ｙ軸方向の両端に位置する２つの側面を覆うように外部電極を形成した。まず、Ａｇペースト又はＡｇＰｄ合金ペーストを塗布して、６８０℃〜９００℃で焼き付けを行って第一電極層１１を形成した。ＡｇＰｄ合金を用いる場合における、Ａｇの含有割合は１０ｍｏｌ％であった。

次いで、第一電極層１１の上に電気めっきを施して第二電極層１２を得た。電気めっきはＣｕめっき、Ｎｉめっきのいずれかを行った。Ｃｕめっきは、５０℃に保温したＣｕ塩水溶液の銅めっき浴中で０．４Ａ／ｄｍ^２にて通電するバレルめっきによって行った。Ｃｕめっき層の厚さはバレルめっきの通電時間（３０〜１２０分）によって制御した。Ｎｉめっきは、５０℃に保温したＮｉ塩水溶液の銅めっき浴中で０．２Ａ／ｄｍ^２にて通電するバレルめっきによって行った。Ｎｉめっき層の厚さはバレルめっきの通電時間によって制御した。

第二電極層１２の形成後、室温中、Ｓｎ塩水溶液中で０．１Ａ／ｄｍ^２にて６０分間通電するバレルめっきによって厚さ３μｍのＳｎ層（第三電極層１３）を形成した。また、実施例６における、ＣｕＳｎ合金層の形成は、第二電極層１２にＣｕめっき、第三電極層１３にＳｎめっきを施した後、１５０℃で１時間の加熱処理を行い形成した。その結果、第二電極層（厚さ９．０μｍ）には合金化していない銅と銅錫合金とが共存することとなり、これを、以下、「Ｃｕ+ＣｕＳｎ合金層、９．０μｍ」と表記する。このＣｕＳｎ合金層においてＣｕ：Ｓｎ＝３：１（原子比）であった。
このようにして、実施例、比較例の積層インダクタを得た。

各実施例、比較例の積層インダクタにおける外部電極の第一電極層および第二電極層の種類と厚さは以下のとおりにした。各層の厚さは外部電極の中央付近における切断面の光学顕微鏡観察により確認、５箇所測定し得られた数値の最小値を求めた。「厚み比率」は、第二電極層の厚みに対する第一電極層の厚みの比率である。チップサイズについて、比較例１〜３と実施例１〜６は０．６ｍｍ×０．３ｍｍ、実施例７、８は１．０ｍｍ×０．５ｍｍ、実施例９、１０は０．４ｍｍ×０．２ｍｍである。
比較例1:第一電極層(Ag層、1.1μm)、第二電極層(Ni層、3.9μm)、厚み比率(0.28)
比較例2:第一電極層(Ag層、1.1μm)、第二電極層(Ni層、5.8μm)、厚み比率(0.19)
比較例3:第一電極層(Ag層、5.0μm)、第二電極層(Cu層、3.0μm)、厚み比率(1.67)
実施例1:第一電極層(Ag層、1.0μm)、第二電極層(Cu層、4.0μm)、厚み比率(0.25)
実施例2:第一電極層(Ag層、2.0μm)、第二電極層(Cu層、5.0μm)、厚み比率(0.40)
実施例3:第一電極層(Ag層、2.0μm)、第二電極層(Cu層、8.0μm)、厚み比率(0.25)
実施例4:第一電極層(Ag層、4.0μm)、第二電極層(Cu層、7.0μm)、厚み比率(0.57)
実施例5:第一電極層(AgPd合金層、2.0μm)、第二電極層(Cu層、5.0μm)、厚み比率(0.40)
実施例6:第一電極層(Ag層、0.9μm)、第二電極層(Cu+CuSn合金層、9.0μm)、厚み比率(0.10)
実施例7:第一電極層(Ag層、1.1μm)、第二電極層(Cu層、4.0μm)、厚み比率(0.28)
実施例8:第一電極層(Ag層、3.0μm)、第二電極層(Cu層、4.0μm)、厚み比率(0.75)
実施例9:第一電極層(Ag層、1.1μm)、第二電極層(Cu層、4.0μm)、厚み比率(0.28)
実施例10:第一電極層(Ag層、2.5μm)、第二電極層(Cu層、4.0μm)、厚み比率（0.63）

各実施例、比較例の積層インダクタについて、１ｎＨのインダクタンスにおける直流抵抗値ＲおよびＱ値をＲＦ Ｉｍｐｅｄａｎｃｅ Ａｎａｌｙｚｅｒを使って測定した。さらに、ＪＩＳ Ｃ６００６８−２−５８：２００６，８．２．１項に準じ、外部電極１０にフラックス（ロジン２５％溶液）処理した後、はんだ（Ｓｎ−３Ａｇ−０．５Ｃｕ）を２６０℃、１０秒間浸漬した後、フラックスを除去し、外部電極１０の断面を約２０〜３０倍の拡大鏡で観察し、浸食された面積割合を観察し、測定サンプル数１０個において、１０個ともはんだに食われずに残っている外部電極の面積が全体の７５％以上なら○と評価し、１つでもはんだに食われた部分が７５％未満のものがあったら×と評価した。

各実施例、比較例の積層インダクタにおける、上記Ｒ値、Ｑ値および「半田良否」の評価は以下のとおりであった。
比較例１：Ｒ値（２６２.１ｍΩ）、Ｑ値（５４.２）、半田良否（○）
比較例２：Ｒ値（２６１.０ｍΩ）、Ｑ値（５５.１）、半田良否（○）
比較例３：Ｒ値（１９０．４ｍΩ）、Ｑ値（６８．０）、半田良否（×）
実施例１：Ｒ値（２１２.２ｍΩ）、Ｑ値（７７．９）、半田良否（○）
実施例２：Ｒ値（１９５.２ｍΩ）、Ｑ値（７８．１）、半田良否（○）
実施例３：Ｒ値（１８６.８ｍΩ）、Ｑ値（７４．３）、半田良否（○）
実施例４：Ｒ値（１８３.１ｍΩ）、Ｑ値（６６．８）、半田良否（○）
実施例５：Ｒ値（２０１.２ｍΩ）、Ｑ値（７５.１）、半田良否（○）
実施例６：Ｒ値（２０８.１ｍΩ）、Ｑ値（７２．６）、半田良否（○）
実施例７：Ｒ値（２０５.３ｍΩ）、Ｑ値（７８.５）、半田良否（○）
実施例８：Ｒ値（２０３.７ｍΩ）、Ｑ値（７４.３）、半田良否（○）
実施例９：Ｒ値（３７８.７ｍΩ）、Ｑ値（３８.８）、半田良否（○）
実施例10：Ｒ値（３６９.１ｍΩ）、Ｑ値（３０.０）、半田良否（○）

１：積層体
１０：外部電極
１１：第一電極層
１２：第二電極層
１３：第三電極層
Ａ２１〜Ａ２９：絶縁体層
Ｂ２１〜Ｂ２６：導体パターン
Ｃ２１〜Ｃ２５：ビアホール導体

Claims (3)

1. 非磁性層からなる絶縁部と、前記絶縁部に挟まれるように位置する導体からなるコイル部と、を有する積層体、ならびに、前記コイル部の端部と電気的に結合し前記積層体の外面に位置する外部電極を備え、前記外部電極はＡｇを主成分とする第一電極層と、前記積層体からみて前記第一電極層の外側に位置するＣｕを主成分とする４μｍ以上の厚さをもつ第二電極層と、を有し、第一電極層と第二電極層との厚みの合計が５μｍ以上である、積層インダクタ。
2. 第一電極層と第二電極層との厚みの合計が１０μｍ以下である請求項１に記載の積層インダクタ。
3. 積層方向に垂直な断面が０.６ｍｍ以下の長辺および０.３ｍｍ以下の短辺をもつ方形状を呈する請求項１又は２に記載の積層インダクタ。