KR20140118779A - 적층 인덕터 - Google Patents
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Abstract
본 발명은 외부 전극의 박층화(薄層化)와 고주파화에는 대응할 수 있는 적층 인덕터를 제공한다. 비자성층(非磁性層)으로 이루어지는 절연부와, 절연부를 사이에 두도록 위치하는 도체(導體)로 이루어지는 코일부를 포함하는 적층체(1) 및 코일부의 단부(端部)와 전기적으로 결합하여 적층체(1)의 외면(外面)에 위치하는 외부 전극(10)을 구비하고, 외부 전극(10)은 Ag를 주성분으로 하는 제1 전극층(11)과 적층체(1)로부터 보아 제1 전극층(11)의 외측에 위치하는 Cu를 주성분으로 하는 4μm 이상의 두께를 가지는 제2 전극층(12)을 포함하고, 제1 전극층(11)과 제2 전극층(12)과의 두께의 합계가 5μm 이상이며, 바람직하게는 10μm이하인 적층 인덕터.
Description
본 발명은 적층 인덕터에 관한 것이다.
일반적인 적층 인덕터에서는 외부 전극으로서 Ag가 사용되고 있다. Ag의 납땜 시의 땜납 용식(leaching) 방지라고 하는 실장성의 관점에서 Ni 도금 배리어 층을 형성하여, 더욱 납땜성을 확보하기 위해 Sn 도금을 실시하는 것이 제안되고 있다. 부품 사이즈가 비교적 큰 경우에는 외부 전극에 의한 전기 특성에의 영향은 경미했다. 이 때문에, 외부 전극의 검토는 이루어지지 않고 있었다. 그러나 부품의 소형화가 진행되어 칩의 길이가 0.6mm 이하이고 폭이 0.3mm 이하가 되면, Ni를 사용한 외부 전극은 고주파 특성에 영향을 주고, 제품 특성으로서의 저항값에 영향을 미치게 된다. 이러한 상황에 있어서 예컨대 특허문헌 1의 기술에서는, Ag+Ni+Cu+CuSn합금+Sn과 같이, 실장성(實裝性)을 좋게 하는 검토가 이루어지고 있다.
특허문헌 1에 의하면 위스커(whisker)의 억제가 가능하다고 되어 있지만, 외부 전극의 박층화(薄層化)와 고주파화에는 대응되지 않는다. 최근, 주파수의 고주파화·신호 전계(電界)의 미약화·제품의 소형화 등에 따라, 상호 변조 변형 노이즈의 영향을 무시할 수 없게 되었다. 본 발명은, 외부 전극의 박층화와 고주파화에 대응할 수 있는 적층 인덕터의 제공을 과제로 한다.
본 발명자들이 예의 검토한 결과, 이하 내용의 본 발명을 완성하였다. 본 발명의 적층 인덕터는 적층체와 적층체의 외면(外面)에 위치하는 외부 전극을 구비한다. 적층체는 비자성층(非磁性層)으로 이루어지는 절연부 및 절연부를 사이에 두도록 위치하는 도체(導體)로 이루어지는 코일부를 포함한다. 외부 전극은 코일부의 단부(端部)와 전기적으로 결합하고 있다. 외부 전극은 Ag를 주성분으로 하는 제1 전극층 및 적층체로부터 보아 제1 전극층의 외측에 위치하는 Cu를 주성분으로 하는 제2 전극층을 포함한다. 제2 전극층은 4μm 이상의 두께를 가지고, 제1 전극층과 제2 전극층의 두께의 합계는 5μm 이상이며, 바람직하게는 10μm 이하다. 적층 인덕터(칩)의 길이는 바람직하게는 0.6mm 이하이며, 폭은 바람직하게는 0.3mm 이하다.
본 발명에 의하면, 하지(下地) 전극에 상당하는 제1 전극층을 주(主)로 하여 Ag로 형성하고, 그보다 외측의 제2 전극층을 주로 하여 Cu로 형성하고, 제1 전극층과 제2 전극층의 두께의 합계를 5μm 이상, 그리고 제2 전극층의 두께를 4μm 이상으로 하는 것으로, 땜납 용식이 일어나지 않는 실장성이 좋은 부품을 얻을 수 있고, 또한 고주파 특성을 좋게 할 수 있다. 특히, 2GHz가 넘는 주파수에서 ESR 특성을 낮게 할 수 있고, 아울러 Q 특성을 지금까지 이상으로 높일 수 있다.
도 1은 본 발명에 의한 적층 인덕터의 일 예의 모식 부분 단면도.
도 2는 본 발명에 의한 적층 인덕터의 일 예의 모식 사시 투시도.
도 3은 적층 인덕터의 일 예의 모식 분해도.
도 4는 본 발명에 의한 적층 인덕터의 일 예의 모식도.
도 2는 본 발명에 의한 적층 인덕터의 일 예의 모식 사시 투시도.
도 3은 적층 인덕터의 일 예의 모식 분해도.
도 4는 본 발명에 의한 적층 인덕터의 일 예의 모식도.
이하에 도면을 적당히 참조하면서 본 발명을 상술한다. 단, 본 발명은 도시된 형태에 한정되는 것이 아니고, 또한 도면에는 발명의 특징적인 부분을 강조하여 표현한 것이 있으므로, 도면 각부에 있어서 축척의 정확성은 반드시 담보되지 않는다.
도 1은 본 발명에 의한 적층 인덕터의 일 예의 외부 전극 부근의 모식 부분 단면도이다. 본 발명의 적층 인덕터는 적층체(1)와 적층체(1)의 외면에 위치하는 외부 전극(10)을 구비한다. 외부 전극(10)은, 적층체(1)에 가까운 쪽으로부터 순서대로, 적어도 제1 전극층(11)과 제 2전극층(12)을 포함한다.
제1 전극층(11)은 Ag를 주성분으로 한다. 제1 전극층 중의 Ag의 함유 비율은 예컨대 5mol% 이상, 바람직하게는 50mol% 이상, 보다 바람직하게는 90mol% 이상이며, 또한 바람직하게는 제1 전극층은 불가피 불순물 이외는 모두 Ag로 이루어진다. 제1 전극층(11)에 포함되어도 좋은 Ag 이외의 원소로서는 Pd, Si, B, Al 등을 들 수 있고, Ag와 합금을 형성하고 있거나, 유리를 포함함으로써 적층체와의 결합력을 강하게 하는 움직임을 가진다. 제1 전극층(11)은 바람직하게는 적층체와 직접 접촉하고 있다. 제1 전극층(11) 자체의 두께에 대해서는 특별한 한정은 없고, 제2 전극층(12)과의 합계 두께에 관하여 후술하는 관계로부터 적합한 범위를 정할 수 있다.
제2 전극층(12)은 Cu를 주성분으로 한다. 제2 전극층 중의 Cu의 함유 비율은 예컨대 5mol% 이상, 바람직하게는 50mol% 이상, 보다 바람직하게는 75mol% 이상이며, 또한 바람직하게는 제2 전극층은 불가피 불순물 이외는 모두 Cu로 이루어진다. 제2 전극층(12)에 포함되어도 좋은 Cu 이외의 원소로서는 Sn 등을 들 수 있고, 이들은, 바람직하게는 Cu와 합금을 형성하고 있다. 제2 전극층(12)은 바람직하게는 제1 전극층(11)과 직접 접촉하고 있다.
제2 전극층(12)의 두께는 4μm 이상이며, 바람직하게는 5μm 이상이다. 제2 전극층 두께의 상한에 대해서는 특별한 한정은 없고, 제1 전극층(11)과의 합계 두께에 관하여 후술하는 관계로부터 적합한 범위를 정할 수 있다.
제1 전극층(11)과 제2 전극층(12)과의 두께의 합계는 5μm 이상이며, 바람직하게는 6∼10μm이다. 양층(兩層, 11, 12)의 두께의 합계가 클수록 땜납 용식이 없고 고주파 특성이 열화하기 어려워지며, 다른 한편으로는, 양층(11, 12)의 두께의 합계가 작은 것은 디바이스의 소형화의 관점에서 바람직하다. 특히, 제2 전극층(12)의 두께는 바람직하게는 제1 전극층(11)의 두께보다 크게 하고, 보다 바람직하게는 제2 전극층(12)의 두께에 대한 제1 전극층(11)의 두께의 비율을 0.1∼0.4로 하는 것으로, 높은 Q값을 얻을 수 있다.
도 1에 나타낸 형태에서는, 제2 전극층(12)의 외측에 또한 전극층(13, 이하, 제 3전극층이라고 부른다.)이 설치되어 있다. 이와 같이, 외부 전극(10)은 제1 전극층(11) 및 제2 전극층(12)뿐만 아니고, 또한 1 또는 그 이상의 전극층을 포함하고 있어도 좋다. 제3 전극층(13)의 구성 원소로서 예컨대 Sn 등을 들 수 있다. 제3 전극층(13)을 설치하는 경우, 그 두께는 바람직하게는 1μm 이상이며, 보다 바람직하게는 1∼5μm이다.
각 전극층의 두께는, 외부 전극(10)의 중앙 부근의 단면을 광학 현미경으로 관찰하여 측정할 수 있다.
본 발명에 의하면, 외부 전극(10)에는 Ni를 포함하지 않는 것이 바람직하다. 구체적으로는, 외부 전극(10)의 전(全) 층에 걸쳐 Ni의 함유량은 바람직하게는 17wt% 이하이고, 보다 바람직하게는 5wt% 이하이며, 또한 바람직하게는 불가피 불순물 이외는 Ni를 포함하지 않는 것이다. 외부 전극(10)에 있어서의 Ni를 될 수 있는 한 줄임으로써 고주파 특성이 향상된다. 특히, 적층 인덕터가 고주파용인 경우에, ESR 특성이 낮아지고, 아울러 Q특성이 지금까지 이상으로 높아진다. 여기에서, 고주파용의 적층 인덕터는 예컨대 2GHz를 넘는 주파수로 이용되도록 구성된 적층 인덕터를 들 수 있다.
도 2는 본 발명에 의한 적층 인덕터의 일 예의 모식 사시 투시도이다. 도 2에 도시된 적층 인덕터는 직방체(直方體) 형상 적층체(1)와 그 한 쌍의 외면에 설치된 외부 전극(10)을 포함한다. 외부 전극(10)의 층 구조는 상술한 바와 같다. 외부 전극(10)의 구체적인 형성 방법은 특별한 한정 없이, 종래 공지된 전극 형성 수단을 적절히 원용할 수 있고, 예컨대, 전해(電解) 도금, 무전해 도금, 증착, 혹은 구성 금속을 포함하는 페이스트의 도포와 그 다음의 소부(燒付) 처리 등의 수단을 들 수 있다. 도 4는 본 발명에 의한 적층 인덕터의 일 예의 모식도다. 도 4(A)는 모식 사시 투시도이며, 도 4(B)는 외부 전극 부근의 모식 부분 단면도이다. 외부 전극(10)은 제품 단부를 완전히 덮는 형상일 필요는 없고, 도 4에 도시된 바와 같은 형상이어도 본 발명의 효과를 얻을 수 있다. 구체적인 형성 수단의 일 예에 대해서는 후술의 실시예의 기재를 참조할 수 있다.
적층 인덕터에 있어서의 적층체(1)에 대해서는, 도체로 이루어지는 코일부와, 그것을 사이에 두도록 존재하는 절연부를 포함하고, 구체적인 구성은, 종래 공지 기술을 참조하여 목적에 따라 적절히 설계할 수 있다. 코일부의 단부가 외부 전극(10)과 전기적으로 결합한다. 절연부는 유리를 주성분으로 하는 소재 외에, 페라이트, 유전체 세라믹스 등을 특별한 제한 없이 이용할 수 있고, 코일부를 구성하는 도체로서는 Ag, Cu, 그리고 그들을 포함하는 합금 등을 적절히 이용할 수 있다.
적층체(1)의 제조 방법은 특별한 한정은 없고, 예컨대, 절연부의 전구체(前驅體)인 그린 시트에 코일부의 전구체인 금속 함유 페이스트를 소정 형상으로 인쇄하고 필요에 따라 쓰루 홀을 설치하고, 인쇄가 완료된 그린 시트를 적층·압착하여 가열 및/또는 소성(燒成) 처리에 의해 그린 시트로부터 절연부를 얻고, 인쇄된 상기 페이스트로 코일부를 얻는 것 등을 들 수 있다. 구체적인 제조 방법의 일 예에 대해서는, 후술하는 실시예의 기재를 참조할 수 있다.
본 발명에서 제조하는 적층 인덕터의 형상은 특별한 한정이 없고, 바람직하게는 직방체이다. 적층 인덕터의 적층 방향에 수직인 단면은 바람직하게는 사각형이며, 상기 사각형의 긴 변의 길이는 바람직하게는 0.4∼0.6mm이며, 짧은 변의 길이는 바람직하게는 0.2∼0.3mm이다. 상기 사각형이 정사각형인 경우에는, 각 변의 길이가 바람직하게는 상기 양 조건을 충족한다.
이하, 보다 구체적인 실시 형태를 설명하지만, 이 설명은 본 발명을 한정하는 것이 아니다. 도 3은 실시예에서 제조한 적층 인덕터의 적층체의 층 구조의 모식 분해도이다. 여기에서, 적층체의 적층 방향을 z축 방향으로 정의하고, 적층체의 짧은 변을 따른 방향을 X축 방향으로 정의하고, 적층체의 긴 변을 따른 방향을 y축 방향으로 정의한다. X축, y축 및 z축은 서로 직교(直交)하고 있다. 외부 전극(도시 생략)은, y축 방향의 양단(兩端)에 위치하는 2개의 측면을 덮도록 설치되어 있다. 적층체에서는, 절연체층(A21∼A29)이 z축 방향으로 적층됨으로써 절연부를 구성한다. 절연체층(A21∼A29)은, 유리를 주성분으로 하는 소재에 의해 제작되어 있고, 실시예 및 비교예로서 0.6mm×0.3mm과 1.0mm×0.5mm 및 0.4mm×0.2mm의 직사각형 형상을 가지고, 코일부는 절연부를 사이에 두고 존재하고 있어, 선회(旋回)하면서 z축 방향으로 진행하는 스파이럴 형상을 보이고, 도체 패턴(B21∼B26) 및 비어 홀 도체(C21∼C25)를 포함하고 있다. 도체 패턴(B21∼B26)은 각각 절연체 층(A22∼A27)의 주면(主面) 상에 형성되어 있고, 절연체 층(A21, A28, A29)과 함께 적층되어 있다. 코일부는 Ag로 이루어진다. 도체 패턴(B21, B26)은 인출부(引出部)이다. 도체 패턴(B21, B26)은 각각 외부 전극에 접속되어 있다. 각 도체 패턴은 비어 홀 도체(C21∼C25)에 의해 각각 접속되어 있다.
이 적층 인덕터의 제조 즈음에, 우선, 유리 재료를 함유하는 슬러리를 닥터 블레이드 법으로 필름 상에 도포함으로써 두께 18μm의 그린 시트를 형성하였다. 다음으로, 그린 시트의 소정의 위치, 즉 비어 홀 도체(C21∼C25)를 형성할 예정의 위치에, 레이저 가공에 의해 쓰루 홀을 각각 형성하였다. 그리고 은 페이스트를, 절연체 층(A22∼A27)이 되는 그린 시트의 각각의 소정의 위치에, 스크린 마스크를 이용하여 인쇄했다. 계속해서 절연체 층(A21∼A29)이 되는 그린 시트를 도 3에 도시된 순서에 따라 적층하고, 적층 방향으로 압력을 가하여 그린 시트를 압착하였다. 그리고 이 압착한 그린 시트를 칩 단위로 절단한 후에, 800℃∼900℃로 소성을 수행하여 적층체를 형성하였다.
얻어진 적층체의 y축 방향의 양단(兩端)에 위치하는 2개의 측면을 덮도록 외부 전극을 형성하였다. 우선, Ag 페이스트 또는 AgPd 합금 페이스트를 도포하고 680℃∼900℃로 소부하여 제1 전극층(11)을 형성하였다. AgPd 합금을 이용하는 경우에, Ag의 함유 비율은 10mol%이었다.
다음으로, 제1 전극층(11) 상에 전기 도금을 실시하여 제2 전극층(12)을 얻었다. 전기 도금은 Cu 도금, Ni 도금 중의 어느 것을 수행하였다. Cu 도금은, 50℃로 보온된 Cu염수용액(鹽水溶液)의 구리 도금욕(鍍金浴) 중 0.4A/dm2로 통전(通電)하는 배럴 도금에 의해서 수행되었다. Cu 도금층의 두께는 배럴 도금의 통전 시간(30∼120분)으로 제어하였다. Ni 도금은, 50℃로 보온된 Ni염수용액의 구리 도금욕 중 0.2A/dm2로 통전하는 배럴 도금에 의해서 수행되었다. Ni 도금층의 두께는 배럴 도금의 전류가 통전 시간으로 제어하였다.
제2 전극층(12)의 형성 후, 실온 중, Sn염수용액 중에서 0.1A/dm2로 60분간 통전하는 배럴 도금에 의해 두께 3μm의 Sn층[제3 전극층(13)]을 형성했다. 또한 실시예 6에서의 CuSn 합금층의 형성은, 제2 전극층(12)에 Cu 도금, 제3 전극층(13)에 Sn 도금을 실시한 후, 150℃로 1시간 가열 처리를 수행하여 형성했다. 그 결과, 제2 전극층(두께 9.0μm)에는 합금화되지 않은 구리와 구리 주석 합금이 공존하는 것이 되고, 이를 이하 「Cu+CuSn합금층, 9.0μm」이라고 표기한다. 이 CuSn 합금층에 있어서 Cu:Sn=3:1[원자비(原子比)]이었다. 이렇게 하여, 실시예, 비교예의 적층 인덕터를 얻었다.
각 실시예, 비교예의 적층 인덕터에 있어서의 외부 전극의 제1 전극층 및 제2 전극층의 종류와 두께는 이하대로 하였다. 각층의 두께는 외부 전극의 중앙 부근의 절단면의 광학 현미경 관찰에 의해 확인하여 5군데 측정하여 얻은 수치의 최소값을 구했다. 「두께 비율」은, 제2 전극층의 두께에 대한 제1 전극층의 두께의 비율이다. 칩 사이즈에 대해서, 비교예 1∼3과 실시예 1∼6은 0.6mm×0.3mm, 실시예 7, 8은 1.0mm×0.5mm, 실시예 9, 10은 0.4mm×0.2mm이다.
비교예 1: 제1 전극층(Ag층, 1.1μm), 제2 전극층(Ni층, 3.9μm), 두께 비율(0.28)
비교예 2: 제1 전극층(Ag층, 1.1μm), 제2 전극층(Ni층, 5.8μm), 두께 비율(0.19)
비교예 3: 제1 전극층(Ag층, 5.0μm), 제2 전극층(Cu층, 3.0μm), 두께 비율(1.67)
실시예 1: 제1 전극층(Ag층, 1.0μm), 제2 전극층(Cu층, 4.0μm), 두께 비율(0.25)
실시예 2: 제1 전극층(Ag층, 2.0μm), 제2 전극층(Cu층, 5.0μm), 두께 비율(0.40)
실시예 3: 제1 전극층(Ag층, 2.0μm), 제2 전극층(Cu층, 8.0μm), 두께 비율(0.25)
실시예 4: 제1 전극층(Ag층, 4.0μm), 제2 전극층(Cu층, 7.0μm), 두께 비율(0.57)
실시예 5: 제1 전극층(AgPd합금층, 2.0μm), 제2 전극층(Cu층, 5.0μm), 두께 비율(0.40)
실시예 6: 제1 전극층(Ag층, 0.9μm), 제2 전극층(Cu+CuSn합금층, 9.0μm), 두께 비율(0.10)
실시예 7: 제1 전극층(Ag층, 1.1μm), 제2 전극층(Cu층, 4.0μm), 두께 비율(0.28)
실시예 8: 제1 전극층(Ag층, 3.0μm), 제2 전극층(Cu층, 4.0μm), 두께 비율(0.75)
실시예 9: 제1 전극층(Ag층, 1.1μm), 제2 전극층(Cu층, 4.0μm), 두께 비율(0.28)
실시예 10: 제1 전극층(Ag층, 2.5μm), 제2 전극층(Cu층, 4.0μm), 두께 비율(0.63)
각 실시예, 비교예의 적층 인덕터에 대해서, 1nH의 인덕턴스에 있어서의 직류 저항값 R 및 Q값을 RF 임피던스 애널라이저를 사용해서 측정했다. 또한 JIS C60068-2-58:2006, 8.2.1항에 준하여 외부 전극(10)에 플럭스(로진 25% 용액) 처리한 후, 땜납(Sn-3Ag-0.5Cu)을 260℃, 10초간 침지(浸漬)한 후, 플럭스를 제거하여 외부 전극(10)의 단면을 약 20∼30배의 확대경으로 관찰하고 침식된 면적 비율을 관찰하여, 측정 샘플 수 10개에 있어서, 10개 모두 땜납이 용식되지 않고 남아 있는 외부 전극의 면적이 전체의 75% 이상이면 ○라고 평가하고, 1개라도 땜납이 용식된 부분이 75% 미만의 것이 있으면 ×로 평가했다.
각 실시예, 비교예의 적층 인덕터에 있어서의, 상기 R값, Q값 및 「땜납 양부(良否)」의 평가는 이하 대로였다.
비교예 1: R값(262.1mΩ), Q값(54.2), 땜납 양부(○)
비교예 2: R값(261.0mΩ), Q값(55.1), 땜납 양부(○)
비교예 3: R값(190.4mΩ), Q값(68.0), 땜납 양부(×)
실시예 1: R값(212.2mΩ), Q값(77.9), 땜납 양부(○)
실시예 2: R값(195.2mΩ), Q값(78.1), 땜납 양부(○)
실시예 3: R값(186.8mΩ), Q값(74.3), 땜납 양부(○)
실시예 4: R값(183.1mΩ), Q값(66.8), 땜납 양부(○)
실시예 5: R값(201.2mΩ), Q값(75.1), 땜납 양부(○)
실시예 6: R값(208.1mΩ), Q값(72.6), 땜납 양부(○)
실시예 7: R값(205.3mΩ), Q값(78.5), 땜납 양부(○)
실시예 8: R값(203.7mΩ), Q값(74.3), 땜납 양부(○)
실시예 9: R값(378.7mΩ), Q값(38.8), 땜납 양부(○)
실시예 10: R값(369.1mΩ), Q값(30.0), 땜납 양부(○)
1: 적층체 10: 외부 전극
11: 제1 전극층 12: 제2 전극층
13: 제3 전극층 A21∼A29: 절연체층
B21∼B26: 도체 패턴 C21∼C25: 비어 홀 도체
11: 제1 전극층 12: 제2 전극층
13: 제3 전극층 A21∼A29: 절연체층
B21∼B26: 도체 패턴 C21∼C25: 비어 홀 도체
Claims (3)
- 비자성층(非磁性層)으로 이루어지는 절연부 및 상기 절연부를 사이에 두도록 위치하는 도체(導體)로 이루어지는 코일부를 포함하는 적층체; 및
상기 코일부의 단부(端部)와 전기적으로 결합하여 상기 적층체의 외면(外面)에 위치하는 외부 전극;
을 구비하고,
상기 외부 전극은 Ag를 주성분으로 하는 제1 전극층 및 상기 적층체로부터 보았을 때 상기 제1 전극층의 외측에 위치하는 Cu를 주성분으로 하는 4μm 이상의 두께를 가지는 제2 전극층을 포함하고, 상기 제1 전극층과 상기 제2 전극층과의 두께의 합계가 5μm 이상인 적층 인덕터. - 제1항에 있어서,
상기 제1 전극층과 상기 제2 전극층의 두께의 합계가 10μm 이하인 적층 인덕터. - 제1항 또는 제2항에 있어서,
적층 방향에 수직인 단면(斷面)이 0.6mm 이하의 긴 변 및 0.3mm 이하의 짧은 변을 가지는 사각형 형상을 나타내는 적층 인덕터.
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