JP2014207327A - 半導体発光素子 - Google Patents

Abstract

【課題】電極にＡｇなどのマイグレーションが生じやすい部材を用いたビアタイプの半導体発光素子において、電極のマイグレーションを抑制する。
【解決手段】半導体発光素子１００は、支持基板１２上に、ＧａＮ系半導体を含む、第１導電型の第１半導体層２５、活性層２４、第１導電型２５とは異なる第２導電型の第２半導体層２３が積層し、第１半導体層２５が支持基板１２と相対する凸領域、および、第１半導体層２５と活性層２４が掘削され、第２半導体層２３が支持基板１２と相対する凹領域を含む光半導体積層２０と、支持基板１２と光半導体積層２０の凸領域との間に、第１半導体層２５と接するＡｇを含む第１電極３０と、第１電極３０を覆う透明導電層４１、金属導電層４２が交互に積層された多層構造体からなるキャップ層４０と、支持基板１２と光半導体積層２０の凹領域との間に、第２半導体層２３と接する第２電極６０と、を含む。
【選択図】図１−１

Description

本発明は、半導体発光素子、特にビア構造を有する半導体発光素子に関する。

ＧａＮ等の窒化物半導体を用いた半導体発光素子は、紫外光ないし青色光を発光することができ、さらに蛍光体を利用することにより白色光を発光することができる。このような半導体発光素子は、たとえば照明などに用いられる。

半導体発光素子は、たとえば、ｎ型ＧａＮ層、発光性を有する活性層およびｐ型ＧａＮ層が積層する光半導体積層と、ｎ型およびｐ型ＧａＮ層に接触して、光半導体積層に電圧を印加することができる電極と、から構成される。半導体発光素子は、電極の構造や配置位置に応じて、対向電極タイプやフリップチップタイプ、ジャンクションダウンタイプ、ビアタイプ等に分類される。

半導体発光素子の光取り出し効率（＝光半導体層表面から放出される発光強度／光半導体層に投入される電力）を向上させるために、電極には、一般に、光反射率が高い部材、たとえばＡｇまたＡｇ合金などが用いられる。しかし、このような電極にはいわゆるマイグレーションが生じやすく、半導体発光素子の電気的短絡・漏洩等、信頼性にかかわる問題を招来しうる。

マイグレーションを抑制するためには、電極の全面を覆うキャップ層（マイグレーション防止層）を設けることが望ましい。キャップ層は、たとえば高融点金属または金属窒化物等を含む（たとえば特許文献１）。

特開２００８−１９２７８２号公報

本発明の目的は、電極にＡｇなどのマイグレーションが生じやすい部材を用いたビアタイプの半導体発光素子であって、当該電極のマイグレーションを効果的に抑制することができる半導体発光素子を提供することにある。

本発明の主な観点によれば、支持基板と、前記支持基板上に配置され、該支持基板側から、少なくとも、第１導電型のＧａＮ系半導体を含む第１半導体層、発光性を有し、ＧａＮ系半導体を含む活性層、および、該第１導電型とは異なる第２導電型のＧａＮ系半導体を含む第２半導体層が積層し、該第１半導体層が該支持基板と相対する凸領域、および、該第１半導体層および該活性層が掘削され、該第２半導体層が該支持基板と相対する凹領域を含む光半導体積層と、前記支持基板と前記光半導体積層の凸領域との間に、該光半導体積層の第１半導体層と接して配置され、Ａｇを含む第１電極と、前記第１電極を覆うように配置され、該第１電極側から、透光性部材を含む透明導電層、および、金属部材を含む金属導電層が交互に積層し、少なくとも２層以上の多層構造体からなるキャップ層と、前記支持基板と前記光半導体積層の凹領域との間に、該光半導体積層の第２半導体層と接して配置される第２電極と、を含む半導体発光素子、が提供される。

電極のマイグレーションを効果的に抑制することができる半導体発光素子を得ることができる。

および、 図１Ａ〜図１Ｄは、実施例によるＬＥＤ素子を示す断面図および平面図である。 、 、 および、 図２Ａ〜図２Ｋは、実施例によるＬＥＤ素子を製造する様子を示す断面図である。 図３Ａ〜図３Ｃは、実施例によるＬＥＤ素子の変形例を示す断面図である。 図４Ａおよび図４Ｂは、実施例によるＬＥＤ素子の他の変形例を示す断面図および平面図である。

以下、図１を参照して、本発明の実施例によるビアタイプ半導体発光素子（ＬＥＤ素子）の構成について説明する。

図１Ａ〜図１Ｄは、実施例によるビアタイプＬＥＤ素子１００を示す断面図および平面図である。図１Ａは、図１Ｃにおける断面ＩＡ−ＩＡを示す断面図である。図１Ｂは、図１Ａにおける領域ＩＢを拡大して示す断面図である。なお、図中に示す各構成要素の相対的なサイズは、実際のものとは異なっている。

図１Ａに、ＬＥＤ素子１００の全体的断面構造を示す。ＬＥＤ素子１００は、主に、支持基板１２と、光半導体積層２０と、第１電極（ｐ側電極）３０と、キャップ層（マイグレーション防止層）４０と、第２電極（ｎ側電極）６０と、を含む構成である。

支持基板１２は、放熱性に優れた（熱伝導率が高い）部材から構成され、たとえば電気伝導性を有するＳｉから構成される。支持基板１２裏面（図中では下面）には、取り出し電極１２ａが設けられている。

光半導体積層２０は、支持基板１２上方に配置され、支持基板１２側から、少なくともｐ型半導体層２５、発光性を有する活性層（発光層）２４およびｎ型半導体層２３が積層する多層構造を有する。また、ｐ型半導体層２５が支持基板１２と相対する凸領域２０ａ、および、ｐ型半導体層２５と活性層２４とが掘削（エッチング）され、ｎ型半導体層２３が支持基板１２と相対する凹領域（ビア）２０ｂを有する。

光半導体積層２０の各層は、Ａｌ_ｘＩｎ_ｙＧａ_ｚＮ（ｘ＋ｙ＋ｚ＝１）で表されるＧａＮ系半導体から構成される。ｐ型半導体層２５およびｎ型半導体層２３は、たとえばそれぞれｐ型ＧａＮおよびｎ型ＧａＮから構成される。活性層２４は、たとえばＧａＮを含む障壁層およびＩｎＧａＮを含む井戸層からなる多重量子井戸構造を有する。

なお、光半導体積層２０は、このような構成に限らず、たとえば、ｐ型半導体層２５と活性層２４との間に、ＡｌＧａＮからなるクラッド層（電子ブロック層）を含む構成としてもよい。また、たとえば、活性層２４とｎ型半導体層２３との間に、ＧａＮおよびＩｎＧａＮが積層する超格子構造層（歪緩和層）を含む構成としてもよい。さらに、ｎ型半導体層２３表面（図中では上面）に、いわゆるマイクロコーン構造層（微細凹凸層）を形成してもかまわない。

第１電極（ｐ側電極）３０は、支持基板１２と光半導体積層２０の凸領域２０ａとの間に、ｐ型半導体層２５に接触して配置される。ｐ側電極３０は、光反射率が高い部材、たとえばＡｇやＡｇ合金、またそれらを含む積層構造を含む。

キャップ層４０は、ｐ側電極３０を覆うように配置される。マイグレーションが生じやすいＡｇなどを含むｐ側電極３０をキャップ層４０で覆うことにより、ｐ側電極３０のマイグレーションを抑制することができる。キャップ層４０は、たとえばインジウム錫酸化物（ＩＴＯ）およびＴｉＷを含む積層構造を有する。

第２電極（ｎ側電極）６０は、支持基板１２と光半導体積層２０の凹領域２０ｂとの間に、ｎ型半導体層２３に接触して配置される。ｎ側電極６０は、たとえばＡｌやＴｉなどを含む。

光半導体積層２０、ｐ側電極３０、キャップ層４０およびｎ側電極６０は、第１・第２接合層７１，７２を含む融着層７０を介して、支持基板１２上に固定されている。融着層７０（第１・第２接合層７１，７２）は電気伝導性を有し、ｎ側電極６０と電気的に接続する。つまり、ｎ側電極６０は、融着層６０および支持基板１２を介して、取り出し電極１２ａと電気的に接続する。

ｎ側電極６０および融着層７０と、ｐ側電極３０、キャップ層４０、ならびに、凸領域２０ａおよび凹領域２０ｂの境界部分におけるｐ型半導体層２５および活性層２４と、の間には、それらが電気的に接続しないように、ＳｉＯ_２などからなる絶縁層５０が設けられている。

図１Ｂに、光半導体積層２０の凸領域２０ａ／凹領域２０ｂ境界近傍を示す。

ｐ側電極３０は、たとえば、光半導体積層２０（ｐ型半導体層２５）側から、コンタクト電極３１および光反射電極３２が積層する２層構造を有する。コンタクト電極３１は、ｐ型半導体層２５とオーミック接触し、導電性および透光性を有する部材、たとえばＩＴＯを含む。光反射電極３２は、コンタクト電極３１を覆うように配置され、光反射率が高い部材、たとえばＡｇまたはＡｇ合金を含む。ｐ側電極３０（コンタクト電極３１および光反射電極３２）の断面形状は、光半導体積層２０に対して順テーパ形状（光半導体積層２０から離れるにしたがって断面積が減少する形状）になっている（支持基板１２に対して逆テーパ形状になっている）。

キャップ層４０は、ｐ側電極３０を覆うように配置され、ｐ側電極３０側から、透明導電層４１および金属導電層４２が交互に積層する多層構造を有する。たとえば、ｐ側電極３０側から、第１透明導電層４１ａ、第１金属導電層４２ａ、第２透明導電層４１ｂおよび第２金属導電層４２ｂが積層する４層構造を有する。キャップ層４０（透明導電層４１および金属導電層４２）の断面形状は、ｐ側電極３０の断面形状に対応する形状になっている。

透明導電層４１は、たとえば微結晶体ないし非晶質（アモルファス）体からなるＩＴＯやＺｎＯなどを含む。ここで、微結晶体とは、結晶子（単結晶とみなせる最大の集まり）のサイズが極めて小さい、具多的には、Ｘ線回析法（Ｓｃｈｅｒｒｅｒ法）で測定した際に５０ｎｍ以下である結晶体を言うこととする。金属導電層４２には、たとえばＰｔやＴｉ、ＴｉＷ、ＴｉＮ等の金属またはその合金、ないし、金属窒化物などを用いることができる。

キャップ層４０が金属導電層４２（第１・第２金属導電層４２ａ，４２ｂ）のみで構成されている場合、Ａｇを含むｐ側電極３０のマイグレーションを良好に抑制することができる。ただし、ＬＥＤ素子１００を製造する際に施される加熱処理やＬＥＤ素子１００を駆動した際に生じる発熱などにより、キャップ層（金属導電層４２）が歪み、破損（クラック）する可能性がある。これにより、ｐ側電極３０のマイグレーションを抑制する効果（キャップ性能）が低減する可能性がある。

キャップ層４０が透明電極層４１（第１・第２透明導電層４１ａ，４１ｂ）のみで構成されている場合、キャップ層（透明電極層４１）が微結晶体や非晶質体から構成されているため、加熱処理や発熱などの熱歪に起因する破損は比較的生じにくい。ただし、透明導電層４１のみで構成されるキャップ層は、金属導電層４２のみで構成されるキャップ層よりも元来キャップ性能が低い。

実施例のように、キャップ層４０を透明導電層４１および金属導電層４２が交互に積層する多層構造とした場合、透明導電層４１が金属導電層４２にかかる熱歪を緩和し、金属導電層４２が透明導電層４１によるキャップ性能低下を補完する。キャップ層４０にこのような構造を採用することにより、キャップ性能が向上し、Ａｇを含むｐ側電極３０のマイグレーションを効果的に抑制することができる。

なお、キャップ層４０は、透明導電層４１および金属導電層４２が積層する２層構造、つまり、第１透明導電層４１ａおよび第１金属導電層４２ａで構成される２層構造であってもよい。また、それにさらに透明導電層４１が積層し、透明導電層４１が金属導電層４２を挟む３層構造、つまり、第１透明導電層４１ａ，第１金属導電層４２ａおよび第２透明導電層４１ｂで構成される３層構造であってもよい。さらに、ｐ側電極３０側から、金属導電層４２および透明導電層４１が、交互に積層する多層構造であってもかまわない。要するに、透明導電層４１および金属導電層４２が積層する構造であれば、積層数・積層順序はいずれであってもかまわない。ただし、実施例に示すように、キャップ層４０を、ｐ側電極３０側から透明導電層４１および金属導電層４２が交互に積層する４層以上の多層構造にすることにより、Ａｇを含むｐ側電極３０のマイグレーションをより効果的に抑制することができる。

また、透明導電層４１の層厚は、少なくとも１０ｎｍ以上であることが好ましい。透明導電層４１の層厚が１０ｎｍよりも薄い場合、金属導電層４２にかかる熱歪を緩和する効果が低減してしまう。

ｎ側電極６０は、ＬＥＤ素子１００の光取り出し効率向上の観点から、光反射性を有する部材、たとえばＡｌなどを含むことが好ましい。ただし、Ａｌも、Ａｇ同様、マイグレーションが生じやすい部材である。したがって、Ａｌを含むｎ側電極６０を覆い、ｎ側電極６０のマイグレーションを抑制するキャップ層７１ａを設けてもかまわない。このとき、キャップ層７１ａは、第１接合層７１の一部として構成されてもよい。また、ｐ側電極３０のマイグレーションを抑制するキャップ層４０と同様に、透明導電層と金属導電層とが交互に積層する多層構造としてもよい。

図１Ｃおよび図１Ｄに、ＬＥＤ素子１００の全体的平面形状を示す。図１Ｃは、光半導体積層２０の全体的平面形状を主に示し、図１Ｄは、キャップ層４０（ないしｐ側電極３０）およびｎ側電極６０の全体的平面形状を主に示す。なお、図１ＣにおけるＩＡ−ＩＡ断面は、図１Ａに示す断面図に対応する。また、図１Ｄにおいて、光半導体積層２０は破線によって示されている。

図１Ｃに示すように、光半導体積層２０の平面形状は、たとえば、１辺が約１ｍｍ程度の正方形を一部切り欠いた形状である。光半導体積層２０の一部切り欠いた部分から、キャップ層４０（ないしｐ側電極３０）が露出する（キャップ層４０の露出部４０ｅ）。

光半導体積層２０の凹領域２０ｂ（図中破線で囲う領域）は、たとえば円形状であり、それぞれ光半導体積層２０の凸領域２０ａに囲まれるように形成されている。また、光半導体積層２０面内に一様に分布する、たとえば３行３列の行列状に分布するように設けられている。なお、凹領域２０ｂの平面形状は、円形状に限らず楕円状や矩形状であってもかまわない。凹領域２０ｂの平面形状における最大幅を直径と定義したとき、その直径はたとえば４０μｍ程度である。

なお、凹領域２０ｂ（ないし凸領域２０ａ）のサイズや形状、分布密度などは、ＬＥＤ素子１００の発光強度ないし輝度ムラなどに影響する。凹領域２０ｂ（ないし凸領域２０ａ）のサイズや形状、分布密度などは、ＬＥＤ素子１００の用途に応じて適宜調整することが望ましい。

図１Ｄに示すように、ｎ側電極６０（図中ピッチが相対的に狭い斜線模様で示す領域）は、たとえば円形状であり、それぞれ光半導体積層２０の凹領域２０ｂ（図１Ｃ参照）に対応する位置に配置される。

キャップ層４０（図中ピッチが相対的に広い斜線模様で示す領域）は、光半導体積層２０の凸領域２０ａ（図１Ｃ参照）に対応する位置に、ｎ側電極６０（ないし凹領域２０ｂ）を覗くことができる円形状の開口部４０ｈを含んでパターニングされている。キャップ層４０とその開口部４０ｈ内に配置されるｎ側電極６０との間隔は、たとえば１０μｍ以下、具体的には２〜３μｍ程度である。なお、開口部４０ｈの平面形状は、円形状に限らず楕円状や矩形状であってもかまわない。開口部４０ｈの平面形状における最大幅を直径と定義したとき、その直径は光半導体積層２０の凹領域２０ｂの直径よりも数μｍ程度大きい。

キャップ層４０の露出部４０ｅおよび取り出し電極１２ａから電力を供給する、つまり、光半導体積層２０のｐ型半導体層２５およびｎ型半導体層２３の間に電流を流すことにより、活性層２４に発光が生じる（図１Ａ参照）。活性層２４から放出された光において、一部は直接ｎ型半導体層５３表面から出射され、その他の一部は、ｐ側電極３０（特に光反射電極３２）ないしｎ側電極６０に反射された後、ｎ型半導体層５３表面から出射される（図１Ａ参照）。

以下、図２を参照して、ＬＥＤ素子１００の製造方法について説明する。図２Ａ〜図２Ｇは、ＬＥＤ素子１００を製造する様子を示す断面図であって、光半導体積層２０の凸領域２０ａ／凹領域２０ｂ境界近傍を示す断面図である。また、図２Ｈ〜図２Ｋは、図２Ｇに示す工程以降におけるＬＥＤ素子１００全体を示す断面図である。

最初に、図２Ａに示すように、Ｃ面サファイア基板からなる成長基板１１を準備し、有機金属化学気相成長（ＭＯＣＶＤ）法を用いてＧａＮ系半導体からなる光半導体積層２０を形成する。具体的には、まず、成長基板１１をサーマルクリーニングして、ＧａＮからなる低温バッファ層２１および下地層２２を成長する。続いて、Ｓｉ等をドープしたｎ型ＧａＮからなるｎ型半導体層２３、井戸層（ＩｎＧａＮ）および障壁層（ＧａＮ）を含む多重量子井戸構造からなる活性層（発光層）２４、および、Ｍｇ等をドープしたｐ型ＧａＮからなるｐ型半導体層２５を順次積層して光半導体積層２０を成長する。

なお、成長基板１１は、ＧａＮ結晶と整合する格子定数を有する単結晶基板であり、後段のレーザリフトオフ工程（図２Ｉ参照）において成長基板を剥離できるように、ＧａＮ結晶の吸収端波長である３６２ｎｍの光に対して透明なものから選択される。サファイア以外に、スピネル、ＺｎＯ等を用いることができる。

また、光半導体積層２０において、ｎ型半導体層２３と活性層２４との間に、ＩｎＧａＮ層およびＧａＮ層を含む超格子構造からなる歪緩和層を成長してもかまわない。さらに，活性層２４とｐ型半導体層２５との間に、ｐ型ＡｌＧａＮからなるクラッド層を成長してもかまわない。

次に、図２Ｂに示すように、光半導体積層２０表面（ｐ型半導体層２５表面）に、所望形状のｐ側電極３０を形成する。

まず、電子ビーム蒸着法やスパッタ法などにより膜厚１０ｎｍのＩＴＯ膜を成膜し、フォトリソグラフィ法やリフトオフ法などによりパターニングして、所定形状のコンタクト電極３１を形成する。コンタクト電極３１としては、ＩＴＯのほかに、ＮｉやＰｔ、Ｐｄなどを用いることができる。なお、コンタクト電極３１にＩＴＯなどの透光性部材を用いる場合、ｐ型半導体層２５とのコンタクト性向上のために、コンタクト電極３１を熱処理することが好ましい。

その後、光半導体積層２０およびコンタクト電極３１上に、電子ビーム蒸着法やスパッタ法などにより膜厚２００ｎｍのＡｇ膜を成膜し、フォトリソグラフィ法やリフトオフ法などによりパターニングして、コンタクト電極３１を覆う光反射電極３２を形成する。光反射電極３２としては、Ａｇのほかに、Ａｇ合金などを用いることができる。

以上により、コンタクト電極３１および光反射電極３２を含むｐ側電極３０が形成される。なお、ｐ側電極３０の全体的断面構造は、光半導体積層２０に対して順テーパ状となる。また、ｐ側電極３０の全体的平面形状は、たとえば図１Ｄに示す形状である。

次に、図２Ｃに示すように、ｐ側電極３０を覆うキャップ層４０を形成する。キャップ層４０は、たとえば透明導電層４１と金属導電層４２とが交互に積層する４層構造を有する。

まず、光半導体積層２０およびｐ側電極３０上に、電子ビーム蒸着法やスパッタ法などにより、結晶子のサイズが５０ｎｍ以下である微結晶体ないし非晶質（アモルファス）体からなる膜厚５０ｎｍのＩＴＯ膜を成膜する。続いて、当該ＩＴＯ膜を、リフトオフ法などによりパターニングして、ｐ側電極３０を覆う第１透明導電層４１ａを形成する。

その後、光半導体積層２０および第１透明導電層４１ａ上に、電子ビーム蒸着法やスパッタ法などにより、膜厚１００ｎｍのＴｉＷ膜を成膜する。続いて、当該ＴｉＷ膜を、リフトオフ法などによりパターニングして、第１透明導電層４１ａを覆う第１金属導電層４２ａを形成する。

その後、同様の工程を交互に繰り返し、第２透明導電層４１ｂおよび第２金属導電層４２ｂを順次形成する。なお、キャップ層４０は、透明導電層４１と金属導電層４２とが積層する２層構造であってもかまわないし、それらが交互に積層する６層以上の多層構造であってもかまわない。透明導電層４１および金属導電層４２の積層数・積層順序は、適宜変更することが可能である。

透明導電層４１（ＩＴＯ膜）が微結晶体ないし非晶質体を含む構成となるためには、ＩＴＯ膜の成膜温度を２００℃以下とし、ＩＴＯ膜の膜厚を１００ｎｍ以下にすることが好ましい。金属導電層４２の熱歪緩和の観点から、透明導電層４１の層厚は１０ｎｍ〜１００ｎｍ程度が好ましい。

なお、透明導電層４１としては、ＩＴＯのほかに、ＺｎＯなどの導電性酸化物を用いることができる。ただし、透明導電層４１に用いる部材に応じて、透明電極層４１が微結晶体ないし非晶質体を含む構成となる製造条件が異なる。このため、透明導電層４１に用いる部材に応じて、成長温度や成長時間（膜厚）などの製造条件を適宜調整することが望ましい。

金属導電層４２の層厚は、透明導電層４１の層厚よりも厚いことが好ましく、透明導電層４１の層厚の２倍程度あればよい。微結晶体ないし非晶質体から構成される透明導電層４１の表面は、平坦性が比較的低い。金属導電層４２の層厚を透明導電層４１の層厚の２倍程度にすることにより、透明導電層４１表面の起伏が金属導電層４２により吸収され、金属導電層４２の表面は平坦性が比較的高くなると考えられる。

なお、金属導電層４２としては、ＴｉＷのほかに、ＰｔやＴｉまたはそれらの合金、および、金属窒化物などを用いることができる。また、Ｔｉ層やＰｔ層などが複数積層する積層構造なども用いることができる。金属導電層４２と透明導電層４１との密着性をより良好にするためには、金属導電層４２（ＴｉＷ膜）の形成に、スパッタ法を用いることが好ましい。

以上により、透明導電層４１と金属導電層４２とが交互に積層するキャップ層４０が形成される。なお、キャップ層４０の総合的な厚みは、キャップ性能向上の観点から、ｐ側電極３０の総合的な厚みよりも厚いことが好ましく、ｐ側電極３０の厚みの１．５倍以上の厚みであることがより好ましい。

次に、図２Ｄに示すように、レジストマスク及び塩素ガスを用いたドライエッチング法により、光半導体積層２０の、ｐ側電極３０およびキャップ層４０が形成されていない領域をエッチングし、ビア２０ｄを形成する。ビア２０ｄはｐ型半導体層２５および活性層２４を貫通して形成されており、ビア２０ｄの底面にはｎ型半導体層２３が露出する。これにより、光半導体積層２０に、ビア２０ｄに対応する凹領域２０ｂと、凹領域２０ｂ以外の領域である凸領域２０ａと、が画定される（図１Ｃ参照）。

次に、図２Ｅに示すように、キャップ層４０および光半導体積層の凸領域２０ａ側面を覆う絶縁層５０を形成する。まず、光半導体積層２０の凸領域２０ａおよび凹領域２０ｂ、ならびに、キャップ層４０上に、スパッタ法などにより、膜厚９００ｎｍのＳｉＯ_２膜を成膜する。続いて、レジストマスクおよびＣＦ４／Ａｒ混合ガスを用いたドライエッチング法により、凹領域２０ｂ（ビア２０ｄ）の底面部分に位置するＳｉＯ_２膜をエッチングし、絶縁膜５０を形成する。なお、このとき、凹領域２０ｂ（ビア２０ｄ）の底面には、ｎ型半導体層２３が露出している。

次に、図２Ｆに示すように、光半導体積層２０の凹領域２０ｂ内に、ｎ型半導体層２３に接触するｎ側電極６０を形成する。まず、絶縁層５０表面および凹領域２０ｂ内のｎ型半導体層２３が露出する領域に、電子ビーム蒸着法やスパッタ法などにより、Ｔｉ／Ａｌ／Ｔｉ／Ｐｔ／Ａｕからなる金属多層膜を成膜する。続いて、当該金属多層膜を、リフトオフ法などによりパターニングして、柱状のｎ側電極６０を形成する。ｎ側電極６０に用いられる部材は、接触抵抗が低い、たとえば１×１０^−４Ωｃｍ^２以下であることが望ましく、また、光反射性を有することが好ましい。

次に、図２Ｇに示すように、絶縁層５０およびｎ側電極６０を覆う第１接合層７１を形成する。まず、絶縁層５０およびｎ側電極６０上に、スパッタ法などにより、Ｔｉ／Ｐｔ／Ａｕ積層を成膜し、リフトオフ法などによりパターニングして、第１接合層７１を形成する。

なお、第１接合層７１は最上層にＡｕ層が配置されていればよく、Ａｕ層よりも下層には、ＰｔやＴｉ，Ｗおよびそれらの合金、ＴａＮなどの金属窒化物、ならびに、ＩＴＯなどの導電性酸化物などを配置することができる。また、第１接合層７１は、ｎ側電極６０のマイグレーションを抑制するキャップ層７１ａを含む構成であってもかまわない。キャップ層７１ａは、キャップ層４０と同様に、透明導電層（ＩＴＯ）と金属導電層（ＴｉＷ）とが交互に積層する多層構造としてもよい。

以下、便宜的に、成長基板１１上に光半導体積層２０から第１接合層７１までが形成された構造体を、デバイス構造体１０１と呼ぶこととする。

次に、図２Ｈに示すように、レジストマスク及び塩素ガスを用いたドライエッチング法により、光半導体積層２０の一部をエッチングして、光半導体積層２０を所望のサイズに分割する。たとえば、分割される光半導体積層２０各々が、平面視において、一辺１ｍｍ程度の正方形状になるように、光半導体積層２０の一部をエッチングする（図１Ｃ参照）。

次に、図２Ｉに示すように、表面に所望形状の第２接合層７２が形成された支持基板１２を準備し、支持基板１２とデバイス構造体１０１とを貼り合わせ、貼り合わせ構造体１０２を形成する。そして、図２Ｊに示すように、貼り合せ構造体１０２から成長基板１１を剥離・除去して、光半導体積層２０のｎ型半導体層２３表面を露出させる。

まず、表面に第２接合層７２が形成された支持基板１２を準備する。

支持基板１２には、熱膨張係数がサファイア（７．５×１０^−６／Ｋ）やＧａＮ（５．６×１０^−６／Ｋ）に近く、熱伝導率が高い部材を用いることが好ましい。例えば、Ｓｉ、Ｇｅ、Ｍｏ、ＣｕＷ、ＡｌＮ等を用いることができる。

第２接着層７２は、たとえばＴｉ／Ｎｉ／Ａｕ／Ｐｔ／ＡｕＳｎ（Ｓｎ：２０ｗｔ％）からなる金属多層膜を含む。なお、第１接合層７１および第２接合層７２（金属多層膜の最上膜）に用いられる部材は、融着接合が可能な、Ａｕ−Ｓｎ、Ａｕ−Ｉｎ、Ｐｄ−Ｉｎ、Ｃｕ−Ｉｎ、Ｃｕ−Ｓｎ、Ａｇ−Ｓｎ、Ａｇ−Ｉｎ、Ｎｉ−Ｓｎ等を含む金属や、拡散接合が可能なＡｕを含む金属を用いることができる。

その後、準備した支持基板１２とデバイス構造体１０１とを、第１・第２接合層７１，７２が対向接触するように配置し、３ＭＰａで加圧しながら３００℃に加熱した状態で、１０分間保持する。続いて、室温まで冷却して、第１・第２接着層７１，７２を融着接合する（融着層７０）。これにより、貼り合せ構造体１０２が形成される。

その後、レーザリフトオフ法により、貼り合わせ構造体１０２から成長基板１１を除去する。具体的には、貼り合わせ構造体１０２に、成長基板１１側からＫｒＦエキシマレーザ光（波長：２４８ｎｍ，照射エネルギ密度：８００〜９００ｍＪ／ｃｍ^２）を照射し、バッファ層２１および下地層２２の一部を熱分解する。これにより、成長基板１１と光半導体積層２０とが分離し、貼り合わせ構造体１０２から成長基板１１が除去される。なお、成長基板１１の除去は、エッチング・研磨などで行ってもよい。

その後、バッファ層２１および下地層２２（ＧａＮ結晶）の熱分解で発生したＧａを熱水などで除去し、塩酸や水酸化ナトリウムなどで光半導体積層２０表面（下地層２２およびｎ型半導体層２３の一部）をエッチングする。これにより、図２Ｊに示すように、光半導体積層２０のｎ型半導体層２３が露出する。なお、下地層およびｎ型半導体層２３の一部の除去は、Ａｒプラズマないし塩素系プラズマを用いたドライエッチングや研磨などで行ってもよい。

次に、図２Ｋに示すように、レジストマスク及び塩素ガスを用いたドライエッチング法により、光半導体積層２０の一部をエッチングして、キャップ層４０の一部（露出部４０ｅ）を露出させる。その後、支持基板１２裏面に取り出し電極１２ａを形成する。取り出し電極１２ａは、たとえば電子ビーム真空蒸着法を用いて、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕを順次成膜することにより形成する。最後に、支持基板１２をレーザスクライブ又は、ダイシングにより分割する。

なお、光半導体積層２０のｎ型半導体層２３表面に、いわゆるマイクロコーン構造層２３ｍｃを形成してもかまわない。ｎ型半導体層２３表面にマイクロコーン構造層２３ｍｃを形成する場合には、たとえば、ｎ型半導体層２３表面を、ＴＭＡＨ（水酸化フェニルトリメチルアンモニウム）水溶液（温度約７０℃，濃度約２５％）などによりウエットエッチングすればよい。また、ｎ型半導体層２３（マイクロコーン構造層２３ｍｃ）上に、ＳｉＯ_２などからなる表面保護膜８０を形成してもかまわない。

以上により、ＬＥＤ素子１００が完成する。

キャップ層４０において、加熱処理および発熱に起因する熱歪は、ｐ側電極３０（光反射電極３２）との界面で顕著に生じる。したがって、キャップ層の最内層には、熱歪を緩和する透明導電層４１（第１透明導電層４１ａ）が配置されることが好ましく、ｐ側電極３０に広く接触して設けられることが好ましい。しかしながら、本発明者らによるさらなる検討によれば、キャップ層４０の最内層における透明導電層４１（第１透明導電層４１ａ）がｐ型半導体層２５に接触して設けられていると、ｐ側電極３０およびｎ側電極６０を介して比較的高い電圧を印加した際、第１透明導電層４１ａに電流が集中的に流れ、キャップ層４０ないし光半導体積層２０の一部が破壊される可能性があることがわかった。このような現象は、特に、キャップ層４０（ないしｐ側電極３０）とｎ側電極６０との間隔が極めて狭い、具体的には１０μｍ程度以下であるビアタイプＬＥＤ素子において、顕著に確認された。

本発明者らは、引き続き、高い電圧が印加された際でもキャップ層４０ないし光半導体積層２０が破壊されない、信頼性が高いビアタイプＬＥＤ素子の構造について検討を行った。

図３Ａ〜図３Ｃは、実施例によるＬＥＤ素子１００の変形例であって、光半導体積層２０の凸領域２０ａ／凹領域２０ｂ境界近傍を示す断面図である。発明者らによる検討によれば、キャップ層４０の最内層における透明導電層４１（第１透明導電層４１ａ）を、ｐ型半導体層２５に接触しないように設けることにより、高い電圧が印加された際でもキャップ層４０ないし光半導体積層２０が破壊されにくくなることがわかった。

このとき、キャップ層４０は、図３Ａに示すように、第１透明導電層４１ａのみｐ型半導体層２５と接触しないように形成してもかまわない。また、図３Ｂに示すように、キャップ層４０各層の端部がｐ側電極３０（光反射電極３１）の端部と揃うように、つまり、キャップ層４０各層の平面形状がｐ側電極３０（光反射電極３１）の平面形状と重なるように形成してもかまわない。また、図３Ｃに示すように、キャップ層４０各層の端部が、ｐ側電極３０（光反射電極３１）と接触しないように形成してもかまわない。なお、キャップ層４０各層の平面形状は、キャップ層４０各層をリフトオフ法などによりパターニングする際（図２Ｃ）、使用するレジストマスクの形状を変更することで、容易に調整することが可能である。

図３Ａに示す変形例は、高い電圧が印加された際のキャップ層４０ないし光半導体積層２０の破壊を抑制するとともに、ｐ側電極３０端部におけるキャップ層４０の厚みがある程度確保されているため、キャップ性能も優れている。また、図３Ｂに示す変形例は、ｐ側電極３０端部におけるキャップ層４０の厚みが十分ではないものの、製造時、光反射電極３２のパターニングから第２金属導電層４２ｂのパターニングまで同一のレジストマスクを使用することができるため、製造工程が簡素になる。

なお、図３Ｃに示す変形例は、ｐ側電極３０の端部がキャップ層４０に覆われていない構造となる。Ａｇを含むｐ側電極３０がキャップ層４０に完全に覆われていない場合、ｐ側電極３０のマイグレーションが懸念される。しかし、キャップ層４０に覆われていないｐ側電極３０の端部は、絶縁層５０およびキャップ層７１ａを含みうる第１接合層７１に覆われているため、マイグレーションが生じにくい。ｐ側電極３０の端部がキャップ層４０に覆われていなくても、ｐ側電極３０の端部とキャップ層４０の端部との距離が２μｍ程度以下であれば、ＬＥＤ素子の信頼性に影響を与える程度のマイグレーションは生じないものと考えられる。

図４Ａおよび図４Ｂは、実施例によるＬＥＤ素子１００のさらに他の変形例を示す断面図および平面図である。なお、図４Ａは、図４Ｂにおける断面ＩＶＡ−ＩＶＡを示す断面図である。

ＬＥＤ素子１００の支持基板１２は、Ｓｉなどの電気伝導性を有する部材に限らず、電気絶縁性を有する部材によって構成されていてもかまわない。支持基板１２を、電気絶縁性を有する部材により構成する場合、図４Ａに示すように、支持基板１２裏面に形成される取り出し電極は不要である。このとき、絶縁層５０，キャップ層４０（ないしｐ側電極３０）および光半導体積層２０から融着層７０を露出させて（融着層７０の露出部７０ｅ）、その露出部７０ｅから電力を供給できるようにすればよい。なお、融着層７０の露出部７０ｅは、光半導体積層２０における電流拡散の観点から、キャップ層４０の露出部４０ｅと離れて配置されることが好ましく、たとえば図４Ｂに示すように、キャップ層４０の露出部４０ｅの対角に配置されることが好ましい。

以上、実施例および変形例に沿って本発明を説明したが、本発明はこれらに限定されるものではない。種々の変更、改良、組み合わせ等が可能なことは当業者には自明であろう。

１１…成長基板、１２…支持基板、２０…光半導体積層、２１…バッファ層、２２…下地層、２３…ｎ型半導体層、２４…活性層（発光層）、２５…ｐ型半導体層、３０…ｐ側電極、３１…コンタクト電極、３２…光反射電極、４０…キャップ層（マイグレーション防止層）、４１…透明導電層、４２…金属導電層、５０…絶縁層、６０…ｎ側電極、７０…融着層、７１…第１接合層、７２…第２接合層、８０…表面保護膜、１００…ＬＥＤ素子、１０１…デバイス構造体、１０２…貼り合わせ構造体。

Claims (8)

1. 支持基板と、
   前記支持基板上に配置され、該支持基板側から、少なくとも、第１導電型のＧａＮ系半導体を含む第１半導体層、発光性を有し、ＧａＮ系半導体を含む活性層、および、該第１導電型とは異なる第２導電型のＧａＮ系半導体を含む第２半導体層が積層し、該第１半導体層が該支持基板と相対する凸領域、および、該第１半導体層および該活性層が掘削され、該第２半導体層が該支持基板と相対する凹領域を含む光半導体積層と、
   前記支持基板と前記光半導体積層の凸領域との間に、該光半導体積層の第１半導体層と接して配置され、Ａｇを含む第１電極と、
   前記第１電極を覆うように配置され、該第１電極側から、透光性部材を含む透明導電層、および、金属部材を含む金属導電層が交互に積層し、少なくとも２層以上の多層構造体からなるキャップ層と、
   前記支持基板と前記光半導体積層の凹領域との間に、該光半導体積層の第２半導体層と接して配置される第２電極と、
   を含む半導体発光素子。
2. 前記キャップ層のうち最も内側に配置される前記透明導電層は、前記光半導体積層の第１半導体層と接触しないように形成される請求項１記載の半導体発光素子。
3. 前記キャップ層の透明導電層は、結晶子の大きさが５０ｎｍ以下である微結晶体または非晶質体から構成される請求項１または２記載の半導体発光素子。
4. 前記キャップ層の透明導電層の厚みは、１０ｎｍ〜１００ｎｍである請求項１〜３いずれか１項記載の半導体発光素子。
5. 前記キャップ層の透明導電層は、ＩＴＯまたはＺｎＯを含む請求項１〜４いずれか１項記載の半導体発光素子。
6. 前記キャップ層の金属導電層は、Ｔｉ、Ｐｔおよびこれらの合金、ならびに、金属窒化物からなる群より選択した少なくとも１つの部材を含む請求項１〜５いずれか１項記載の半導体発光素子。
7. 前記光半導体積層の凹領域は、平面視において、該光半導体積層の凸領域に囲まれるように形成される請求項１〜６いずれか１項記載の半導体発光素子。
8. 前記キャップ層と前記第２電極との間隔は、１０μｍよりも狭い請求項１〜７いずれか１項記載の半導体発光素子。

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