JP2014204062A - プラズマエッチング方法 - Google Patents
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Abstract
【課題】Si等の基板の周縁部の近傍におけるエッチングの垂直性の低下を抑制可能なプラズマエッチング方法を提供する。
【解決手段】基板と該基板の上に形成されたマスク用層を有する処理対象基板の前記マスク用層の上にフォトレジスト層を形成する工程と、前記フォトレジスト層にフォトレジストパターンを形成する工程と、前記フォトレジスト層のうち、前記処理対象基板の周縁部の部分を除去するエッジリンスを行う工程と、エッジリンス後の前記処理対象基板の周縁部の上面を枠状の遮蔽部材で覆いつつ第1のプラズマエッチングを行い、前記マスク用層にマスクパターンを形成する工程と、前記マスク用層に前記マスクパターンが形成された前記処理対象基板に対し、前記遮蔽部材を用いることなく第2のプラズマエッチングを行う工程と、を有することを特徴とするプラズマエッチング方法。
【選択図】図3
【解決手段】基板と該基板の上に形成されたマスク用層を有する処理対象基板の前記マスク用層の上にフォトレジスト層を形成する工程と、前記フォトレジスト層にフォトレジストパターンを形成する工程と、前記フォトレジスト層のうち、前記処理対象基板の周縁部の部分を除去するエッジリンスを行う工程と、エッジリンス後の前記処理対象基板の周縁部の上面を枠状の遮蔽部材で覆いつつ第1のプラズマエッチングを行い、前記マスク用層にマスクパターンを形成する工程と、前記マスク用層に前記マスクパターンが形成された前記処理対象基板に対し、前記遮蔽部材を用いることなく第2のプラズマエッチングを行う工程と、を有することを特徴とするプラズマエッチング方法。
【選択図】図3
Description
本発明は、シリコン等の基板に垂直性の高い凹凸構造を形成可能なプラズマエッチング方法に関する。
半導体装置は、トランジスタやダイオード、抵抗、キャパシタといった素子を半導体基板上に形成したものであり、単体の素子を形成したものから多数の素子を一括して形成した集積回路(LSI)まで、さまざまな半導体装置が提供されている。特に近年では、半導体装置の小型化、多機能化、高速化を進めるため、2次元構造のLSIチップを縦方向に積層した3次元実装LSIの開発が進められている。
3次元実装LSIを開発する上で鍵となる技術の一つに、積層されたLSIチップ間を電気的に接続するための実装技術がある。従来、LSIチップ間の電気接続は、金属細線を用いたワイヤボンディングにより行われてきた。これに対して、近年、シリコン貫通電極(TSV:Through-Silicon Via)を用いた実装技術(以下、TSV技術という)が提案され、その開発が進められている。TSVを作製する工程では、シリコン(Si)基板にビア(Via)と呼ばれる貫通孔を形成し、その内壁に絶縁膜を形成した後、導電体を堆積させて電気配線を完成させる。
Si基板に貫通孔等のエッチング穴を形成する方法として、誘導結合型プラズマ(Inductively Coupled Plasma:ICP)を用いた反応性イオンエッチング(Reactive Ion Etching:RIE)プロセスが知られている。反応性イオンエッチングプロセスはイオンやラジカルによってエッチングを行う方法であり、異方性エッチングや微細な加工に適している。特に、エッチング穴のアスペクト比(穴径に対する穴深さの比、柱径に対する柱高さの比)を大きくしたい際には、ボッシュプロセスと呼ばれる方法が用いられる(特許文献1)。ボッシュプロセスを用いると、アスペクト比100以上のエッチング穴を形成することができる。
ボッシュプロセスは、Siに対する選択比の高いSiO2のマスクをSi基板に形成した後に行われる。SiO2のマスクは、Si基板の上にSiO2層を形成し、その上にフォトレジストを塗布し、露光等によりフォトレジストに所定のパターンを形成した後、プラズマエッチングを行うことにより形成される。
このマスク形成工程では、SiO2層の上にフォトレジストを塗布する際、フォトレジストの一部がSi基板の裏面に回り込み、該裏面に付着することがある。フォトレジストがSi基板の裏面に付着していると、プラズマエッチングを行う際にSi基板が載置台から僅かに浮いて、静電チャック等によってSi基板を強く保持することができなくなる。そのため、SiO2層の上にフォトレジストを塗布した後、その周縁部のフォトレジスト及びSi基板の裏面に回り込んだフォトレジストを除去する処理が行われる。この処理は、「エッジリンス」と呼ばれる。
このようにエッジリンスにより周縁部のフォトレジストを除去した後、フォトレジストにパターンを形成し、プラズマエッチングによりSiO2層にマスクパターンを形成する。このマスクパターンを形成するためのプラズマエッチングの際、フォトレジストの周縁部が除去されているため、フォトレジストの周縁部でSiO2層が露出した状態となっており、SiO2層の周縁部もプラズマによりエッチングされ、除去されてしまう。このように周縁部が除去されたSiO2層をマスクとしてSi基板へのプラズマエッチング(ボッシュプロセス)を行うと、Si基板の周縁部もエッチングされ、Si基板の径が小さくなり、プラズマエッチング後の搬送等の工程で支障をきたす。そのため、従来は、Si基板の周縁部を枠状の遮蔽部材で覆ったうえで、該Si基板へのプラズマエッチングを行っていた。遮蔽部材の材料としては通常、石英が用いられる。
プラズマエッチングを行う際に遮蔽部材等の固体があると、その近傍のプラズマ密度が変化する。このプラズマ密度の変化により、遮蔽部材の近傍(すなわち、Si基板の周縁部の近傍)におけるSi基板のエッチングの垂直性が低下する(斜めにエッチングされる)という問題があった。
本発明が解決しようとする課題は、Si等の基板の周縁部の近傍におけるエッチングの垂直性の低下を抑制可能なプラズマエッチング方法を提供することである。
上記課題を解決するために成された本発明に係るプラズマエッチング方法は、
基板と該基板の上に形成されたマスク用層を有する処理対象基板の前記マスク用層の上にフォトレジスト層を形成する工程と、
前記フォトレジスト層にフォトレジストパターンを形成する工程と、
前記フォトレジスト層のうち、前記処理対象基板の周縁部の部分を除去するエッジリンスを行う工程と、
エッジリンス後の前記処理対象基板の周縁部の上面を枠状の遮蔽部材で覆いつつ第1のプラズマエッチングを行い、前記マスク用層にマスクパターンを形成する工程と、
前記マスク用層に前記マスクパターンが形成された前記処理対象基板に対し、前記遮蔽部材を用いることなく第2のプラズマエッチングを行う工程と、
を有することを特徴とする。
基板と該基板の上に形成されたマスク用層を有する処理対象基板の前記マスク用層の上にフォトレジスト層を形成する工程と、
前記フォトレジスト層にフォトレジストパターンを形成する工程と、
前記フォトレジスト層のうち、前記処理対象基板の周縁部の部分を除去するエッジリンスを行う工程と、
エッジリンス後の前記処理対象基板の周縁部の上面を枠状の遮蔽部材で覆いつつ第1のプラズマエッチングを行い、前記マスク用層にマスクパターンを形成する工程と、
前記マスク用層に前記マスクパターンが形成された前記処理対象基板に対し、前記遮蔽部材を用いることなく第2のプラズマエッチングを行う工程と、
を有することを特徴とする。
フォトレジストパターンを形成する工程とエッジリンスを行う工程は、どちらを先に行っても良い。
本発明に係るプラズマエッチング方法では、フォトレジスト層のうち、処理対象基板の周縁部の部分をエッジリンスによって除去した後、該周縁部の上を遮蔽部材で覆った状態で第1のプラズマエッチングを行う。これによりマスク用層の周縁部及びフォトレジスト層で覆われた部分はエッチングされずに残り、その他の部分はエッチングされる。その結果、マスク用層にマスクパターンが形成される。その後、遮蔽部材を取り除いた状態で第2のプラズマエッチングが行われ、それにより、基板のうちマスク用層で覆われていない部分がエッチングされる。このとき、処理対象基板から遮蔽部材を外しても、基板の周縁部は、マスク用層が残っているため、エッチングから保護される。また、第2のプラズマエッチングを行う際に遮蔽部材を用いないことにより、基板の周縁部においてプラズマ分布が乱されることがなく、均一なプラズマ密度が得られる。従って、基板の周縁部近傍のエッチングを、基板の中央部のエッチングと同じレベルの垂直性で行うことが可能となる。
なお、本発明に係るプラズマエッチング方法では、マスク用層にマスクパターンを形成する際に遮蔽部材を用いているため、マスク用層の周縁部近傍におけるエッチングの垂直性が低下する。しかし、マスク用層の厚みは、数百μmの基板の厚みに対して、高々数μmであり、マスク用層にマスクパターンを形成する際にエッチングが斜めに進行しても、基板のエッチングに及ぼす影響は小さい。
前記第2のプラズマエッチングには、ボッシュプロセスを用いることができる。
本発明に係るプラズマエッチング方法では、第1のプラズマエッチングの際に、マスク用層の周縁部(エッジリンスが施された部分)の上面を遮蔽部材で覆うことにより、該周縁部のマスク用層を第1のプラズマエッチングから保護するため、第2のプラズマエッチングを行う際に処理対象基板から遮蔽部材を外しても、基板の周縁部はエッチングから保護される。また、第2のプラズマエッチングを行う際に処理対象基板から遮蔽部材から取り除くことにより、基板の周縁部においてもプラズマ密度が均一になる。これにより、基板の周縁部近傍のエッチングを、基板の中央部のエッチングと同じレベルの垂直性で行うことができる。
本発明に係るプラズマエッチング方法を説明する前に、従来例のプラズマエッチング方法について図1及び2を参照して説明する。
図1は、従来例1のプラズマエッチング方法の各工程を示す概略図である。このプラズマエッチング方法は、基板10の上にマスク用層11を形成し、その更に上にフォトレジスト層12を形成する前処理工程(a)と、フォトレジスト層12のうち、基板10及びマスク用層11の周縁部の部分を除去するエッジリンス工程(b)と、露光等の処理によりフォトレジスト層12にフォトレジストパターンを形成するフォトレジストパターン形成工程(c)と、第1のプラズマエッチングを行うことにより、マスク用層11にマスクパターンを形成するマスクパターン形成工程(d)と、マスク用層11の上のフォトレジスト層12を除去するフォトレジスト除去工程(e)と、第2のプラズマエッチングを行うことにより、基板10にエッチング穴101を形成する基板エッチング工程(f)と、を有する。
従来例1のプラズマエッチング方法では、エッジリンス工程(b)においてフォトレジスト層12にエッジリンス処理が施されていることにより、マスクパターン形成工程(d)においてマスク用層11の周縁部もエッチングされ、除去される。基板エッチング工程(e)では、このように周縁部が除去されたマスク用層11をマスクとして基板10へのプラズマエッチングを行うため、基板10の周縁部もエッチングされる。ただし、基板10に形成されるエッチング穴101の垂直性が低下することはない。
図2は、従来例2のプラズマエッチング方法の各工程を示す概略図である。このプラズマエッチング方法では、上記の基板エッチング工程(f)を、基板10の周縁部の上面に枠状の遮蔽部材20を載置する工程(f-1)と、遮蔽部材20を載置したまま第2のプラズマエッチングを行う工程(f-2)の2段階で行う。その他の工程は、従来例1のプラズマエッチング方法と同じである。
従来例2のプラズマエッチング方法では、従来例1のプラズマエッチング方法と同様、エッジリンス工程(b)においてフォトレジスト層12にエッジリンス処理が施されていることにより、マスクパターン形成工程(d)においてマスク用層11の周縁部がプラズマエッチングによって除去される。しかし、基板エッチング工程(f-2)では、基板10の周縁部の上面を遮蔽部材20により覆っているため、この周縁部はエッチングされない。ただし、遮蔽部材20は、その近傍のプラズマ密度を変化させるため、遮蔽部材20の近傍では基板10のエッチングが斜めに進行し、垂直性が低下する。
本発明の一実施例に係るプラズマエッチング方法について、図3及び4を参照して説明する。
図3は、本実施例のプラズマエッチング方法の各工程を示す概略図である。このプラズマエッチング方法では、上記のマスクパターン形成工程(d)を、マスク用層11の周縁部の上面に遮蔽部材20を載置する工程(d-1)と、遮蔽部材20を載置したまま第1のプラズマエッチングを行う工程(d-2)と、第1のプラズマエッチング後、マスク用層11から取り外す工程(d-3)の3段階で行う。その他の工程は、従来例1のプラズマエッチング方法と同じである。
本実施例のプラズマエッチング方法では、マスクパターン形成工程(d-2)において、マスク用層11の周縁部の上面を遮蔽部材20により覆っているため、この周縁部はエッチングされない。ただし、遮蔽部材20により、その近傍のプラズマ密度が変化するため、遮蔽部材20の近傍では、マスク用層11のエッチングが斜めに進行し、垂直性が低下する。一方、基板エッチング工程(f)では、マスク用層11の周縁部が残っているため、遮蔽部材20がなくても、基板10の周縁部はエッチングされない。また、基板10に形成されるエッチング穴101の垂直性が低下することはない。
一般的に、マスク用層11は、基板10に比べて十分に薄く、数百μmという基板10の厚みに対してマスク用層11の厚みは数μm程度である。例えば、基板10の厚みが500μm、マスク用層11の厚さが2μmであり、遮蔽部材20によって、その近傍のプラズマエッチングが斜めに10°ずれるとすると、従来例2のプラズマエッチング方法では、基板10に設ける貫通孔の位置が、対応するフォトレジストパターンの上面から基板10の下面までで約88μmずれる(基板10の上面ではずれない)のに対し、本実施例のプラズマエッチング方法では、約0.35μmずれるだけである(ただし基板10の上面でも同じ方向に約0.35μmずれる)。このように、本実施例のプラズマエッチング方法では、基板10に設ける貫通孔の位置ずれを小さく抑えることが可能となる。
また、図3の基板エッチング工程(f)においてボッシュプロセスを用いることにより、アスペクト比の高い貫通孔を、高い垂直性で以て基板10に形成することが可能となる。
また、図3の基板エッチング工程(f)においてボッシュプロセスを用いることにより、アスペクト比の高い貫通孔を、高い垂直性で以て基板10に形成することが可能となる。
なお、上記実施例では、エッジリンス工程の後にフォトレジストパターン工程を行うものとしたが、フォトレジストパターン工程の後にエッジリンス工程を行っても良い。
本実施例のプラズマエッチング方法において用いる遮蔽部材20は、マスク用層11と同じ材料で構成されていることが望ましい。このようにマスク用層11と遮蔽部材20が同じ材料で構成されていると、マスクパターン形成工程(d-2)においてマスク用層11のプラズマエッチングを行う際に、遮蔽部材20の近傍のプラズマ密度の変化を低く抑えることが可能となる。
例えば、マスク用層11がSiO2で構成されている場合、遮蔽部材20には石英を用いることが望ましい。
例えば、マスク用層11がSiO2で構成されている場合、遮蔽部材20には石英を用いることが望ましい。
図4は、本実施例のプラズマエッチング装置における基板10の流れを示す概略図である。このプラズマエッチング装置は、バッファ室30とプラズマ処理室40とを有する。バッファ室30には遮蔽部材20が収容され、枠状の遮蔽部材保持部31によって保持されている。プラズマ処理室40は真空容器であり、その内部に、対向配置された上部電極41と、基板10の載置台を兼ねた下部電極42とを備えている。また、図示はしていないものの、基板10を搬送するためのベルトコンベア等の搬送路やハンド、プラズマ発生用のガス供給源、真空排気装置、上部電極41と下部電極42に高周波電圧を印加するための高周波電源等を備えている。
図3(c)に示すフォトレジストパターン形成工程により、マスク用層11の上のフォトレジスト層12にフォトレジストパターンが形成された基板10(これを「処理対象基板S1」とする)は、バッファ室30内の遮蔽部材保持部21の直下に搬送される。そして、遮蔽部材保持部21の枠内を通過するように上昇させることにより、処理対象基板S1の周縁部に遮蔽部材20が載置される。処理対象基板S1は、周縁部に遮蔽部材20が載置された状態でプラズマ処理室40に搬送され、下部電極42の上に載置される。続いて、プラズマ処理室40内が減圧されると共にエッチングガスが導入され、上部電極41及び下部電極22に高周波電圧が印加される。これにより、エッチングガスがプラズマ化し、処理対象基板S1がエッチングされ、図3(d-2)に示す状態となる。この状態の処理対象基板を「処理対象基板S2」とする。
処理対象基板S2を、バッファ室30の遮蔽部材保持部21の直上に搬送し、遮蔽部材保持部21の枠内を通過するように下降させる。これにより、処理対象基板S2の周縁部に載置された遮蔽部材20は、遮蔽部材保持部21に保持されて残り、処理対象基板S2から取り外された状態となる(図3(d-3))。この処理対象基板S2からフォトレジスト層12を除去することにより、処理対象基板S2は図3(e)に示す状態となる。この状態の処理対象基板を「処理対象基板S3」とする。
この処理対象基板S3は再びプラズマ処理室40に搬送され、下部電極42の上に載置される(遮蔽部材20は、バッファ室30内で遮蔽部材保持部21に保持されている)。続いて、プラズマ処理室40内が減圧されると共にエッチングガスが導入され、上部電極41及び下部電極22に高周波電圧が印加される。これにより、エッチングガスがプラズマ化し、処理対象基板S3がエッチングされ、図3(f)に示す状態となる。
この処理対象基板S3は再びプラズマ処理室40に搬送され、下部電極42の上に載置される(遮蔽部材20は、バッファ室30内で遮蔽部材保持部21に保持されている)。続いて、プラズマ処理室40内が減圧されると共にエッチングガスが導入され、上部電極41及び下部電極22に高周波電圧が印加される。これにより、エッチングガスがプラズマ化し、処理対象基板S3がエッチングされ、図3(f)に示す状態となる。
10…基板
101…エッチング穴
11…マスク用層
12…フォトレジスト
20…遮蔽部材
30…バッファ室
31…遮蔽部材保持機構
40…プラズマ処理室
41…上部電極
42…下部電極
101…エッチング穴
11…マスク用層
12…フォトレジスト
20…遮蔽部材
30…バッファ室
31…遮蔽部材保持機構
40…プラズマ処理室
41…上部電極
42…下部電極
Claims (2)
- 基板と該基板の上に形成されたマスク用層を有する処理対象基板の前記マスク用層の上にフォトレジスト層を形成する工程と、
前記フォトレジスト層にフォトレジストパターンを形成する工程と、
前記フォトレジスト層のうち、前記処理対象基板の周縁部の部分を除去するエッジリンスを行う工程と、
エッジリンス後の前記処理対象基板の周縁部の上面を枠状の遮蔽部材で覆いつつ第1のプラズマエッチングを行い、前記マスク用層にマスクパターンを形成する工程と、
前記マスク用層に前記マスクパターンが形成された前記処理対象基板に対し、前記遮蔽部材を用いることなく第2のプラズマエッチングを行う工程と、
を有することを特徴とするプラズマエッチング方法。 - 前記第2のプラズマエッチングが、ボッシュプロセスであることを特徴とする請求項1に記載のプラズマエッチング方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10739671B2 (en) * | 2017-11-10 | 2020-08-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing phase shift photo masks |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009277720A (ja) * | 2008-05-12 | 2009-11-26 | Nec Electronics Corp | 半導体装置の製造方法及びエッチング装置 |
WO2012133585A1 (ja) * | 2011-03-29 | 2012-10-04 | 東京エレクトロン株式会社 | プラズマエッチング装置及びプラズマエッチング方法 |
JP2012195514A (ja) * | 2011-03-17 | 2012-10-11 | Seiko Epson Corp | 素子付き基板、赤外線センサー、および貫通電極形成方法 |
JP2012248721A (ja) * | 2011-05-30 | 2012-12-13 | Seiko Epson Corp | 配線基板、赤外線センサー及び貫通電極形成方法 |
JP2012253194A (ja) * | 2011-06-02 | 2012-12-20 | Panasonic Corp | 半導体デバイスの製造方法 |
-
2013
- 2013-04-09 JP JP2013081075A patent/JP2014204062A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009277720A (ja) * | 2008-05-12 | 2009-11-26 | Nec Electronics Corp | 半導体装置の製造方法及びエッチング装置 |
JP2012195514A (ja) * | 2011-03-17 | 2012-10-11 | Seiko Epson Corp | 素子付き基板、赤外線センサー、および貫通電極形成方法 |
WO2012133585A1 (ja) * | 2011-03-29 | 2012-10-04 | 東京エレクトロン株式会社 | プラズマエッチング装置及びプラズマエッチング方法 |
JP2012248721A (ja) * | 2011-05-30 | 2012-12-13 | Seiko Epson Corp | 配線基板、赤外線センサー及び貫通電極形成方法 |
JP2012253194A (ja) * | 2011-06-02 | 2012-12-20 | Panasonic Corp | 半導体デバイスの製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10739671B2 (en) * | 2017-11-10 | 2020-08-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing phase shift photo masks |
US11906898B2 (en) | 2017-11-10 | 2024-02-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of manufacturing phase shift photo masks |
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