JP2014160809A - 半導体装置およびその作製方法 - Google Patents
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Abstract
【課題】高い電気特性を有する微細なトランジスタを歩留まりよく提供する。また、該トランジスタを含む半導体装置においても、高性能化、高信頼性化、および高生産化を達成する。
【解決手段】絶縁表面上のゲート電極と、絶縁表面上にあり、ゲート電極が突出するように設けられた下地絶縁膜と、下地絶縁膜およびゲート電極上のゲート絶縁膜と、ゲート絶縁膜上の酸化物半導体膜と、酸化物半導体膜に接するソース電極およびドレイン電極と、を有し、酸化物半導体膜の膜厚は、ゲート電極の膜厚と下地絶縁膜の膜厚の差より小さくする。
【選択図】図１
【解決手段】絶縁表面上のゲート電極と、絶縁表面上にあり、ゲート電極が突出するように設けられた下地絶縁膜と、下地絶縁膜およびゲート電極上のゲート絶縁膜と、ゲート絶縁膜上の酸化物半導体膜と、酸化物半導体膜に接するソース電極およびドレイン電極と、を有し、酸化物半導体膜の膜厚は、ゲート電極の膜厚と下地絶縁膜の膜厚の差より小さくする。
【選択図】図１
Description
本発明は、物（プロダクト。機械（マシン）、製品（マニュファクチャ）、組成物（コンポジション・オブ・マター）を含む。）、および方法（プロセス。単純方法および生産方法を含む。）に関する。特に、本発明の一形態は、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、またはそれらの製造方法に関する。特に、本発明の一形態は、酸化物半導体を有する半導体装置、表示装置、または発光装置に関する。
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いられているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコンまたは多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。
近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物半導体とよぶことにする。
例えば、酸化物半導体として、酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトランジスタが開示されている（特許文献１参照）。
ところで、ＩｎＭＯ３（ＺｎＯ）ｍ（ＭはＦｅ、Ｇａ、Ａｌ；ｍは自然数）で表されるホモロガス化合物が知られている（非特許文献１参照。）。
Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ．Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ ａｎｄ Ｓｉｎｇｌｅ−ＣｒｙｓｔａｌＤａｔａ ｏｆ Ｈｏｍｏｌｏｇｏｕｓ Ｃｏｍｐｏｕｎｄｓ， Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４， ａｎｄ ５）， ＩｎＧａＯ３（ＺｎＯ）３， ａｎｄＧａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９， ａｎｄ １６） ｉｎ ｔｈｅ Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ Ｓｙｓｔｅｍ」、Ｊ． Ｓｏｌｉｄ ＳｔａｔｅＣｈｅｍ．、１９９５、Ｖｏｌ．１１６， ｐ．１７０−１７８
酸化物半導体を用いたトランジスタにおいて、酸化物半導体膜に接して形成されるソース電極またはドレイン電極となる導電膜の材料が酸化物半導体膜を構成する金属元素よりも酸素と結合しやすい導電材料である場合、酸化物半導体膜中の酸素が酸化物半導体膜を構成する金属元素よりも酸素と結合しやすい導電材料側に拡散する。この拡散により、酸化物半導体膜の、導電膜との界面近傍の領域に酸素欠損が発生する。また、酸化物半導体膜上にソース電極またはドレイン電極となる導電膜を形成する際の酸化物半導体膜上面への損傷により酸素欠損が発生する。これらの酸素欠損により低抵抗領域が形成され、酸化物半導体膜とソース電極またはドレイン電極との接触抵抗が低減されることによって導電性が向上してトランジスタの高速動作を実現することができる。しかし、導電膜は、酸化物半導体膜中のチャネル形成領域とも接するため、チャネル形成領域の、導電膜との界面近傍の領域にも酸素欠損が発生し、トランジスタの電気特性の不良に繋がってしまう。
そこで、本発明の一態様は、酸化物半導体中のチャネル形成領域における酸素欠損を低減する半導体装置などを提供することを課題の一とする。
また、トランジスタの動作の高速化、トランジスタの低消費電力化、高集積化等を達成するためにはトランジスタの微細化が必須である。
より高性能な半導体装置を実現するため、微細化されたトランジスタのオン特性（例えば、オン電流や電界効果移動度）を向上させて、半導体装置などの高速応答、高速駆動を実現する半導体装置などを提供することを課題の一とする。
また、トランジスタの微細化に伴って作製工程における歩留まりの低下が懸念される。
微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく提供することを課題の一とする。
または、該トランジスタを含む半導体装置などにおいても、高性能化、高信頼性化、および高生産化を達成することを課題の一とする。
または、新規な半導体装置などを提供することを課題の一とする。
なお、本発明の一態様では、上記課題の少なくとも一を達成すればよい。
本発明の一態様は、絶縁表面上のゲート電極と、絶縁表面上にあり、ゲート電極が突出するように設けられた下地絶縁膜と、下地絶縁膜およびゲート電極上のゲート絶縁膜と、ゲート絶縁膜上の酸化物半導体膜と、酸化物半導体膜に接するソース電極およびドレイン電極と、を有し、酸化物半導体膜の膜厚は、ゲート電極の膜厚と下地絶縁膜の膜厚の差より小さいことを特徴とする半導体装置である。
また、上記構成において、ソース電極およびドレイン電極上に第１の絶縁膜を有し、第１の絶縁膜の端部と、ソース電極およびドレイン電極の端部とが揃うことを特徴とする。
また、上記構成において、酸化物半導体膜および第１の絶縁膜上に第２の絶縁膜を有することを特徴とする。
また、上記構成において、酸化物半導体膜は、チャネル形成領域と、チャネル形成領域を挟む一対の低抵抗領域と、を有することを特徴とする。
また、上記構成において、酸化物半導体膜は、凹部を有することを特徴とする。
また、本発明の他の一態様は、絶縁表面上にゲート電極を形成し、絶縁表面およびゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に酸化物半導体膜を形成し、酸化物半導体膜上に導電膜を形成し、導電膜上に第１の絶縁膜を形成し、導電膜においてゲート電極と重畳する領域を露出するように第１の絶縁膜を平坦化して第２の絶縁膜を導電膜上に形成し、第２の絶縁膜をマスクとして導電膜をエッチングして、ソース電極およびドレイン電極を形成することを特徴とする半導体装置の作製方法である。
また、本発明の他の一態様は、絶縁表面上にゲート電極を形成し、ゲート電極が突出するように絶縁表面上に下地絶縁膜を形成し、下地絶縁膜およびゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に酸化物半導体膜を形成し、酸化物半導体膜上に導電膜を形成し、導電膜上に第１の絶縁膜を形成し、導電膜においてゲート電極と重畳する領域を露出するように第１の絶縁膜を平坦化して第２の絶縁膜を導電膜上に形成し、第２の絶縁膜をマスクとして導電膜をエッチングして、ソース電極およびドレイン電極を形成することを特徴とする半導体装置の作製方法である。
また、上記作製方法において、下地絶縁膜は、絶縁表面およびゲート電極上に第１の下地絶縁膜を形成し、第１の下地絶縁膜を平坦化してゲート電極を露出させ、平坦化した第１の下地絶縁膜をエッチングして形成することを特徴とする。
また、上記作製方法において、第１の絶縁膜の平坦化の後に、第１の絶縁膜をエッチングして、第２の絶縁膜を形成することを特徴とする。
また、上記作製方法において、第１の絶縁膜は、酸化物半導体膜の膜厚以上、酸化物半導体膜と重畳する露出した導電膜上の第１の絶縁膜の膜厚未満、エッチングされることを特徴とする。
また、上記作製方法において、ソース電極およびドレイン電極をマスクとして、酸化物半導体膜に酸素を添加し、チャネル形成領域と、チャネル形成領域を挟む一対の低抵抗領域を形成することを特徴とする。
または、上記作製方法において、ソース電極およびドレイン電極をマスクとして、ゲート電極と重畳する領域の酸化物半導体膜表面をエッチングして除去し、チャネル形成領域と、チャネル形成領域を挟む一対の低抵抗領域を形成することを特徴とする。
また、上記作製方法において、前記酸化物半導体膜および第２の絶縁膜上に第３の絶縁膜を形成することを特徴とする。
本発明の一態様の構成および作製方法を用いることにより、酸化物半導体中のチャネル形成領域における酸素欠損を低減することができる。また、酸化物半導体を用いた半導体装置において、電気特性を向上させることができる。また、微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく提供することができる。また、該トランジスタを含む半導体装置においても、高性能化、高信頼性化、および高生産化を達成することができる。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置であるトランジスタについて図面を用いて説明する。
本実施の形態では、本発明の一態様の半導体装置であるトランジスタについて図面を用いて説明する。
［１−１ トランジスタ構成（１）］
図１は、本発明の一態様のトランジスタ１５０の上面図および断面図である。図１（Ａ）は、上面図であり、図１（Ａ）に示す一点鎖線Ａ１−Ａ２の断面が図１（Ｂ）に相当し、図１（Ａ）に示す一点鎖線Ｂ１−Ｂ２の断面が図１（Ｃ）に相当する。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１は、本発明の一態様のトランジスタ１５０の上面図および断面図である。図１（Ａ）は、上面図であり、図１（Ａ）に示す一点鎖線Ａ１−Ａ２の断面が図１（Ｂ）に相当し、図１（Ａ）に示す一点鎖線Ｂ１−Ｂ２の断面が図１（Ｃ）に相当する。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１に示すトランジスタ１５０は、基板１００上の下地絶縁膜１０１と、下地絶縁膜１０１上の下地絶縁膜１０２と、下地絶縁膜１０２から突出するゲート電極１０４と、下地絶縁膜１０２およびゲート電極１０４上のゲート絶縁膜１０６と、ゲート絶縁膜１０６上の酸化物半導体膜１０８と、酸化物半導体膜１０８に接するソース電極１１０ａおよびドレイン電極１１０ｂと、ソース電極１１０ａおよびドレイン電極１１０ｂ上の絶縁膜１１２と、酸化物半導体膜１０８および絶縁膜１１２上の絶縁膜１１４と、絶縁膜１１２および絶縁膜１１４に設けられた開口を介して、ソース電極１１０ａおよびドレイン電極１１０ｂとそれぞれ電気的に接続する配線１１６ａおよび配線１１６ｂと、を有する。なお、ソース電極１１０ａおよびドレイン電極１１０ｂと酸化物半導体膜１０８の界面近傍には、酸化物半導体膜１０８から酸素が引き抜かれ、低抵抗領域１１１ａおよび低抵抗領域１１１ｂが形成される。
［１−１−１ ソース電極１１０ａおよびドレイン電極１１０ｂ］
ソース電極１１０ａおよびドレイン電極１１０ｂは、酸化物半導体膜を構成する金属元素よりも酸素と結合しやすい導電材料を用いることができる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｍｏ、Ｗ、Ｔｉなどを用いることができる。後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることが特に好ましい。なお、酸化物半導体膜を構成する金属元素よりも酸素と結合しやすい導電材料には、酸素が拡散しやすい材料も含まれる。また、ソース電極１１０ａおよびドレイン電極１１０ｂにＴｉを用いる場合、加熱処理により、接する酸化物半導体膜にＴｉが拡散して低抵抗領域の形成を助長する傾向がある。また、Ｗ上にＣｕなど上記材料を複数積層してもよい。
ソース電極１１０ａおよびドレイン電極１１０ｂは、酸化物半導体膜を構成する金属元素よりも酸素と結合しやすい導電材料を用いることができる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｍｏ、Ｗ、Ｔｉなどを用いることができる。後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることが特に好ましい。なお、酸化物半導体膜を構成する金属元素よりも酸素と結合しやすい導電材料には、酸素が拡散しやすい材料も含まれる。また、ソース電極１１０ａおよびドレイン電極１１０ｂにＴｉを用いる場合、加熱処理により、接する酸化物半導体膜にＴｉが拡散して低抵抗領域の形成を助長する傾向がある。また、Ｗ上にＣｕなど上記材料を複数積層してもよい。
［１−１−２ 低抵抗領域１１１ａおよび低抵抗領域１１１ｂ］
ソース電極１１０ａおよびドレイン電極１１０ｂとなる導電膜の材料が酸化物半導体膜を構成する金属元素よりも酸素と結合しやすい導電材料であるため、酸化物半導体膜１０８中の酸素が酸素と結合しやすい導電材料側に拡散する。この拡散により、酸化物半導体膜１０８の、導電膜との界面近傍の領域に酸素欠損が発生する。また、酸化物半導体膜１０８上に形成される導電膜を形成する際の酸化物半導体膜１０８上面へのダメージにより酸素欠損が発生する。これらの酸素欠損により、低抵抗化された領域、つまり、低抵抗領域１１１ａおよび低抵抗領域１１１ｂが形成され、酸化物半導体膜１０８とソース電極１１０ａまたはドレイン電極１１０ｂとの接触抵抗が低減される。
ソース電極１１０ａおよびドレイン電極１１０ｂとなる導電膜の材料が酸化物半導体膜を構成する金属元素よりも酸素と結合しやすい導電材料であるため、酸化物半導体膜１０８中の酸素が酸素と結合しやすい導電材料側に拡散する。この拡散により、酸化物半導体膜１０８の、導電膜との界面近傍の領域に酸素欠損が発生する。また、酸化物半導体膜１０８上に形成される導電膜を形成する際の酸化物半導体膜１０８上面へのダメージにより酸素欠損が発生する。これらの酸素欠損により、低抵抗化された領域、つまり、低抵抗領域１１１ａおよび低抵抗領域１１１ｂが形成され、酸化物半導体膜１０８とソース電極１１０ａまたはドレイン電極１１０ｂとの接触抵抗が低減される。
なお、トランジスタ１５０のチャネル形成領域は、酸化物半導体膜１０８において、低抵抗領域１１１ａと低抵抗領域１１１ｂとの間の領域となる。トランジスタ１５０のチャネル形成領域は、ソース電極１１０ａおよびドレイン電極１１０ｂを形成するまで導電膜と接していたため低抵抗化（ｎ型化ともいう）されている。そのため、酸化物半導体膜の不純物濃度を低減し、高純度真性化する必要がある。高純度真性化とは、酸化物半導体膜を真性または実質的に真性にすることをいう。なお、実質的に真性という場合、酸化物半導体膜のキャリア密度は、１×１０１７／ｃｍ３未満、好ましくは１×１０１５／ｃｍ３未満、さらに好ましくは１×１０１３／ｃｍ３未満である。
トランジスタ１５０のチャネル形成領域を高純度真性化するためには、酸化物半導体膜１０８に対して、酸素を添加すればよい。このようにすることで酸素欠損を低減することができ、高純度真性な領域を形成することができる。よって、自己整合的に高純度真性な領域と低抵抗領域を形成することができる。
また、下地絶縁膜１０２、ゲート絶縁膜１０６、絶縁膜１１４に酸素が過剰に含まれている場合、加熱処理により、下地絶縁膜１０２、ゲート絶縁膜１０６、絶縁膜１１４から酸素を放出しやすくして、酸化物半導体膜１０８の酸素欠損を低減することができる。この結果、酸化物半導体膜１０８中のチャネル形成領域は、さらに酸素欠損が低減し、高純度真性化となる。
酸化物半導体膜１０８中で酸素欠損は、欠陥準位を形成し、その一部がドナー準位となる。従って、酸化物半導体膜１０８中の酸素欠損（特にチャネル領域の酸素欠損）を低減することで、酸化物半導体膜１０８（特にチャネル領域）のキャリア密度を低減することができ、トランジスタに安定した電気特性を付与することができる。
ここで、加熱処理によって酸素を放出する膜は、表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われる昇温脱離ガス（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析において１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上の酸素（酸素原子数に換算）を放出することもある。
また、加熱処理によって酸素を放出する膜は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含む膜は、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にて、ｇ値が２．０１近傍に非対称の信号を有することもある。
また、過剰な酸素を含む絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱分光法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した値である。
［１−１−３ 下地絶縁膜１０２、ゲート電極１０４および絶縁膜１１２］
下地絶縁膜１０２および絶縁膜１１２は、酸化シリコン膜、酸化ガリウム膜、酸化亜鉛膜、酸化アルミニウム膜、ガリウム亜鉛酸化物膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層膜を用いる。また、有機シランガスを用いたＣＶＤ法（化学気相成長法）により形成した酸化絶縁膜を用いることができる。
下地絶縁膜１０２および絶縁膜１１２は、酸化シリコン膜、酸化ガリウム膜、酸化亜鉛膜、酸化アルミニウム膜、ガリウム亜鉛酸化物膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層膜を用いる。また、有機シランガスを用いたＣＶＤ法（化学気相成長法）により形成した酸化絶縁膜を用いることができる。
下地絶縁膜１０２および絶縁膜１１２として、有機シランガスを用いたＣＶＤ法により形成した酸化シリコン膜を設ける。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）などのシリコン含有化合物を用いることができる。また、基板温度４００℃で成膜すると脱ガス量が低減するため好ましい。
ゲート電極１０４は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電膜を用いることができる。また、ゲート電極１０４は、上記材料の積層であってもよい。
下地絶縁膜１０２の膜厚は、ゲート電極１０４の膜厚と酸化物半導体膜１０８の膜厚との差より小さい。このようにすることで、ソース電極１１０ａおよびドレイン電極１１０ｂとなる導電膜に段差を設けることができる。
また、当該導電膜の段差は、下地絶縁膜１０２から突出しているゲート電極１０４の高さｈによって変化する。高さｈが高いほど導電膜の段差は大きくなる。また、ゲート電極１０４の端部をテーパー形状とし、テーパー形状を有するゲート電極１０４を、基板１００の表面と平行な方向から観察した際に、当該ゲート電極１０４の側面と底面がなす傾斜角をテーパー角とするとき、ゲート電極１０４のテーパー角は、大きいほうが導電膜の段差が峻急になるため、絶縁膜１１２となる絶縁膜のエッチング量によって、トランジスタ１５０のチャネル長を調整することのできる範囲が広がるため好ましい。また、ゲート電極１０４のテーパー角が大きすぎると半導体装置を微細化しにくい。このため、ゲート電極１０４のテーパー角は、最適な条件にて角度を調整することが好ましい。
なお、絶縁膜１１２となる絶縁膜のエッチング量は、酸化物半導体膜１０８の膜厚以上、下地絶縁膜１０２から突出しているゲート電極１０４の高さｈ未満である。絶縁膜１１２となる絶縁膜のエッチング量が酸化物半導体膜１０８の膜厚未満であると、ゲート電極１０４と重畳する領域の導電膜が全てエッチングされず、ソース電極１１０ａおよびドレイン電極１１０ｂの分離ができない。また、絶縁膜１１２となる絶縁膜のエッチング量が下地絶縁膜１０２から突出しているゲート電極１０４の高さｈ以上であると、酸化物半導体膜１０８と重畳する領域の導電膜はエッチングされてしまい、ソース電極１１０ａおよびドレイン電極１１０ｂは酸化物半導体膜１０８の端部と接し、接触面積が小さくなるため、接触抵抗の影響が非常に大きくなってしまう。
当該導電膜の段差を利用して、導電膜上の平坦化した絶縁膜１１２をマスクとして、導電膜を選択的に加工することで、トランジスタを微細化しても自己整合的に位置精度よく、ソース電極１１０ａおよびドレイン電極１１０ｂを形成することできる。
［１−１−４ 基板１００］
基板１００に大きな制限はない。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
基板１００に大きな制限はない。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
また、基板１００として、第５世代（１０００ｍｍ×１２００ｍｍまたは１３００ｍｍ×１５００ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２５００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２８８０ｍｍ×３１３０ｍｍ）などの大型ガラス基板を用いる場合、半導体装置の作製工程における加熱処理などで生じる基板１００の縮みによって、微細な加工が困難になる場合ある。そのため、前述したような大型ガラス基板を基板１００として用いる場合、加熱処理による縮みの小さいものを用いることが好ましい。例えば、基板１００として、４００℃、好ましくは４５０℃、さらに好ましくは５００℃の温度で１時間加熱処理を行った後の縮み量が１０ｐｐｍ以下、好ましくは５ｐｐｍ以下、さらに好ましくは３ｐｐｍ以下である大型ガラス基板を用いればよい。
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
［１−１−５ 下地絶縁膜１０１］
下地絶縁膜１０１は、酸化シリコン膜、酸化ガリウム膜、酸化亜鉛膜、酸化アルミニウム膜、ガリウム亜鉛酸化物膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層膜を用いる。下地絶縁膜１０１により、基板１００側からの不純物の侵入を抑制することができる。なお、下地絶縁膜１０１は、必ずしも設けなくともよい。
下地絶縁膜１０１は、酸化シリコン膜、酸化ガリウム膜、酸化亜鉛膜、酸化アルミニウム膜、ガリウム亜鉛酸化物膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層膜を用いる。下地絶縁膜１０１により、基板１００側からの不純物の侵入を抑制することができる。なお、下地絶縁膜１０１は、必ずしも設けなくともよい。
下地絶縁膜１０１は、基板１００からの不純物の拡散を防止する役割を有するほか、酸化物半導体膜１０８に酸素を供給する役割を担うことができるため、酸素を含む絶縁膜であることが好ましく、過剰な酸素を含む絶縁膜がより好ましい。また、上述のように基板１００が他のデバイスが形成された基板である場合、下地絶縁膜１０１は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
［１−１−６ ゲート絶縁膜１０６］
ゲート絶縁膜１０６は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
ゲート絶縁膜１０６は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
ゲート絶縁膜１０６は、例えば、１層目を窒化シリコン膜とし、２層目を酸化シリコン膜とした積層膜とすればよい。この場合、酸化シリコン膜は酸化窒化シリコン膜としてもよい。また、窒化シリコン膜は窒化酸化シリコン膜としてもよい。酸化シリコン膜は、欠陥密度の小さい酸化シリコン膜を用いると好ましい。具体的にはＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン膜を用いる。酸化シリコン膜は、過剰な酸素を含む酸化シリコン膜を用いると好ましい。窒化シリコン膜は水素ガスおよびアンモニアガスの放出量が少ない窒化シリコン膜を用いる。水素ガス、アンモニアガスの放出量は、ＴＤＳ分析にて測定すればよい。
［１−１−７ 酸化物半導体膜１０８］
酸化物半導体膜１０８は、少なくともインジウムを含む酸化物半導体膜である。例えば、インジウムの他に亜鉛を含んでいてもよい。
酸化物半導体膜１０８は、少なくともインジウムを含む酸化物半導体膜である。例えば、インジウムの他に亜鉛を含んでいてもよい。
以下では、酸化物半導体膜１０８のシリコン濃度について説明する。なお、トランジスタの電気特性を安定にするためには、酸化物半導体膜１０８中の不純物濃度を低減し、酸化物半導体膜を真性または実質的に真性にすることが有効である。具体的には、酸化物半導体膜のキャリア密度は、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満にするとよい。また、酸化物半導体膜において、主成分以外（１原子％未満）の軽元素、半金属元素、金属元素などは不純物となる。例えば、水素、窒素、炭素、シリコン、ゲルマニウムは、酸化物半導体膜中で不純物となる。
また、酸化物半導体膜１０８中で水素および窒素は、ドナー準位を形成し、キャリア密度を増大させてしまう。酸化物半導体膜１０８の水素濃度は二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜１０８の水素濃度および窒素濃度を低減するために、近接するゲート絶縁膜１０６中の水素濃度および窒素濃度を低減すると好ましい。
また、酸化物半導体膜１０８は、ＳＩＭＳ分析において、アルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流を増大させることがある。
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さく、トランジスタのチャネル幅で規格化したオフ電流は、数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
なお、ここで、酸化物半導体膜の構造について説明する。酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタ用ターゲットを用い、スパッタ法によって成膜することができる。当該スパッタ用ターゲットにイオンが衝突すると、スパッタ用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタ粒子として剥離することがある。この場合、当該平板状のスパッタ粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下、さらに好ましくは−１２０℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタ粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタ粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタ粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
スパッタ用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のモル数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、粉末の種類、およびその混合するモル数比は、作製するスパッタ用ターゲットによって適宜変更すればよい。
また、酸化物半導体膜１０８にシリコンおよび炭素が高い濃度で含まれることにより、酸化物半導体膜１０８の結晶性を低下させることがある。酸化物半導体膜１０８の結晶性を低下させないためには、酸化物半導体膜１０８のシリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。また、酸化物半導体膜１０８の結晶性を低下させないためには、酸化物半導体膜１０８の炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。
このように、チャネルが形成される酸化物半導体膜１０８が高い結晶性を有し、かつ不純物や欠陥などに起因する準位密度が低い場合、酸化物半導体膜１０８を用いたトランジスタは安定した電気特性を有する。
［１−１−８ 絶縁膜１１４］
絶縁膜１１４は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
絶縁膜１１４は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
絶縁膜１１４は、例えば、１層目を酸化シリコン膜とし、２層目を窒化シリコン膜とした積層膜とすればよい。この場合、酸化シリコン膜は酸化窒化シリコン膜としてもよい。また、窒化シリコン膜は窒化酸化シリコン膜としてもよい。酸化シリコン膜は、欠陥密度の小さい酸化シリコン膜を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン膜を用いる。窒化シリコン膜は水素ガスおよびアンモニアガスの放出量が少ない窒化シリコン膜を用いる。水素ガス、アンモニアガスの放出量は、ＴＤＳ分析にて測定すればよい。また、窒化シリコン膜は、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン膜を用いる。
また、絶縁膜１１４は、例えば、１層目を第１の酸化シリコン膜とし、２層目を第２の酸化シリコン膜とし、３層目を窒化シリコン膜とした積層膜とすればよい。この場合、第１の酸化シリコン膜および第２の酸化シリコン膜の一方または双方は酸化窒化シリコン膜としてもよい。また、窒化シリコン膜は窒化酸化シリコン膜としてもよい。第１の酸化シリコン膜は、欠陥密度の小さい酸化シリコン膜を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン膜を用いる。第２の酸化シリコン膜は、過剰な酸素を含む酸化シリコン膜を用いる。窒化シリコン膜は水素ガスおよびアンモニアガスの放出量が少ない窒化シリコン膜を用いる。また、窒化シリコン膜は、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン膜を用いる。水素ガス、アンモニアガスの放出量は、ＴＤＳ分析にて測定すればよい。
ゲート絶縁膜１０６および絶縁膜１１４の少なくとも一方が過剰な酸素を含む絶縁膜を含む場合、酸化物半導体膜１０８の酸素欠損が低減され、トランジスタに安定した電気特性を付与することができる。
［１−１−９ 配線１１６ａおよび配線１１６ｂ］
配線１１６ａおよび配線１１６ｂは、ゲート電極１０４と同様な材料を用いて形成することができる。
配線１１６ａおよび配線１１６ｂは、ゲート電極１０４と同様な材料を用いて形成することができる。
以上のようにして、導電膜の段差を利用して、導電膜上の平坦化した絶縁膜１１２をマスクとして、導電膜を選択的に加工することで、トランジスタを微細化しても自己整合的に位置精度よく、ソース電極１１０ａおよびドレイン電極１１０ｂを形成することできる。また、ソース電極１１０ａおよびドレイン電極１１０ｂをマスクとして、酸化物半導体膜１０８に酸素を添加することにより酸素欠損が低減し、チャネル形成領域を高純度真性な領域とすることができる。よって、酸化物半導体膜１０８にチャネルが形成されることにより、安定した電気特性を有し、高い電界効果移動度を有する。
［１−２．トランジスタ構造（１）の作製方法］
ここで、トランジスタの作製方法について図２乃至図５を用いて説明する。
ここで、トランジスタの作製方法について図２乃至図５を用いて説明する。
まずは、基板１００を準備する。
次に、下地絶縁膜１０１を成膜する。下地絶縁膜１０１は、基板１００側からの不純物の侵入を抑制する機能を有する。ゲート電極１０４となる導電膜を成膜する。ゲート電極１０４となる導電膜は、先に示した導電膜をスパッタリング法、ＣＶＤ法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい。
次に、ゲート電極１０４となる導電膜の一部をエッチングし、ゲート電極１０４を形成する。
次に、下地絶縁膜１０１ａを成膜する（図２（Ａ）参照）。また、下地絶縁膜１０１ａは、有機シランガスを用いたＣＶＤ法により形成した酸化絶縁膜、代表的には酸化シリコン膜を用いることができる。
下地絶縁膜１０１ａとして、有機シランガスを用いたＣＶＤ法により形成した酸化シリコン膜を設ける。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）などのシリコン含有化合物を用いることができる。また、基板温度４００℃で成膜すると脱ガス量が低減するため好ましい。
次に、下地絶縁膜１０１ａに平坦化処理を行い、ゲート電極１０４の上面を露出させ、下地絶縁膜１０１ｂを形成する（図２（Ｂ）参照）。平坦化処理としては、ＣＭＰ処理、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理があり、これらを組み合わせてもよい。平坦化処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、下地絶縁膜の材料、膜厚、および表面の凹凸状態に合わせて適宜設定すればよい。また、ＣＭＰ処理で下地絶縁膜の大部分を除去し、残りの下地絶縁膜をドライエッチング処理で除去してもよい。
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、下地絶縁膜の表面の平坦性をより向上させることができる。
次に、下地絶縁膜１０１ｂが選択的にエッチングされる条件にて、下地絶縁膜１０１ｂをエッチングして、下地絶縁膜１０２を形成する（図２（Ｃ）参照）。よって、下地絶縁膜１０２からゲート電極１０４が突出している構成を形成することができる。なお、下地絶縁膜１０２から突出しているゲート電極１０４の高さｈが高いほど後に形成されるソース電極１１０ａおよびドレイン電極１１０ｂとなる導電膜の段差は大きくなる。
次に、ゲート絶縁膜１０６を成膜する。ゲート絶縁膜１０６は、先に列挙した絶縁膜をスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、酸化物半導体膜を成膜し、酸化物半導体膜の一部をエッチングし、酸化物半導体膜１０８を形成する（図３（Ａ）参照）。酸化物半導体膜は、先に列挙した酸化物半導体膜をスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
スパッタリング法で酸化物半導体膜１０８を形成する場合、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガスおよび酸素の混合ガスを適宜用いる。なお、希ガスおよび酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。
また、ターゲットは、酸化物半導体膜１０８の組成にあわせて、適宜選択すればよい。
スパッタリング法を用いる場合、少なくとも酸化物半導体膜１０８を、次のようにして形成することでＣＡＡＣ−ＯＳを形成することができる。具体的には、基板温度を１５０℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ましくは２００℃以上３５０℃以下として、加熱しながら酸化物半導体膜１０８を形成する。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理の雰囲気は、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気、または減圧状態で行う。または、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、酸化物半導体膜１０８の結晶性を高め、さらにゲート絶縁膜１０６および酸化物半導体膜１０８から水、水素、窒素、および炭素などの不純物を除去することができる。
次に、ソース電極１１０ａおよびドレイン電極１１０ｂとなる導電膜１０９ａを成膜する（図３（Ｂ）参照）。導電膜１０９ａは、先に示したソース電極１１０ａおよびドレイン電極１１０ｂの材料を用い、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
なお、導電膜１０９ａの材料が酸化物半導体膜１０８を構成する金属元素よりも酸素と結合しやすい導電材料であるため、酸化物半導体膜１０８中の酸素が酸化物半導体膜１０８を構成する金属元素よりも酸素と結合しやすい導電材料（導電膜１０９ａ）側に拡散する。この拡散により、酸化物半導体膜１０８の、導電膜１０９ａとの界面近傍の領域に酸素欠損が発生する。また、酸化物半導体膜１０８上に形成される導電膜１０９ａを形成する際の酸化物半導体膜１０８上面へのダメージにより酸素欠損が発生する。これらの酸素欠損により、低抵抗領域１１１が形成される。
次に、導電膜１０９ａの一部をエッチングし、導電膜１０９ｂを形成する（図３（Ｃ）参照）。
次に、ゲート絶縁膜１０６および導電膜１０９ｂ上に絶縁膜１１３ａを形成する（図４（Ａ）参照）。絶縁膜１１３ａは、先の下地絶縁膜１０１ａと同様の材料および方法により成膜することができる。
次に、絶縁膜１１３ａに平坦化処理を行い、導電膜１０９ｂを露出させ、絶縁膜１１３ｂを形成する（図４（Ｂ）参照）。平坦化処理としては、先の下地絶縁膜１０１ｂと同様の方法により形成することができる。
次に、絶縁膜１１３ｂを酸化物半導体膜１０８から最も離れている導電膜１０９ｂの段差まで（つまり、酸化物半導体膜１０８の膜厚量）エッチングして、絶縁膜１１２を形成する（図４（Ｃ）参照）。
なお、絶縁膜１１２となる絶縁膜１１３ｂは、酸化物半導体膜１０８の膜厚以上、下地絶縁膜１０２から突出しているゲート電極１０４の高さｈ未満までエッチングすることができる。絶縁膜１１３ｂのエッチング量が酸化物半導体膜１０８の膜厚未満であると、ゲート電極１０４と重畳する領域の導電膜１０９ｂが全てエッチングされず、ソース電極１１０ａおよびドレイン電極１１０ｂの分離ができない。また、絶縁膜１１３ｂのエッチング量が下地絶縁膜１０２から突出しているゲート電極１０４の高さｈ以上であると、酸化物半導体膜１０８と重畳する領域の導電膜１０９ｂはエッチングされてしまい、ソース電極１１０ａおよびドレイン電極１１０ｂは酸化物半導体膜１０８の端部と接し、接触面積が小さくなるため、接触抵抗の影響が非常に大きくなってしまう。
次に、絶縁膜１１２をマスクとして、ゲート電極１０４と重畳する領域の導電膜１０９ｂをエッチングして、ソース電極１１０ａおよびドレイン電極１１０ｂを形成する（図５（Ａ）参照）。
導電膜１０９ｂの段差を利用して、絶縁膜１１２をマスクとして、導電膜１０９ｂを選択的に加工することで、トランジスタを微細化しても自己整合的に位置精度よく、ソース電極１１０ａおよびドレイン電極１１０ｂを形成することできる。また、絶縁膜１１２の端部と、ソース電極１１０ａおよびドレイン電極１１０ｂの端部とが揃っているがこれに限定されない。
次に、酸化物半導体膜１０８の、ゲート電極１０４と重畳する領域１２２に対して、酸素１２０を添加する（図５（Ｂ）参照）。
酸素を添加する方法として、イオンドーピング法またはイオンインプランテーション法を用いることができる。または、酸素の添加方法として、プラズマイマージョンイオンインプランテーション法を用いてもよい。プラズマイマージョンイオンインプランテーション法は、領域１２２が凹凸のある形状であっても酸素の添加を効率よく行うことができる。さらに、酸素の添加はイオンドーピング法またはイオンインプランテーション法などによる注入する以外の方法でも行うことができる。例えば、酸素雰囲気にてプラズマを発生させて、領域１２２に対してプラズマ処理を行うことによって、酸素を添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。
領域１２２に添加する酸素１２０は、酸素ラジカル、酸素原子、および酸素イオンの一以上である。また、酸素１２０は、領域１２２の少なくとも一部、代表的には、領域１２２の表面、領域１２２中、および領域１２２およびゲート絶縁膜１０６の界面のいずれかに添加されればよい。
イオンドーピング法またはイオンインプランテーション法を用いて酸素１２０を領域１２２に添加する際の酸素添加量は、５×１０１９／ｃｍ３以上５×１０２１／ｃｍ３以下である。この際、酸素１２０のエネルギーが高いと、酸化物半導体膜１０８の領域１２２にダメージが入り、物理的に欠陥が生じてしまうため、酸素１２０のエネルギーは酸化物半導体膜１０８にダメージを与えない程度とすることが好ましい。
この結果、領域１２２は、酸素欠損が低減し、チャネル形成領域を高純度真性な領域とすることができる。また、同時に低抵抗領域１１１ａおよび低抵抗領域１１１ｂが形成される。
なお、酸素１２０の添加は、このタイミングに限られず、後に形成される絶縁膜１１４形成後に行ってもよい。
次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、第１の加熱処理の記載を参照して行えばよい。第２の加熱処理により、酸化物半導体膜１０８から水素や水などの不純物を除去することができる。水素は酸化物半導体膜１０８中で特に移動しやすいため、第２の加熱処理によって低減しておくとトランジスタに安定した電気特性を付与することができる。なお、水も水素を含む化合物であるため、酸化物半導体膜１０８中で不純物となり得る。
次に、酸化物半導体膜１０８および絶縁膜１１２上に酸化物絶縁膜として機能する絶縁膜１１４を形成する。
また、絶縁膜１１４に酸素が過剰に含まれている場合、加熱処理により、絶縁膜１１４から過剰酸素を放出しやすくして、酸化物半導体膜１０８の酸素欠損を低減することができる。なお、この場合、絶縁膜１１４から酸素が酸化物半導体膜１０８に供給されるため、酸素を添加する処理を行わなくてもよい。よって、酸化物半導体膜１０８中のチャネル形成領域は、さらに酸素欠損が低減し、高純度真性化にすることができる。
次に、絶縁膜１１２および絶縁膜１１４にソース電極１１０ａおよびドレイン電極１１０ｂに達する開口を形成し、当該開口にソース電極１１０ａおよびドレイン電極１１０ｂと電気的に接続する配線１１６ａおよび配線１１６ｂを形成する（図５（Ｃ）参照）。
次に、第３の加熱処理を行うことが好ましい。第３の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第３の加熱処理により、ゲート絶縁膜１０６、絶縁膜１１４から過剰酸素が放出されやすくなり、酸化物半導体膜１０８の酸素欠損を低減することができる。よって、酸化物半導体膜１０８のチャネル形成領域は、さらに酸素欠損が低減し、高純度真性化となる。
［２−１ トランジスタ構成（２）］
また、トランジスタの別の構成を図６に示す。図６は、トランジスタ１６０の上面図および断面図である。図６（Ａ）は、上面図であり、図６（Ａ）に示す一点鎖線Ａ１−Ａ２の断面が図６（Ｂ）に相当し、図６（Ａ）に示す一点鎖線Ｂ１−Ｂ２の断面が図６（Ｃ）に相当する。なお、図６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
また、トランジスタの別の構成を図６に示す。図６は、トランジスタ１６０の上面図および断面図である。図６（Ａ）は、上面図であり、図６（Ａ）に示す一点鎖線Ａ１−Ａ２の断面が図６（Ｂ）に相当し、図６（Ａ）に示す一点鎖線Ｂ１−Ｂ２の断面が図６（Ｃ）に相当する。なお、図６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図６に示すトランジスタ１６０と図１に示すトランジスタ１５０との違いは、酸化物半導体膜１０８の一部をエッチングし、凹部状になっている点である。
［２−２．トランジスタ構造（２）の作製方法］
ここで、トランジスタの作製方法について図７を用いて説明する。
ここで、トランジスタの作製方法について図７を用いて説明する。
絶縁膜１１２をマスクとして、ゲート電極１０４と重畳する領域の導電膜１０９ｂをエッチングして、ソース電極１１０ａおよびドレイン電極１１０ｂを形成する工程までは、トランジスタ１５０の作製工程の図５（Ａ）までを参酌することができる（図７（Ａ）参照）。
次に、ゲート電極１０４と重畳する領域の低抵抗領域１１１をエッチングして除去し、領域１２２をチャネル形成領域とすることができる。また、同時に低抵抗領域１１１ａおよび低抵抗領域１１１ｂが形成される。
次に、第２の加熱処理を行うと好ましい。第２の加熱処理については、先の記載を参酌することができる。
次に、酸化物半導体膜１０８および絶縁膜１１２上に酸化物絶縁膜として機能する絶縁膜１１４を形成する。その後、絶縁膜１１２および絶縁膜１１４にソース電極１１０ａおよびドレイン電極１１０ｂに達する開口を形成し、当該開口にソース電極１１０ａおよびドレイン電極１１０ｂと電気的に接続する配線１１６ａおよび配線１１６ｂを形成する（図７（Ｃ）参照）。
次に、第３の加熱処理を行うことが好ましい。第３の加熱処理については、先の記載を参酌することができる。
［３ トランジスタ構成（３）］
また、トランジスタの別の構成を図８に示す。図８は、トランジスタ１７０の上面図および断面図である。図８（Ａ）は、上面図であり、図８（Ａ）に示す一点鎖線Ａ１−Ａ２の断面が図８（Ｂ）に相当し、図８（Ａ）に示す一点鎖線Ｂ１−Ｂ２の断面が図８（Ｃ）に相当する。なお、図８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
また、トランジスタの別の構成を図８に示す。図８は、トランジスタ１７０の上面図および断面図である。図８（Ａ）は、上面図であり、図８（Ａ）に示す一点鎖線Ａ１−Ａ２の断面が図８（Ｂ）に相当し、図８（Ａ）に示す一点鎖線Ｂ１−Ｂ２の断面が図８（Ｃ）に相当する。なお、図８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図８に示すトランジスタ１７０は、基板１００上の下地絶縁膜１０１と、下地絶縁膜１０１の下地絶縁膜１０２と、下地絶縁膜１０２から突出するゲート電極１０４と、下地絶縁膜１０２およびゲート電極１０４上のゲート絶縁膜１０６と、ゲート絶縁膜１０６上の酸化物半導体膜１０８と、酸化物半導体膜１０８に接するソース電極１１０ａおよびドレイン電極１１０ｂと、ソース電極１１０ａおよびドレイン電極１１０ｂ上の絶縁膜１１２と、酸化物半導体膜１０８および絶縁膜１１２上の絶縁膜１１８と、絶縁膜１１２および絶縁膜１１８上の絶縁膜１１４と、絶縁膜１１２および絶縁膜１１４に設けられた開口を介して、ソース電極１１０ａおよびドレイン電極１１０ｂとそれぞれ電気的に接続する配線１１６ａおよび配線１１６ｂと、を有する。なお、ソース電極１１０ａおよびドレイン電極１１０ｂと酸化物半導体膜１０８の界面近傍には、酸化物半導体膜１０８から酸素が引き抜かれ、低抵抗領域１１１ａおよび低抵抗領域１１１ｂが自己整合的に形成される。
図８に示すトランジスタ１７０と図１に示すトランジスタ１５０の違いは、酸化物半導体膜１０８および絶縁膜１１２上に絶縁膜１１８が形成されているか否かである。絶縁膜１１８の材料は、ゲート絶縁膜１０６を参酌することができる。
絶縁膜１１８を形成後、酸化物半導体膜１０８の、ゲート電極１０４と重畳する領域１２２（図５（Ａ）参照）に対して、酸素を添加する。このとき、図８（Ｂ）の一部を拡大図である図３１に示す領域１１１ｃおよび領域１１１ｄは、酸素が添加され、低抵抗領域１１１ａおよび低抵抗領域１１１ｂより抵抗の高い領域となる。なお、領域１１１ｃおよび領域１１１ｄは、絶縁膜１１８の膜厚が大きいため、領域１２２の中央部に比べ、酸素は添加されない。
上記のように、絶縁膜１１８を設けることで、トランジスタのチャネルが形成される酸化物半導体膜１０８をゲート絶縁膜から離すことができ、高い電界効果移動度を有し、安定した電気特性のトランジスタを形成することができることに加え、低抵抗領域より抵抗の高い領域を形成することができ、ドレイン近傍のチャネル方向の電界を緩和することができる。
［４ トランジスタ構成（４）］
また、トランジスタの別の構成を図３２に示す。図３２は、トランジスタ１８０の上面図および断面図である。図３２（Ａ）は、上面図であり、図３２（Ａ）に示す一点鎖線Ａ１−Ａ２の断面が図３２（Ｂ）に相当し、図３２（Ａ）に示す一点鎖線Ｂ１−Ｂ２の断面が図３２（Ｃ）に相当する。なお、図３２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
また、トランジスタの別の構成を図３２に示す。図３２は、トランジスタ１８０の上面図および断面図である。図３２（Ａ）は、上面図であり、図３２（Ａ）に示す一点鎖線Ａ１−Ａ２の断面が図３２（Ｂ）に相当し、図３２（Ａ）に示す一点鎖線Ｂ１−Ｂ２の断面が図３２（Ｃ）に相当する。なお、図３２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図３２に示すトランジスタ１８０と図１に示すトランジスタ１５０との違いは、ソース電極１１０ａおよびドレイン電極１１０ｂの形状である。
ソース電極１１０ａおよびドレイン電極１１０ｂとなる導電膜１０９ｂをエッチングする際に、マスクとなる絶縁膜１１２が若干後退して図３２に示すようなソース電極１１０ａおよびドレイン電極１１０ｂの形状になることがある。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１とは一部構造が異なるトランジスタについて図面を用いて説明する。
本実施の形態では、実施の形態１とは一部構造が異なるトランジスタについて図面を用いて説明する。
［５−１ トランジスタ構成（５）］
図３３は、本発明の一態様のトランジスタ１９０の上面図および断面図である。図３３（Ａ）は、上面図であり、図３３（Ａ）に示す一点鎖線Ａ１−Ａ２の断面が図３３（Ｂ）に相当し、図３３（Ａ）に示す一点鎖線Ｂ１−Ｂ２の断面が図３３（Ｃ）に相当する。なお、図３３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図３３は、本発明の一態様のトランジスタ１９０の上面図および断面図である。図３３（Ａ）は、上面図であり、図３３（Ａ）に示す一点鎖線Ａ１−Ａ２の断面が図３３（Ｂ）に相当し、図３３（Ａ）に示す一点鎖線Ｂ１−Ｂ２の断面が図３３（Ｃ）に相当する。なお、図３３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図３３に示すトランジスタ１９０は、基板１００上の下地絶縁膜１０１と、下地絶縁膜１０１上の導電膜１０５と、下地絶縁膜１０１および導電膜１０５上の下地絶縁膜１０２と、下地絶縁膜１０２から突出するゲート電極１０４と、下地絶縁膜１０２およびゲート電極１０４上のゲート絶縁膜１０６と、ゲート絶縁膜１０６上の酸化物半導体膜１０８と、酸化物半導体膜１０８に接するソース電極１１０ａおよびドレイン電極１１０ｂと、ソース電極１１０ａおよびドレイン電極１１０ｂ上の絶縁膜１１２と、酸化物半導体膜１０８および絶縁膜１１２上の絶縁膜１１４と、絶縁膜１１２および絶縁膜１１４に設けられた開口を介して、ソース電極１１０ａおよびドレイン電極１１０ｂとそれぞれ電気的に接続する配線１１６ａおよび配線１１６ｂと、を有する。なお、ソース電極１１０ａおよびドレイン電極１１０ｂと酸化物半導体膜１０８の界面近傍には、酸化物半導体膜１０８から酸素が引き抜かれ、低抵抗領域１１１ａおよび低抵抗領域１１１ｂが形成される。
導電膜１０５の材料は、ゲート電極１０４を参酌することができる。
［５−２．トランジスタ構造（５）の作製方法］
ここで、トランジスタの作製方法について図３４乃至図３７を用いて説明する。
ここで、トランジスタの作製方法について図３４乃至図３７を用いて説明する。
まずは、基板１００を準備する。次に、下地絶縁膜１０１を成膜する。次に、ゲート電極の一部として機能する導電膜１０５、ゲート電極１０４を形成する。次に、下地絶縁膜１０１ａを成膜する（図３４（Ａ）参照）。
次に、下地絶縁膜１０１ａに平坦化処理を行い、ゲート電極１０４の上面を露出させ、下地絶縁膜１０１ｂを形成する（図３４（Ｂ）参照）。
次に、下地絶縁膜１０１ｂが選択的にエッチングされる条件にて、下地絶縁膜１０１ｂをエッチングして、下地絶縁膜１０２を形成する（図３４（Ｃ）参照）。よって、下地絶縁膜１０２からゲート電極１０４が突出している構成を形成することができる。なお、下地絶縁膜１０２から突出しているゲート電極１０４の高さｈが高いほど後に形成されるソース電極１１０ａおよびドレイン電極１１０ｂとなる導電膜の段差は大きくなる。
次に、ゲート絶縁膜１０６、酸化物半導体膜１０７を成膜する（図３５（Ａ）参照）。酸化物半導体膜１０７の材料は、実施の形態１の酸化物半導体膜１０８を参酌することができる。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は実施の形態１を参酌することができる。次に、ソース電極１１０ａおよびドレイン電極１１０ｂとなる導電膜１０９ａを成膜する（図３５（Ｂ）参照）。
なお、導電膜１０９ａの材料が酸化物半導体膜１０７を構成する金属元素よりも酸素と結合しやすい導電材料であるため、酸化物半導体膜１０７中の酸素が酸化物半導体膜１０７を構成する金属元素よりも酸素と結合しやすい導電材料（導電膜１０９ａ）側に拡散する。この拡散により、酸化物半導体膜１０７の、導電膜１０９ａとの界面近傍の領域に酸素欠損が発生する。また、酸化物半導体膜１０７上に形成される導電膜１０９ａを形成する際の酸化物半導体膜１０７上面へのダメージにより酸素欠損が発生する。これらの酸素欠損により、低抵抗領域１１１が形成される。
次に、導電膜１０９ａおよび酸化物半導体膜１０７の一部をエッチングし、導電膜１０９ｂおよび酸化物半導体膜１０８を形成する（図３５（Ｃ）参照）。
次に、ゲート絶縁膜１０６および導電膜１０９ｂ上に絶縁膜１１３ａを形成する（図３６（Ａ）参照）。
次に、絶縁膜１１３ａに平坦化処理を行い、導電膜１０９ｂを露出させ、絶縁膜１１２を形成する（図３６（Ｂ）参照）。
次に、絶縁膜１１２をマスクとして、領域１２２と重畳する導電膜１０９ｂをエッチングして、ソース電極１１０ａおよびドレイン電極１１０ｂを形成する（図３６（Ｃ）参照）。
導電膜１０９ｂの段差を利用して、絶縁膜１１２をマスクとして、導電膜１０９ｂを選択的に加工することで、トランジスタを微細化しても自己整合的に位置精度よく、ソース電極１１０ａおよびドレイン電極１１０ｂを形成することできる。
次に、酸化物半導体膜１０８の、領域１２２に対して、酸素１２０を添加する（図３７（Ａ）参照）。この結果、領域１２２は、酸素欠損が低減し、チャネル形成領域を高純度真性な領域とすることができる。また、同時に低抵抗領域１１１ａおよび低抵抗領域１１１ｂが形成される。
次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、第１の加熱処理の記載を参照して行えばよい。
次に、酸化物半導体膜１０８および絶縁膜１１２上に酸化物絶縁膜として機能する絶縁膜１１４を形成する。次に、絶縁膜１１２および絶縁膜１１４にソース電極１１０ａおよびドレイン電極１１０ｂに達する開口を形成し、当該開口にソース電極１１０ａおよびドレイン電極１１０ｂと電気的に接続する配線１１６ａおよび配線１１６ｂを形成する（図３７（Ｂ）参照）。
次に、第３の加熱処理を行うことが好ましい。第３の加熱処理は、第１の加熱処理と同様の条件で行うことができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、実施の形態１とは一部構造が異なるトランジスタについて図面を用いて説明する。
本実施の形態では、実施の形態１とは一部構造が異なるトランジスタについて図面を用いて説明する。
［６−１ トランジスタ構成（６）］
図９は、本発明の一態様のトランジスタ２５０の上面図および断面図である。図９（Ａ）は、上面図であり、図９（Ａ）に示す一点鎖線Ａ１−Ａ２の断面が図９（Ｂ）に相当し、図９（Ａ）に示す一点鎖線Ｂ１−Ｂ２の断面が図９（Ｃ）に相当する。また、図１０は、図９（Ｂ）に示す破線丸で囲まれた領域の拡大図である。なお、図９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図９は、本発明の一態様のトランジスタ２５０の上面図および断面図である。図９（Ａ）は、上面図であり、図９（Ａ）に示す一点鎖線Ａ１−Ａ２の断面が図９（Ｂ）に相当し、図９（Ａ）に示す一点鎖線Ｂ１−Ｂ２の断面が図９（Ｃ）に相当する。また、図１０は、図９（Ｂ）に示す破線丸で囲まれた領域の拡大図である。なお、図９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図９に示すトランジスタ２５０は、基板１００上の下地絶縁膜１０１と、下地絶縁膜１０１上の下地絶縁膜１０２と、下地絶縁膜１０２から突出するゲート電極１０４と、下地絶縁膜１０２およびゲート電極１０４上のゲート絶縁膜１０６と、ゲート絶縁膜１０６上の多層膜２０８と、多層膜２０８に接するソース電極１１０ａおよびドレイン電極１１０ｂと、ソース電極１１０ａおよびドレイン電極１１０ｂ上の絶縁膜１１２と、多層膜２０８および絶縁膜１１２上の絶縁膜１１４と、絶縁膜１１２および絶縁膜１１４に設けられた開口を介して、ソース電極１１０ａおよびドレイン電極１１０ｂとそれぞれ電気的に接続する配線１１６ａおよび配線１１６ｂと、を有する。なお、ソース電極１１０ａおよびドレイン電極１１０ｂと多層膜２０８の界面近傍には、多層膜２０８から酸素が引き抜かれ、低抵抗領域１１１ａおよび低抵抗領域１１１ｂが形成される。
［６−１−１ 多層膜２０８］
多層膜２０８は、酸化物膜２０８ａと、酸化物半導体膜２０８ｂと、酸化物膜２０８ｃとを有する。また、多層膜２０８は、ゲート絶縁膜１０６を介してゲート電極１０４と重畳している。本実施の形態では、多層膜２０８はゲート絶縁膜１０６に接して酸化物膜２０８ａが設けられており、酸化物膜２０８ａ上に酸化物半導体膜２０８ｂが設けられており、酸化物半導体膜２０８ｂ上に酸化物膜２０８ｃが設けられている。なお、多層膜２０８の積層構造はこれに限らず、たとえば、ゲート絶縁膜１０６に接して酸化物半導体膜２０８ｂが設けられており、酸化物半導体膜２０８ｂ上に酸化物膜２０８ｃが設けられた構造であってもよい。
多層膜２０８は、酸化物膜２０８ａと、酸化物半導体膜２０８ｂと、酸化物膜２０８ｃとを有する。また、多層膜２０８は、ゲート絶縁膜１０６を介してゲート電極１０４と重畳している。本実施の形態では、多層膜２０８はゲート絶縁膜１０６に接して酸化物膜２０８ａが設けられており、酸化物膜２０８ａ上に酸化物半導体膜２０８ｂが設けられており、酸化物半導体膜２０８ｂ上に酸化物膜２０８ｃが設けられている。なお、多層膜２０８の積層構造はこれに限らず、たとえば、ゲート絶縁膜１０６に接して酸化物半導体膜２０８ｂが設けられており、酸化物半導体膜２０８ｂ上に酸化物膜２０８ｃが設けられた構造であってもよい。
図９（Ａ）において、ゲート電極１０４と重なる領域において、ソース電極１１０ａとドレイン電極１１０ｂとの間隔をチャネル長という。ただし、トランジスタが、ソース領域およびドレイン領域を含む場合、ゲート電極１０４と重なる領域において、低抵抗領域１１１ａと低抵抗領域１１１ｂとの間隔をチャネル長といってもよい。
多層膜２０８において、ゲート電極１０４と重なり、かつソース電極１１０ａとドレイン電極１１０ｂとに挟まれる領域をチャネル形成領域という（図９（Ｂ）参照）。また、チャネル形成領域において、電流が主として流れる領域をチャネル領域という。ここでは、チャネル領域は、チャネル形成領域中の酸化物半導体膜２０８ｂ部分である。
また、多層膜２０８において、酸化物膜２０８ａ、酸化物半導体膜２０８ｂおよび酸化物膜２０８ｃに用いる材料によっては、酸化物膜２０８ａ、酸化物半導体膜２０８ｂおよび酸化物膜２０８ｃの境界を明確に確認できない場合がある。そこで、図９（Ｂ）、図９（Ｃ）、図１０において、酸化物膜２０８ａ、酸化物半導体膜２０８ｂおよび酸化物膜２０８ｃの境界は破線で表している。
酸化物膜２０８ａ、酸化物半導体膜２０８ｂおよび酸化物膜２０８ｃは、ＩｎもしくはＧａの一方、または両方を含む。代表的には、Ｉｎ−Ｇａ酸化物（ＩｎとＧａを含む酸化物）、Ｉｎ−Ｚｎ酸化物（ＩｎとＺｎを含む酸化物）、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｉｎと、元素Ｍと、Ｚｎを含む酸化物。元素Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆから選ばれた１種類以上の元素。）がある。また、酸化物半導体膜２０８ｂは、実施の形態１の酸化物半導体膜１０８を参酌することができる。
また、酸化物半導体膜２０８ｂに接する酸化物膜２０８ａおよび酸化物膜２０８ｃは、酸化物半導体膜２０８ｂを構成する金属元素のうち、１種類以上の同じ金属元素を含む材料により形成されることが好ましい。このような材料を用いることで、酸化物半導体膜２０８ｂと、酸化物膜２０８ａおよび酸化物膜２０８ｃとの界面に界面準位を生じにくくすることができる。従って、界面におけるキャリアの散乱や捕獲が生じにくく、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧のばらつきを低減することが可能となる。
酸化物膜２０８ａ、酸化物半導体膜２０８ｂおよび酸化物膜２０８ｃの形成を、途中で大気に曝すことなく、不活性ガス雰囲気、酸化性ガス雰囲気、または減圧下に維持し、連続して行うことにより、酸化物膜２０８ａと酸化物半導体膜２０８ｂとの界面準位、酸化物半導体膜２０８ｂと酸化物膜２０８ｃとの界面準位をさらに生じにくくすることができる。
酸化物膜２０８ａの厚さは、３ｎｍ以上５０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜２０８ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。酸化物膜２０８ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。
なお、本実施の形態に示すトランジスタ２５０は、ソース電極１１０ａおよびドレイン電極１１０ｂが酸化物膜２０８ｃと接する構成を有する。ソース電極１１０ａおよびドレイン電極１１０ｂと酸化物半導体膜２０８ｂの接続抵抗を低下させるため、酸化物膜２０８ｃはなるべく薄く形成することが好ましい。
また、酸化物半導体膜２０８ｂがＩｎ−Ｍ−Ｚｎ酸化物であり、酸化物膜２０８ａもＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物膜２０８ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体膜２０８ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなる酸化物半導体膜２０８ｂおよび酸化物膜２０８ａを選択する。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素であり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆなどが挙げられる。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなる酸化物半導体膜２０８ｂおよび酸化物膜２０８ａを選択する。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなる酸化物半導体膜２０８ｂおよび酸化物膜２０８ａを選択する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなる酸化物半導体膜２０８ｂおよび酸化物膜２０８ａを選択する。このとき、酸化物半導体膜２０８ｂにおいて、ｙ１がｘ１以上であるとトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ１がｘ１の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ１はｘ１の３倍未満であると好ましい。酸化物膜２０８ａを上記構成とすることにより、酸化物膜２０８ａを酸化物半導体膜２０８ｂよりも酸素欠損が生じにくい膜とすることができる。
また、酸化物半導体膜２０８ｂがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は好ましくはＩｎが２５原子％以上、Ｍが７５原子％未満、さらに好ましくはＩｎが３４原子％以上、Ｍが６６原子％未満とする。また、酸化物膜２０８ａがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は好ましくはＩｎが５０原子％未満、Ｍが５０原子％以上、さらに好ましくはＩｎが２５原子％未満、Ｍが７５原子％以上とする。
例えば、酸化物半導体膜２０８ｂとしてＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができ、酸化物膜２０８ａとしてＩｎ：Ｇａ：Ｚｎ＝１：３：４、１：３：２、１：６：２、１：６：４、１：６：１０、１：９：６、または１：９：０の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。なお、酸化物半導体膜２０８ｂおよび酸化物膜２０８ａの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
また、酸化物膜２０８ｃも同様に酸化物半導体膜２０８ｂがＩｎ−Ｍ−Ｚｎ酸化物であり、酸化物膜２０８ｃもＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物膜２０８ｃをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体膜２０８ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなる酸化物半導体膜２０８ｂおよび酸化物膜２０８ｃを選択する。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素であり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆなどが挙げられる。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなる酸化物半導体膜２０８ｂおよび酸化物膜２０８ｃを選択する。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなる酸化物半導体膜２０８ｂおよび酸化物膜２０８ｃを選択する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなる酸化物半導体膜２０８ｂおよび酸化物膜２０８ｃを選択する。このとき、酸化物半導体膜２０８ｂにおいて、ｙ１がｘ１以上であるとトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ１がｘ１の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ１はｘ１の３倍未満であると好ましい。酸化物膜２０８ｃを上記構成とすることにより、酸化物膜２０８ｃを酸化物半導体膜２０８ｂよりも酸素欠損が生じにくい膜とすることができる。
また、酸化物半導体膜２０８ｂがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は好ましくはＩｎが２５原子％以上、Ｍが７５原子％未満、さらに好ましくはＩｎが３４原子％以上、Ｍが６６原子％未満とする。また、酸化物膜２０８ｃがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は好ましくはＩｎが５０原子％未満、Ｍが５０原子％以上、さらに好ましくはＩｎが２５原子％未満、Ｍが７５原子％以上とする。
例えば、酸化物半導体膜２０８ｂとしてＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができ、酸化物膜２０８ｃとしてＩｎ：Ｇａ：Ｚｎ＝１：３：４、１：３：２、１：６：２、１：６：４、１：６：１０、１：９：６、または１：９：０の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。なお、酸化物半導体膜２０８ｂおよび酸化物膜２０８ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
多層膜２０８を用いたトランジスタに安定した電気特性を付与するためには、酸化物半導体膜２０８ｂ中の酸素欠損および不純物濃度を低減し、酸化物半導体膜２０８ｂを真性または実質的に真性とみなせる半導体膜とすることが好ましい。特に、酸化物半導体膜２０８ｂ中のチャネル形成領域が、真性または実質的に真性とみなせることが好ましい。具体的には、酸化物半導体膜２０８ｂのキャリア密度を、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満とする。
また、酸化物半導体膜２０８ｂにおいて、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。酸化物半導体膜２０８ｂ中の不純物濃度を低減するためには、近接する酸化物膜２０８ａおよび酸化物膜２０８ｃ中の不純物濃度も酸化物半導体膜２０８ｂと同程度まで低減することが好ましい。
特に、酸化物半導体膜２０８ｂにシリコンが高い濃度で含まれることにより、シリコンに起因する不純物準位が酸化物半導体膜２０８ｂに形成される。該不純物準位は、トラップ準位となり、トランジスタの電気特性を劣化させることがある。トランジスタの電気特性の劣化を小さくするためには、酸化物半導体膜２０８ｂのシリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。また、酸化物半導体膜２０８ｂと酸化物膜２０８ａおよび酸化物膜２０８ｃとの界面のシリコン濃度についても上記シリコン濃度の範囲とする。
なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるため、上記理由により酸化物半導体膜のチャネルとなる領域はゲート絶縁膜と接しないことが好ましい。また、ゲート絶縁膜と酸化物半導体膜との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化物半導体膜のチャネルとなる領域はゲート絶縁膜から離すことが好ましい。
したがって、多層膜２０８を酸化物膜２０８ａ、酸化物半導体膜２０８ｂ、酸化物膜２０８ｃの積層構造とすることで、トランジスタのチャネルが形成される酸化物半導体膜２０８ｂをゲート絶縁膜から離すことができ、高い電界効果移動度を有し、安定した電気特性のトランジスタを形成することができる。
また、酸化物半導体膜２０８ｂ中で水素および窒素は、ドナー準位を形成し、キャリア密度を増大させてしまう。酸化物半導体膜２０８ｂを真性または実質的に真性とするためには、酸化物半導体膜２０８ｂ中の水素濃度は、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
なお、酸化物半導体膜２０８ｂにシリコンおよび炭素が高い濃度で含まれることにより、酸化物半導体膜２０８ｂの結晶性を低下させることがある。酸化物半導体膜２０８ｂの結晶性を低下させないためには、酸化物半導体膜２０８ｂのシリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。また、酸化物半導体膜２０８ｂの結晶性を低下させないためには、酸化物半導体膜２０８ｂの炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。
また、酸化物半導体のバンドギャップは２ｅＶ以上あるため、酸化物半導体を用いたトランジスタは、トランジスタがオフ状態のときのリーク電流（オフ電流ともいう）を極めて小さくすることができる。具体的には、チャネル長が３μｍ、チャネル幅が１０μｍのトランジスタにおいて、オフ電流を１×１０−２０Ａ未満、好ましくは１×１０−２２Ａ未満、さらに好ましくは１×１０−２４Ａ未満とすることができる。即ち、オンオフ比が２０桁以上１５０桁以下とすることができる。
以下では、多層膜２０８中の局在準位について説明する。多層膜２０８中の局在準位を低減することで、多層膜２０８を用いたトランジスタに安定した電気特性を付与することができる。多層膜２０８の局在準位は、一定光電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）によって評価可能である。
トランジスタに安定した電気特性を付与するためには、多層膜２０８中のＣＰＭ測定で得られる局在準位による吸収係数を、１×１０−３ｃｍ−１未満、好ましくは３×１０−４ｃｍ−１未満とすればよい。また、多層膜２０８中のＣＰＭ測定で得られる局在準位による吸収係数を、１×１０−３ｃｍ−１未満、好ましくは３×１０−４ｃｍ−１未満とすることで、トランジスタの電界効果移動度を高めることができる。なお、多層膜２０８中のＣＰＭ測定で得られる局在準位による吸収係数を、１×１０−３ｃｍ−１未満、好ましくは３×１０−４ｃｍ−１未満とするためには、酸化物半導体膜２０８ｂ中で局在準位を形成する元素であるシリコン、ゲルマニウム、炭素などの濃度を２×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３未満とすればよい。
なお、ＣＰＭ測定では、試料である多層膜２０８に接して設けられた電極間に電圧を印加した状態で光電流値が一定となるように端子間の試料面に照射する光量を調整し、照射光量から吸光係数を導出することを各波長にて行う測定である。ＣＰＭ測定において、試料に欠陥があるとき、欠陥の存在する準位に応じたエネルギー（波長より換算）における吸光係数が増加する。この吸光係数の増加分に定数を掛けることにより、試料の欠陥密度を導出することができる。
ＣＰＭ測定で得られた局在準位は、不純物や欠陥に起因する準位と考えられる。すなわち、ＣＰＭ測定で得られる局在準位による吸収係数が小さい多層膜を用いることでトランジスタに安定した電気特性を付与することができる。
［６−１−１ａ 多層膜２０８のエネルギーバンド構造］
以下では、図１１（Ａ）および図１１（Ｂ）に示すエネルギーバンド構造図を用いて本実施の形態における多層膜２０８の機能およびその効果を説明する。図１１（Ａ）および図１１（Ｂ）は、図９（Ｂ）に示す一点破線Ｃ１−Ｃ２におけるエネルギーバンド構造を示している。
以下では、図１１（Ａ）および図１１（Ｂ）に示すエネルギーバンド構造図を用いて本実施の形態における多層膜２０８の機能およびその効果を説明する。図１１（Ａ）および図１１（Ｂ）は、図９（Ｂ）に示す一点破線Ｃ１−Ｃ２におけるエネルギーバンド構造を示している。
図１１（Ａ）および図１１（Ｂ）において、Ｅｃ１８２、Ｅｃ１８３ａ、Ｅｃ１８３ｂ、Ｅｃ１８３ｃ、Ｅｃ１８６は、それぞれ、ゲート絶縁膜１０６、酸化物膜２０８ａ、酸化物半導体膜２０８ｂ、酸化物膜２０８ｃ、絶縁膜１１４の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（電子親和力ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
ゲート絶縁膜１０６および絶縁膜１１４は絶縁物であるため、Ｅｃ１８２およびＥｃ１８６は、Ｅｃ１８３ａ、Ｅｃ１８３ｂおよびＥｃ１８３ｃよりも真空準位に近い（電子親和力が小さい）。
また、Ｅｃ１８３ａおよびＥｃ１８３ｃは、Ｅｃ１８３ｂよりも真空準位に近い。具体的には、Ｅｃ１８３ｂとＥｃ１８３ａとのエネルギー差、およびＥｃ１８３ｂとＥｃ１８３ｃとのエネルギー差を０．０５ｅＶ以上２ｅＶ以下とする。好ましくは、該エネルギー差の下限を０．１ｅＶ以上とし、さらに好ましくは該エネルギー差の下限を０．１５ｅＶ以上とする。好ましくは、該エネルギー差の上限を０．５ｅＶ以下とし、さらに好ましくは該エネルギー差の上限を０．４ｅＶ以下とする。
図１１（Ａ）および図１１（Ｂ）において、酸化物半導体膜２０８ｂと酸化物膜２０８ａとの間、酸化物半導体膜２０８ｂと酸化物膜２０８ｃとの間において、伝導帯下端のエネルギーは障壁が無くなだらかに変化する。換言すると、該伝導帯下端のエネルギーは連続的に変化する。これは、酸化物膜２０８ａおよび酸化物膜２０８ｃは、酸化物半導体膜２０８ｂと共通の元素を含み、酸化物半導体膜２０８ｂおよび酸化物膜２０８ａ、並びに酸化物半導体膜２０８ｂおよび酸化物膜２０８ｃ間で、酸素が相互に移動することで混合層が形成されるためであるということができる。
上記より、酸化物半導体膜２０８ｂと酸化物膜２０８ａとの界面、および酸化物半導体膜２０８ｂと酸化物膜２０８ｃとの界面において、準位は存在しない、またはほとんどないといえる。従って、当該エネルギーバンド構造を有する多層膜２０８において、電子は酸化物半導体膜２０８ｂを主として移動することになる。つまり、チャネル領域は酸化物半導体膜２０８ｂに形成されるといえる。そのため、多層膜２０８の外側である絶縁膜との界面に準位が存在したとしても、該準位はチャネル領域から離れた位置に存在することから電子の移動にほとんど影響しない。また、多層膜２０８を構成する膜と膜との間に準位が存在しないか、ほとんどないため、チャネル領域において電子の移動を阻害することもない。従って、多層膜２０８の酸化物半導体膜２０８ｂは高い電子移動度を有する。
図１１（Ａ）に示すようなエネルギーバンド構造を有するためには、酸化物半導体膜２０８ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物膜２０８ａおよび酸化物膜２０８ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いることで実施できる。
なお、酸化物膜２０８ａおよび酸化物膜２０８ｃのバンドギャップは、酸化物半導体膜２０８ｂのバンドギャップよりも広いほうが好ましい。
また、トランジスタ２５０のエネルギーバンド構造について、図１１（Ａ）だけではなく、酸化物膜２０８ａに酸化物膜２０８ｃよりも伝導帯下端のエネルギーが真空準位に近い材料を用いてもよい（図１１（Ｂ）参照）。
図１１（Ｂ）に示すエネルギーバンド構造を有するためには、酸化物半導体膜２０８ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物膜２０８ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、酸化物膜２０８ａとして、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物や、Ｉｎ：Ｇａ：Ｚｎ＝１：９：４の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いればよい。
上記より、図１１（Ａ）および図１１（Ｂ）に示すエネルギーバンド構造を有することで、多層膜２０８の酸化物半導体膜２０８ｂは高い電子移動度を有し、しきい値電圧の変動が低減され、電気特性が良好なトランジスタ２５０を実現できる。
以上のようにして、導電膜の段差を利用して、導電膜上の平坦化した絶縁膜１１２をマスクとして、導電膜を選択的に加工することで、トランジスタを微細化しても自己整合的に位置精度よく、ソース電極１１０ａおよびドレイン電極１１０ｂを形成することできる。また、ソース電極１１０ａおよびドレイン電極１１０ｂをマスクとして、多層膜２０８に酸素を添加することにより多層膜２０８に含まれる酸化物半導体膜２０８ｂ中の酸素欠損が低減し、チャネル領域を高純度真性な領域とすることができる。よって、酸化物半導体膜２０８ｂにチャネルが形成されることにより、安定した電気特性を有し、高い電界効果移動度を有する。
［６−２．トランジスタ構造（６）の作製方法］
本実施の形態で示すトランジスタ２５０の作製方法は、多層膜２０８の形成工程以外については実施の形態１で示したトランジスタ構造（１）の作製方法を参酌することができる。
本実施の形態で示すトランジスタ２５０の作製方法は、多層膜２０８の形成工程以外については実施の形態１で示したトランジスタ構造（１）の作製方法を参酌することができる。
多層膜２０８は、以下のように形成することができる。ゲート絶縁膜１０６を成膜後、ゲート絶縁膜１０６上に、酸化物膜２０８ａに加工される酸化物膜を成膜し、当該酸化物膜上に酸化物半導体膜２０８ｂに加工される酸化物半導体膜を成膜し、当該酸化物半導体膜上に酸化物膜２０８ｃに加工される酸化物膜を成膜して、多層膜を形成する。当該多層膜上にレジストマスクを形成し、当該レジストマスクを用いて当該多層膜の一部を選択的にエッチングして、酸化物膜２０８ａ、酸化物半導体膜２０８ｂおよび酸化物膜２０８ｃを有する多層膜２０８を形成する。
多層膜２０８を形成するためのエッチングは、ドライエッチング法およびウェットエッチング法の一方または双方を用いて行うことができる。
また、ドライエッチング法で多層膜２０８のエッチングを行う場合のエッチングガスとして、塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）もしくは四塩化炭素（ＣＣｌ４）などを代表とする塩素系ガスを用いることができる。また、ドライエッチング法で多層膜２０８のエッチングを行う場合のプラズマ源として、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）、電子サイクロトロン共鳴（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）プラズマ、ヘリコン波励起プラズマ（ＨＷＰ：Ｈｅｌｉｃｏｎ Ｗａｖｅ Ｐｌａｓｍａ）、マイクロ波励起表面波プラズマ（ＳＷＰ：Ｓｕｒｆａｃｅ Ｗａｖｅ Ｐｌａｓｍａ）などを用いることができる。特に、ＩＣＰ、ＥＣＲ、ＨＷＰ、およびＳＷＰは、高密度のプラズマを生成することができる。ドライエッチング法で行うエッチング（以下、ドライエッチングともいう。）は、所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節して行う。
ウェットエッチング法により、多層膜２０８のエッチングを行う場合は、エッチング液として、燐酸と酢酸と硝酸を混ぜた溶液や、シュウ酸を含む溶液や、リン酸を含む溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。
また、多層膜２０８を形成するエッチング工程の前後の少なくとも一方で第１の加熱処理を行うと好ましい。第１の加熱処理は、実施の形態１を参酌することができる。
また、ゲート絶縁膜１０６を形成するまでの工程および、ソース電極１１０ａおよびドレイン電極１１０ｂとなる導電膜を形成後の工程は、実施の形態１を参酌することができる。
［７ トランジスタ構成（７）］
また、トランジスタの別の構成を図１２に示す。図１２は、本発明の一態様のトランジスタの上面図および断面図である。図１２（Ａ）は、上面図であり、図１２（Ａ）に示す一点鎖線Ａ１−Ａ２の断面が図１２（Ｂ）に相当し、図１２（Ａ）に示す一点鎖線Ｂ１−Ｂ２の断面が図１２（Ｃ）に相当する。なお、図１２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
また、トランジスタの別の構成を図１２に示す。図１２は、本発明の一態様のトランジスタの上面図および断面図である。図１２（Ａ）は、上面図であり、図１２（Ａ）に示す一点鎖線Ａ１−Ａ２の断面が図１２（Ｂ）に相当し、図１２（Ａ）に示す一点鎖線Ｂ１−Ｂ２の断面が図１２（Ｃ）に相当する。なお、図１２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１２に示すトランジスタ２６０は、基板１００上の下地絶縁膜１０１と、下地絶縁膜１０１上の下地絶縁膜１０２と、下地絶縁膜１０２から突出するゲート電極１０４と、下地絶縁膜１０２およびゲート電極１０４上のゲート絶縁膜１０６と、ゲート絶縁膜１０６上の酸化物膜２０８ａと、酸化物膜２０８ａ上の酸化物半導体膜２０８ｂと、酸化物半導体膜２０８ｂに接するソース電極１１０ａおよびドレイン電極１１０ｂと、ソース電極１１０ａおよびドレイン電極１１０ｂ上の絶縁膜１１２と、酸化物半導体膜２０８ｂおよび絶縁膜１１２上の酸化物膜２０８ｃと、酸化物膜２０８ｃおよび絶縁膜１１２上の絶縁膜１１４と、絶縁膜１１２および絶縁膜１１４に設けられた開口を介して、ソース電極１１０ａおよびドレイン電極１１０ｂとそれぞれ電気的に接続する配線１１６ａおよび配線１１６ｂと、を有する。なお、酸化物膜２０８ａ、酸化物半導体膜２０８ｂおよび酸化物膜２０８ｃをまとめて、多層膜２０８とよぶ。また、ソース電極１１０ａおよびドレイン電極１１０ｂと多層膜２０８の界面近傍には、多層膜２０８から酸素が引き抜かれ、低抵抗領域１１１ａおよび低抵抗領域１１１ｂが形成される。
上記のように、酸化物膜２０８ｃを酸化物半導体膜２０８ｂおよび絶縁膜１１２上に形成することで、ソース電極１１０ａおよびドレイン電極１１０ｂが、チャネル領域である酸化物半導体膜２０８ｂとコンタクトしているため、コンタクト抵抗を低減することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
〔表示装置〕
上記実施の形態で説明したトランジスタは、表示装置に用いることができる。また、上述したトランジスタを用いて、トランジスタを含む駆動回路の一部または全体を画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。上記トランジスタを用いることが可能な表示装置の構成例について、図１３乃至図１７を用いて説明する。
〔表示装置〕
上記実施の形態で説明したトランジスタは、表示装置に用いることができる。また、上述したトランジスタを用いて、トランジスタを含む駆動回路の一部または全体を画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。上記トランジスタを用いることが可能な表示装置の構成例について、図１３乃至図１７を用いて説明する。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も表示素子として適用することができる。以下では、表示装置の一例としてＥＬ素子を用いた表示装置および液晶素子を用いた表示装置について説明する。
なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
また、以下に示す表示装置は画像表示デバイス、または光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板が設けられたモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
また、以下に示す表示装置は、被検知体の接触または近接によるセンシングによって行われる入力手段（タッチセンサ）を設けることができる（図示せず）。例えば、接触によるセンシングによって行われる入力手段は、抵抗膜方式、静電容量方式、赤外線方式、電磁誘導方式、表面弾性波方式など、種々の方式を用いることができる。また、近接によるセンシングによって行われる入力手段は赤外線カメラなどを用いることで実施できる。
当該入力手段は、以下に示す表示装置上に別途設けられた、いわゆるオンセル方式として設けてもよいし、以下に示す表示装置と一体として設けられた、いわゆるインセル方式として設けてもよい。
〔ＥＬ表示装置〕
ここでは、ＥＬ素子を用いた表示装置（ＥＬ表示装置ともいう。）について説明する。
ここでは、ＥＬ素子を用いた表示装置（ＥＬ表示装置ともいう。）について説明する。
図１３は、ＥＬ表示装置の画素の回路図の一例である。
図１３に示すＥＬ表示装置は、スイッチ素子７４３と、トランジスタ７４１と、キャパシタ７４２と、発光素子７２９と、を有する。
トランジスタ７４１のゲートはスイッチ素子７４３の一端およびキャパシタ７４２の一端と電気的に接続される。トランジスタ７４１のソースは発光素子７２９の一端と電気的に接続される。トランジスタ７４１のドレインはキャパシタ７４２の他端と電気的に接続され、電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７４４と電気的に接続される。発光素子７２９の他端は定電位が与えられる。なお、定電位は接地電位ＧＮＤまたはそれより小さい電位とする。
なお、トランジスタ７４１は、上記実施の形態に記載したトランジスタを用いる。当該トランジスタは、安定した電気特性を有する。そのため、表示品位の高いＥＬ表示装置とすることができる。
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。また、スイッチ素子７４３として、上記実施の形態に記載したトランジスタを用いてもよい。スイッチ素子７４３として当該トランジスタを用いることで、トランジスタ７４１と同一工程によってスイッチ素子７４３を作製することができ、ＥＬ表示装置の生産性を高めることができる。
図１４（Ａ）は、ＥＬ表示装置の上面図である。ＥＬ表示装置は、基板１００と、基板７００と、シール材７３４と、駆動回路７３５と、駆動回路７３６と、画素７３７と、ＦＰＣ７３２と、を有する。シール材７３４は、画素７３７、駆動回路７３５および駆動回路７３６を囲むように基板１００と基板７００との間に設けられる。なお、駆動回路７３５および駆動回路７３６の一方または双方をシール材７３４の外側に設けてもよい。
図１４（Ｂ）は、図１４（Ａ）の一点鎖線Ｍ−Ｎに対応するＥＬ表示装置の断面図である。ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３３ａは、ゲート電極１０４と同一層である。
なお、図１４（Ｂ）は、トランジスタ７４１とキャパシタ７４２とが、同一平面に設けられた例を示す。このような構造とすることで、キャパシタ７４２をトランジスタ７４１のゲート電極、ゲート絶縁膜およびソース電極（ドレイン電極）と同一平面に形成することができる。このように、トランジスタ７４１とキャパシタ７４２とを同一平面に設けることにより、ＥＬ表示装置の作製工程を短縮化し、生産性を高めることができる。
図１４（Ｂ）では、トランジスタ７４１として、図１に示したトランジスタを適用した例を示す。そのため、トランジスタ７４１の各構成のうち、以下で特に説明しないものについては、図１についての記載を参照する。
トランジスタ７４１およびキャパシタ７４２上には、絶縁膜７２０が設けられる。
ここで、絶縁膜７２０、絶縁膜１１４および絶縁膜１１２には、トランジスタ７４１のソース電極１１０ａに達する開口部が設けられる。
電極７８１上には、電極７８１に達する開口部を有する隔壁７８４が設けられる。
隔壁７８４上には、隔壁７８４に設けられた開口部で電極７８１と接する発光層７８２が設けられる。
発光層７８２上には、電極７８３が設けられる。
電極７８１、発光層７８２および電極７８３の重なる領域が、発光素子７２９となる。
なお、絶縁膜７２０は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルから選ばれた絶縁膜で形成される。または、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
発光層７８２は、一層に限定されず、複数種の発光層などを積層して設けてもよい。例えば、図１４（Ｃ）に示すような構造とすればよい。図１４（Ｃ）は、中間層７８５ａ、発光層７８６ａ、中間層７８５ｂ、発光層７８６ｂ、中間層７８５ｃ、発光層７８６ｃおよび中間層７８５ｄの順番で積層した構造である。このとき、発光層７８６ａ、発光層７８６ｂおよび発光層７８６ｃに適切な発光色の発光層を用いると演色性の高い、または発光効率の高い、発光素子７２９を形成することができる。
発光層を複数種積層して設けることで、白色光を得てもよい。図１４（Ｂ）には示さないが、着色層を介して白色光を取り出す構造としてもよい。
ここでは発光層を３層および中間層を４層設けた構造を示しているが、これに限定されるものではなく、適宜発光層の数および中間層の数を変更することができる。例えば、中間層７８５ａ、発光層７８６ａ、中間層７８５ｂ、発光層７８６ｂおよび中間層７８５ｃのみで構成することもできる。また、中間層７８５ａ、発光層７８６ａ、中間層７８５ｂ、発光層７８６ｂ、発光層７８６ｃおよび中間層７８５ｄで構成し、中間層７８５ｃを省いた構造としてもよい。
また、中間層は、正孔注入層、正孔輸送層、電子輸送層および電子注入層などを積層構造で用いることができる。なお、中間層は、これらの層を全て備えなくてもよい。これらの層は適宜選択して設ければよい。なお、同様の機能を有する層を重複して設けてもよい。また、中間層としてキャリア発生層のほか、電子リレー層などを適宜加えてもよい。
電極７８１は、可視光透過性を有する導電膜を用いればよい。可視光透過性を有するとは、可視光領域（例えば４００ｎｍ乃至８００ｎｍの波長範囲）における平均の透過率が７０％以上、特に８０％以上であることをいう。
電極７８１としては、例えば、Ｉｎ−Ｚｎ−Ｗ酸化物膜、Ｉｎ−Ｓｎ酸化物膜、Ｉｎ−Ｚｎ酸化物膜、酸化インジウム膜、酸化亜鉛膜および酸化スズ膜などの酸化物膜を用いればよい。また、前述の酸化物膜は、Ａｌ、Ｇａ、Ｓｂ、Ｆなどが微量添加されてもよい。また、光を透過する程度の金属薄膜（好ましくは、５ｎｍ乃至３０ｎｍ程度）を用いることもできる。例えば５ｎｍの膜厚を有するＡｇ膜、Ｍｇ膜またはＡｇ−Ｍｇ合金膜を用いてもよい。
または、電極７８１は、可視光を効率よく反射する膜が好ましい。電極７８１は、例えば、リチウム、アルミニウム、チタン、マグネシウム、ランタン、銀、シリコンまたはニッケルを含む膜を用いればよい。
電極７８３は、電極７８１として示した膜から選択して用いることができる。ただし、電極７８１が可視光透過性を有する場合は、電極７８３が可視光を効率よく反射すると好ましい。また、電極７８１が可視光を効率よく反射する場合は、電極７８３が可視光透過性を有すると好ましい。
なお、電極７８１および電極７８３を図１４（Ｂ）に示す構造で設けているが、電極７８１と電極７８３を入れ替えてもよい。アノードとして機能する電極には、仕事関数の大きい導電膜を用いることが好ましく、カソードとして機能する電極には仕事関数の小さい導電膜を用いることが好ましい。ただし、アノードと接してキャリア発生層を設ける場合には、仕事関数を考慮せずに様々な導電膜を陽極に用いることができる。
隔壁７８４は、絶縁膜７２０の記載を参照する。
また、表示装置において、ブラックマトリクス（遮光膜）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板および位相差基板による円偏光を用いてもよい。
発光素子７２９と接続するトランジスタ７４１は、安定した電気特性を有する。そのため、表示品位の高いＥＬ表示装置を提供することができる。
図１５（Ａ）および図１５（Ｂ）は、図１４（Ｂ）と一部が異なるＥＬ表示装置の断面図の一例である。具体的には、ＦＰＣ７３２と接続する配線が異なる。図１５（Ａ）では、端子７３１を介してＦＰＣ７３２と配線７３３ｂが接続している。配線７３３ｂは、ソース電極１１０ａおよびドレイン電極１１０ｂと同一層である。図１５（Ｂ）では、端子７３１を介してＦＰＣ７３２と配線７３３ｃが接続している。配線７３３ｃは、電極７８１と同一層である。
〔液晶表示装置〕
次に、液晶素子を用いた表示装置（液晶表示装置ともいう。）について説明する。
次に、液晶素子を用いた表示装置（液晶表示装置ともいう。）について説明する。
図１６は、液晶表示装置の画素の構成例を示す回路図である。図１６に示す画素７５０は、トランジスタ７５１と、キャパシタ７５２と、一対の電極間に液晶の充填された素子（以下液晶素子ともいう）７５３とを有する。
トランジスタ７５１では、ソースおよびドレインの一方が信号線７５５に電気的に接続され、ゲートが走査線７５４に電気的に接続されている。
キャパシタ７５２では、一方の電極がトランジスタ７５１のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子７５３では、一方の電極がトランジスタ７５１のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述のキャパシタ７５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
なお、液晶表示装置も、上面図はＥＬ表示装置と概略同様である。図１４（Ａ）の一点鎖線Ｍ−Ｎに対応する液晶表示装置の断面図を図１７（Ａ）に示す。図１７（Ａ）において、ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３３ａは、ゲート電極１０４と同一層である。
図１７（Ａ）には、トランジスタ７５１とキャパシタ７５２とが、同一平面に設けられた例を示す。このような構造とすることで、キャパシタ７５２をトランジスタ７５１のゲート電極、ゲート絶縁膜およびソース電極（ドレイン電極）と同一平面に作製することができる。このように、トランジスタ７５１とキャパシタ７５２とを同一平面に設けることにより、液晶表示装置の作製工程を短縮化し、生産性を高めることができる。
トランジスタ７５１としては、上述したトランジスタを適用することができる。図１７（Ａ）においては、図１に示したトランジスタを適用した例を示す。そのため、トランジスタ７５１の各構成のうち、以下で特に説明しないものについては、図１についての記載を参照する。
なお、トランジスタ７５１は極めてオフ電流の小さいトランジスタとすることができる。従って、キャパシタ７５２に保持された電荷がリークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態とすることで、トランジスタ７５１の動作のための電力が不要となり、消費電力の小さい液晶表示装置とすることができる。
液晶表示装置に設けられるキャパシタ７５２の大きさは、画素部に配置されるトランジスタ７５１のリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。トランジスタ７５１を用いることにより、各画素における液晶容量に対して１／３以下、好ましくは１／５以下の容量の大きさを有するキャパシタを設ければ充分であるため、画素における開口率を高めることができる。
トランジスタ７５１およびキャパシタ７５２上には、絶縁膜７２１が設けられる。
ここで、絶縁膜７２１、絶縁膜１１４および絶縁膜１１２には、トランジスタ７５１のドレイン電極１１０ｂに達する開口部が設けられる。
絶縁膜７２１上には、電極７９１が設けられる。電極７９１は、絶縁膜７２１、絶縁膜１１４および絶縁膜１１２に設けられた開口部を介してトランジスタ７５１のドレイン電極１１０ｂと接する。
電極７９１上には、配向膜として機能する絶縁膜７９２が設けられる。
絶縁膜７９２上には、液晶層７９３が設けられる。
液晶層７９３上には、配向膜として機能する絶縁膜７９４が設けられる。
絶縁膜７９４上には、スペーサ７９５が設けられる。
スペーサ７９５および絶縁膜７９４上には、電極７９６が設けられる。
電極７９６上には、基板７９７が設けられる。
なお、絶縁膜７２１は、絶縁膜７２０の記載を参照する。または、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
液晶層７９３は、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶などを用いればよい。これらの液晶は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相などを示す。
なお、液晶層７９３として、ブルー相を示す液晶を用いてもよい。その場合、配向膜として機能する絶縁膜７９２および絶縁膜７９４を設けない構成とすればよい。
電極７９１は、可視光透過性を有する導電膜を用いればよい。
電極７９１としては、例えば、Ｉｎ−Ｚｎ−Ｗ酸化物膜、Ｉｎ−Ｓｎ酸化物膜、Ｉｎ−Ｚｎ酸化物膜、酸化インジウム膜、酸化亜鉛膜および酸化スズ膜などの酸化物膜を用いればよい。また、前述の酸化物膜は、Ａｌ、Ｇａ、Ｓｂ、Ｆなどが微量添加されてもよい。また、光を透過する程度の金属薄膜（好ましくは、５ｎｍ乃至３０ｎｍ程度）を用いることもできる。
または、電極７９１は、可視光を効率よく反射する膜が好ましい。電極７９１は、例えば、アルミニウム、チタン、クロム、銅、モリブデン、銀、タンタルまたはタングステンを含む膜を用いればよい。
電極７９６は、電極７９１として示した膜から選択して用いることができる。ただし、電極７９１が可視光透過性を有する場合は、電極７９６が可視光を効率よく反射すると好ましい。また、電極７９１が可視光を効率よく反射する場合は、電極７９６が可視光透過性を有すると好ましい。
なお、電極７９１および電極７９６を図１７（Ａ）に示す構造で設けているが、電極７９１と電極７９６を入れ替えてもよい。
絶縁膜７９２および絶縁膜７９４は、有機化合物または無機化合物から選択して用いればよい。
スペーサ７９５は、有機化合物または無機化合物から選択して用いればよい。なお、スペーサ７９５の形状は、柱状、球状など様々にとることができる。
電極７９１、絶縁膜７９２、液晶層７９３、絶縁膜７９４および電極７９６の重なる領域が、液晶素子７５３となる。
基板７９７は、ガラス、樹脂または金属などを用いればよい。基板７９７は可撓性を有してもよい。
図１７（Ｂ）および図１７（Ｃ）は、図１７（Ａ）と一部が異なる液晶表示装置の断面図の一例である。具体的には、ＦＰＣ７３２と接続する配線が異なる。図１７（Ｂ）では、端子７３１を介してＦＰＣ７３２と配線７３３ｂが接続している。配線７３３ｂは、ソース電極１１０ａおよびドレイン電極１１０ｂと同一層である。図１７（Ｃ）では、端子７３１を介してＦＰＣ７３２と配線７３３ｃが接続している。配線７３３ｃは、電極７９１と同一層である。
液晶素子７５３と接続するトランジスタ７５１は、安定した電気特性を有する。そのため、表示品位の高い液晶表示装置を提供することができる。また、トランジスタ７５１はオフ電流を極めて小さくできるため、消費電力の小さい液晶表示装置を提供することができる。
液晶表示装置において、動作モードは適宜選択することができる。例えば、基板に対して直交に電圧を印加する縦電界方式、基板に対して平行に電圧を印加する横電界方式がある。具体的には、ＴＮモード、ＶＡモード、ＭＶＡモード、ＰＶＡモード、ＡＳＭモード、ＴＢＡモード、ＯＣＢモード、ＦＬＣモード、ＡＦＬＣモード、またはＦＦＳモードなどが挙げられる。
液晶表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板および位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
また、バックライトとして複数の発光ダイオード（ＬＥＤ）を用いて、時間分割表示方式（フィールドシーケンシャル駆動方式）を行うことも可能である。フィールドシーケンシャル駆動方式を適用することで、着色層を用いることなく、カラー表示を行うことができる。
上述したように、画素部における表示方式は、プログレッシブ方式やインターレース方式などを用いる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）、またはＲＧＢに、イエロー、シアン、マゼンタなどを一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発明はカラー表示の液晶表示装置に限定されるものではなく、モノクロ表示の液晶表示装置に適用することもできる。
また、ここで、本発明の一態様のトランジスタを適用し、被検知体の近接または接触によるセンシングによって行われる入力手段（タッチセンサ）の構成例について説明する。
ここでは、静電容量方式を用いた場合について説明する。静電容量方式のタッチセンサとしては、代表的には表面型静電容量方式、投影型静電容量方式などがある。また、投影型静電容量方式としては、主に駆動方法の違いから、自己容量方式、相互容量方式などがあるが、相互容量方式を用いると、同時多点検出が可能となるため好ましい。
［センサの検知方法の例］
図１８（Ａ）および図１８（Ｂ）は、相互容量方式のタッチセンサの構成を示す模式図と、入出力波形の模式図である。タッチセンサは一対の電極を備え、これらの間に容量が形成されている。一対の電極のうち一方の電極に入力電圧が入力される。また、他方の電極に流れる電流（または、他方の電極の電位）を検出する検出回路を備える。
図１８（Ａ）および図１８（Ｂ）は、相互容量方式のタッチセンサの構成を示す模式図と、入出力波形の模式図である。タッチセンサは一対の電極を備え、これらの間に容量が形成されている。一対の電極のうち一方の電極に入力電圧が入力される。また、他方の電極に流れる電流（または、他方の電極の電位）を検出する検出回路を備える。
例えば、図１８（Ａ）に示すように、入力電圧波形として矩形波を用いた場合、出力電流波形として鋭いピークを有する波形が検出される。
また、図１８（Ｂ）に示すように、伝導性を有する被検知体が容量に近接または接触した場合、電極間の容量値が減少するため、これに応じて出力の電流値が減少する。
このように、入力電圧に対する出力電流（または電位）の変化を用いて、容量の変化を検出することにより、被検知体の近接、または接触を検知することができる。
［タッチセンサの構成例］
図１８（Ｃ）は、マトリクス状に配置された複数の容量を備えるタッチセンサの構成例を示す。
図１８（Ｃ）は、マトリクス状に配置された複数の容量を備えるタッチセンサの構成例を示す。
タッチセンサは、Ｘ方向（紙面横方向）に延在する複数の配線と、これら複数の配線と交差し、Ｙ方向（紙面縦方向）に延在する複数の配線とを有する。交差する２つの配線間には容量が形成される。
また、Ｘ方向に延在する配線には、入力電圧または共通電位（接地電位、基準電位を含む）のいずれか一方が入力される。また、Ｙ方向に延在する配線には、検出回路（例えば、ソースメータ、センスアンプなど）が電気的に接続され、当該配線に流れる電流（または電位）を検出することができる。
タッチセンサは、Ｘ方向に延在する複数の配線に対して順に入力電圧が入力されるように走査し、Ｙ方向に延在する配線に流れる電流（または電位）の変化を検出することで、被検知体の２次元的なセンシングが可能となる。
［タッチパネルの構成例］
以下では、複数の画素を有する表示部とタッチセンサを備えるタッチパネルの構成例と、該タッチパネルを電子機器に組み込む場合の例について説明する。
以下では、複数の画素を有する表示部とタッチセンサを備えるタッチパネルの構成例と、該タッチパネルを電子機器に組み込む場合の例について説明する。
図１９（Ａ）は、タッチパネルを備える電子機器の断面概略図である。
電子機器３５３０は、筐体３５３１と、該筐体３５３１内に少なくともタッチパネル３５３２、バッテリ３５３３、制御部３５３４を有する。またタッチパネル３５３２は制御部３５３４と配線３５３５を介して電気的に接続される。制御部３５３４により表示部への画像の表示やタッチセンサのセンシングの動作が制御される。またバッテリ３５３３は制御部３５３４と配線３５３６を介して電気的に接続され、制御部３５３４に電力を供給することができる。
タッチパネル３５３２はその表示面側が筐体３５３１よりも外側に露出するように設けられる。タッチパネル３５３２の露出した面に画像を表示すると共に、接触または近接する被検知体を検知することができる。
図１９（Ｂ）乃至図１９（Ｅ）に、タッチパネルの構成例を示す。
図１９（Ｂ）に示すタッチパネル３５３２は、第１の基板３５４１と第２の基板３５４３の間に表示部３５４２を備える表示パネル３５４０と、タッチセンサ３５４４を備える第３の基板３５４５と、保護基板３５４６と、を備える。
表示パネル３５４０としては、液晶素子、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子が適用された表示装置や、電子ペーパ等、様々な表示装置を適用できる。なおタッチパネル３５３２は、表示パネル３５４０の構成に応じて、バックライトや偏光板等を別途備えていてもよい。
保護基板３５４６の一方の面に被検知体が接触または近接するため、少なくともその表面は、機械的強度が高められていることが好ましい。例えば、イオン交換法や風冷強化法等により物理的、または化学的な処理が施され、その表面に圧縮応力を加えた強化ガラスを保護基板３５４６に用いることができる。または、表面がコーティングされたプラスチック等の可撓性基板を用いることもできる。なお、保護基板３５４６上に保護フィルムや光学フィルムを設けてもよい。
タッチセンサ３５４４は、第３の基板３５４５の少なくとも一方の面に設けられる。または、タッチセンサ３５４４を構成する一対の電極を第３の基板３５４５の両面に形成してもよい。また、タッチパネルの薄型化のため、第３の基板３５４５として可撓性のフィルムを用いてもよい。また、タッチセンサ３５４４は、一対の基板（フィルムを含む）に挟持された構成としてもよい。
図１９（Ｂ）では、保護基板３５４６とタッチセンサ３５４４を備える第３の基板３５４５とが接着層３５４７で接着されている構成を示しているが、必ずしもこれらは接着されていなくてもよい。また、第３の基板３５４５と表示パネル３５４０とを接着層３５４７により接着する構成としてもよい。
図１９（Ｂ）に示すタッチパネル３５３２は、表示パネルと、タッチセンサを備える基板とが独立して設けられている。このような構成を有するタッチパネルを外付け型のタッチパネルとも呼べる。このような構成とすることにより、表示パネルとタッチセンサを備える基板とをそれぞれ別途作製し、これらを重ねることで表示パネルにタッチセンサの機能を付加することができるため、特別な作製工程を経ることなく容易にタッチパネルを作製することができる。
図１９（Ｃ）に示すタッチパネル３５３２は、タッチセンサ３５４４が第２の基板３５４３の保護基板３５４６側の面に設けられている。このような構成を有するタッチパネルをオンセル型のタッチパネルとも呼べる。このような構成とすることにより、必要な基板の枚数を低減できるため、タッチパネルの薄型化および軽量化を実現できる。
図１９（Ｄ）に示すタッチパネル３５３２は、タッチセンサ３５４４が保護基板３５４６の一方の面に設けられている。このような構成とすることにより、表示パネルとタッチセンサをそれぞれ別途作製することができるため、容易にタッチパネルを作製することができる。さらに、必要な基板の枚数を低減できるため、タッチパネルの薄型化および軽量化を実現できる。
図１９（Ｅ）に示すタッチパネル３５３２は、タッチセンサ３５４４が表示パネル３５４０の一対の基板の内側に設けられている。このような構成を有するタッチパネルをインセル型のタッチパネルとも呼べる。このような構成とすることにより、必要な基板の枚数を低減できるため、タッチパネルの薄型化および軽量化を実現できる。このようなタッチパネルは、例えば、表示部３５４２が備えるトランジスタや配線、電極などにより第１の基板３５４１上または第２の基板３５４３上にタッチセンサとして機能する回路を作り込むことにより実現できる。また、光学式のタッチセンサを用いる場合には、光電変換素子を備える構成としてもよい。
［インセル型のタッチパネルの構成例］
以下では、複数の画素を有する表示部にタッチセンサを組み込んだタッチパネルの構成例について説明する。ここでは、画素に設けられる表示素子として、液晶素子を適用した例を示す。
以下では、複数の画素を有する表示部にタッチセンサを組み込んだタッチパネルの構成例について説明する。ここでは、画素に設けられる表示素子として、液晶素子を適用した例を示す。
図２０（Ａ）は、本構成例で例示するタッチパネルの表示部に設けられる画素回路の一部における等価回路図である。
一つの画素は少なくともトランジスタ３５０３と液晶素子３５０４を有する。またトランジスタ３５０３のゲートに配線３５０１が、ソースまたはドレインの一方には配線３５０２が、それぞれ電気的に接続されている。
画素回路は、Ｘ方向に延在する複数の配線（例えば、配線３５１０＿１、配線３５１０＿２）と、Ｙ方向に延在する複数の配線（例えば、配線３５１１）を有し、これらは互いに交差して設けられ、その間に容量が形成される。
また、画素回路に設けられる画素のうち、一部の隣接する複数の画素は、それぞれに設けられる液晶素子の一方の電極が電気的に接続され、一つのブロックを形成する。当該ブロックは、島状のブロック（例えば、ブロック３５１５＿１、ブロック３５１５＿２）と、Ｙ方向に延在するライン状のブロック（例えば、ブロック３５１６）の、２種類に分類される。なお、図２０では、画素回路の一部のみを示しているが、実際にはこれら２種類のブロックがＸ方向およびＹ方向に繰り返し配置される。
Ｘ方向に延在する配線３５１０＿１（または３５１０＿２）は、島状のブロック３５１５＿１（またはブロック３５１５＿２）と電気的に接続される。なお、図示しないが、Ｘ方向に延在する配線３５１０＿１は、ライン状のブロックを介してＸ方向に沿って不連続に配置される複数の島状のブロック３５１５＿１を電気的に接続する。また、Ｙ方向に延在する配線３５１１は、ライン状のブロック３５１６と電気的に接続される。
図２０（Ｂ）は、Ｘ方向に延在する複数の配線３５１０と、Ｙ方向に延在する複数の配線３５１１の接続構成を示した等価回路図である。Ｘ方向に延在する配線３５１０の各々には、入力電圧または共通電位を入力することができる。また、Ｙ方向に延在する配線３５１１の各々には接地電位を入力する、または配線３５１１と検出回路と電気的に接続することができる。
［タッチパネルの動作例］
以下、図２１を用いて、上述したタッチパネルの動作について説明する。
以下、図２１を用いて、上述したタッチパネルの動作について説明する。
図２１（Ａ）に示すように、１フレーム期間を書き込み期間と、検知期間とに分ける。書き込み期間は画素への画像データの書き込みを行う期間であり、配線３５１０（ゲート線ともいう）が順次選択される。一方、検知期間は、タッチセンサによるセンシングを行う期間であり、Ｘ方向に延在する配線３５１０が順次選択され、入力電圧が入力される。
図２１（Ｂ）は、書き込み期間における等価回路図である。書き込み期間では、Ｘ方向に延在する配線３５１０と、Ｙ方向に延在する配線３５１１の両方に、共通電位が入力される。
図２１（Ｃ）は、検知期間のある時点における等価回路図である。検知期間では、Ｙ方向に延在する配線３５１１の各々は、検出回路と電気的に接続する。また、Ｘ方向に延在する配線３５１０のうち、選択されたものには入力電圧が入力され、それ以外のものには共通電位が入力される。
このように、画像の書き込み期間とタッチセンサによるセンシングを行う期間とを、独立して設けることが好ましい。これにより、画素の書き込み時のノイズに起因するタッチセンサの感度の低下を抑制することができる。
［画素構成例］
以下では、上記タッチパネルに用いることのできる画素の構成例について説明する。
以下では、上記タッチパネルに用いることのできる画素の構成例について説明する。
図２２（Ａ）は、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードが適用された画素の一部を示す断面図である。
画素は、トランジスタ３５２１と、電極３５２２と、電極３５２３と、液晶３５２４と、カラーフィルタ３５２５と、を備える。開口部を有する電極３５２３はトランジスタ３５２１のソースまたはドレインの一方に電気的に接続される。また、電極３５２３は絶縁層を介して電極３５２２上に設けられる。電極３５２３と電極３５２２は、それぞれ液晶素子の一方の電極として機能し、これらの間に電圧を印加することにより、液晶の配向を制御することができる。
例えば電極３５２２を、上述の配線３５１０または配線３５１１に電気的に接続することにより、上述したタッチパネルの画素を構成することができる。
なお、電極３５２２を電極３５２３上に設けることもできる。その場合は電極３５２２を、開口部を有する形状とし、絶縁層を介して電極３５２３上に設ければよい。
なお、電極３５２２を電極３５２３上に設けることもできる。その場合は電極３５２２を、開口部を有する形状とし、絶縁層を介して電極３５２３上に設ければよい。
図２２（Ｂ）は、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モードが適用された画素の一部を示す断面図である。
画素に設けられる電極３５２３と電極３５２２はいずれも櫛歯状の形状を有し、互いにかみ合うように、且つ離間して同一平面上に設けられている。
例えば、電極３５２２を、上述の配線３５１０または配線３５１１に電気的に接続することにより、上述したタッチパネルの画素を構成することができる。
図２２（Ｃ）は、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モードが適用された画素の一部を示す断面図である。
電極３５２２は、液晶３５２４を介して電極３５２３と対向するように設けられている。また電極３５２２と重ねて配線３５２６が設けられている。配線３５２６は、例えば、図２２（Ｃ）に示す画素が属するブロックとは異なるブロック間を電気的に接続するために設けることができる。
例えば、電極３５２２を、上述の配線３５１０または配線３５１１に電気的に接続することにより、上述したタッチパネルの画素を構成することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本発明の一態様である表示装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう。）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、遊技機（パチンコ機、スロットマシン等）、ゲーム筐体が挙げられる。これらの電子機器の一例を図２３に示す。
本発明の一態様である表示装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう。）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、遊技機（パチンコ機、スロットマシン等）、ゲーム筐体が挙げられる。これらの電子機器の一例を図２３に示す。
図２３（Ａ）は、携帯電話機９０００を示している。携帯電話機９０００は、筐体９０３０および筐体９０３１の二つの筐体を有する。筐体９０３１には、表示パネル９０３２、スピーカー９０３３、マイクロフォン９０３４、ポインティングデバイス９０３６、カメラ用レンズ９０３７、外部接続端子９０３８などを備えている。また、筐体９０３０には、携帯型情報端末の充電を行う太陽電池セル９０４０、外部メモリスロット９０４１などを備えている。また、アンテナは筐体９０３１内部に内蔵されている。上記実施の形態で示す表示装置を表示パネル９０３２に適用することにより、携帯電話の表示品位を向上させることができる。
また、表示パネル９０３２はタッチパネルを備えており、図２３（Ａ）には映像表示されている複数の操作キー９０３５を点線で示している。なお、太陽電池セル９０４０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
表示パネル９０３２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル９０３２と同一面上にカメラ用レンズ９０３７を備えているため、テレビ電話が可能である。スピーカー９０３３およびマイクロフォン９０３４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体９０３０と筐体９０３１は、スライドし、図２３（Ａ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子９０３８はＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電およびパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット９０４１に記録媒体を挿入し、より大量のデータ保存および移動に対応できる。
図２３（Ｂ）は、テレビジョン装置９１００を示している。テレビジョン装置９１００は、筐体９１０１に表示部９１０３が組み込まれており、表示部９１０３により映像を表示することが可能である。なお、ここではスタンド９１０５により筐体９１０１を支持した構成を示している。
テレビジョン装置９１００の操作は、筐体９１０１が備える操作スイッチや、別体のリモコン操作機９１１０により行うことができる。リモコン操作機９１１０が備える操作キー９１０９により、チャンネルや音量の操作を行うことができ、表示部９１０３に表示される映像を操作することができる。また、リモコン操作機９１１０に、当該リモコン操作機９１１０から出力する情報を表示する表示部９１０７を設ける構成としてもよい。
図２３（Ｂ）に示すテレビジョン装置９１００は、受信機やモデムなどを備えている。テレビジョン装置９１００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
上記実施の形態に示す表示装置は、表示部９１０３、表示部９１０７に用いることが可能である。それゆえ、テレビジョン装置の表示品位を向上させることができる。
図２３（Ｃ）は、コンピュータ９２００を示している。コンピュータ９２００は、本体９２０１、筐体９２０２、表示部９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６などを含む。
上記実施の形態に示す表示装置は、表示部９２０３に用いることが可能である。それゆえ、コンピュータの表示品位を向上させることができる。
表示部９２０３は、タッチ入力機能を有しており、コンピュータ９２００の表示部９２０３に表示されたキーボード９２０４を指などで触れることで、画面操作や、情報を入力することができ、また他の家電製品との通信を可能とする、または制御を可能とすることで、画面操作により他の家電製品をコントロールする制御装置としてもよい。例えば、上記実施の形態で説明したタッチパネルを用いれば、表示部９２０３にタッチ入力機能を持たせることができる。
図２４は２つ折り可能なタブレット型端末９６００である。図２４は、開いた状態であり、タブレット型端末９６００は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９６３４、電源スイッチ９６３５、省電力モード切り替えスイッチ９６３６、および留め具９６３３を有する。
上記実施の形態に示す表示装置は、表示部９６３１ａ、表示部９６３１ｂに用いることが可能である。それゆえ、タブレット型端末９６００の表示品位を向上させることができる。
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キーパネル９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。
また、表示モード切り替えスイッチ９６３４は、縦表示または横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９６３６は、タブレット型端末９６００に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末９６００は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。
また、図２４では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば、一方が他方よりも高精細な表示を行える表示パネルとしてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。
図２５（Ａ）に半導体装置の断面図、図２５（Ｂ）に半導体装置の回路図をそれぞれ示す。
図２５（Ａ）および図２５（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ３２００を有し、上部に第２の半導体材料を用いたトランジスタ３２０２および容量素子３２０４を有している。なお、トランジスタ３２０２としては、先の実施の形態で説明したトランジスタを用いることができ、本実施の形態では、実施の形態１の図１に示すトランジスタ１５０を適用する例を示している。また、容量素子３２０４は、一方の電極をトランジスタ３２０２のゲート電極、他方の電極をトランジスタ３２０２のソース電極またはドレイン電極、誘電体をトランジスタ３２０２のゲート絶縁膜と同じ材料を用いる構造とすることで、トランジスタ３２０２と同時に形成することができる。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を実施の形態１で説明した酸化物半導体とすることができる。酸化物半導体以外の材料として、例えば結晶性シリコンを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い電気特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態１に示すようなトランジスタを用いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図２５（Ａ）におけるトランジスタ３２００は、半導体材料（例えば、結晶性シリコンなど）を含む基板３０００に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領域上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極層と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれうる。
基板３０００上にはトランジスタ３２００を囲むように素子分離絶縁層３１０６が設けられており、トランジスタ３２００を覆うように酸化物絶縁膜３２２０が設けられている。なお、素子分離絶縁層３１０６は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）や、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などの素子分離技術を用いて形成することができる。
例えば、結晶性シリコン基板を用いたトランジスタ３２００は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ３２０２および容量素子３２０４の形成前の処理として、トランジスタ３２００を覆う酸化物絶縁膜３２２０にＣＭＰ処理を施して、酸化物絶縁膜３２２０を平坦化すると同時にトランジスタ３２００のゲート電極層の上面を露出させる。
酸化物絶縁膜３２２０上にはトランジスタ３２０２が設けられ、そのソース電極またはドレイン電極の一方は延在して、容量素子３２０４の他方の電極として作用する。
図２５（Ａ）に示すトランジスタ３２０２は、酸化物半導体層にチャネルが形成されるトップゲート型トランジスタである。トランジスタ３２０２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
また、トランジスタ３２０２と重畳するように酸化物絶縁膜３２２０を介して電極３１５０が設けられている。当該電極に適切な電位を供給することで、トランジスタ３２０２のしきい値電圧を制御することができる。また、トランジスタ３２０２の長期信頼性を高めることができる。
図２５（Ａ）に示すように、トランジスタ３２００とトランジスタ３２０２は重畳するように形成することができるため、その占有面積を低減することができる。したがって、半導体装置の集積度を高めることができる。
次に、図２５（Ａ）に対応する回路構成の一例を図２５（Ｂ）に示す。
図２５（Ｂ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ３２００のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ３２００のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ３２０２のソース電極層またはドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ３２０２のゲート電極層とは、電気的に接続されている。そして、トランジスタ３２００のゲート電極層と、トランジスタ３２０２のソース電極層またはドレイン電極層の他方は、容量素子３２０４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子３２０４の電極の他方は電気的に接続されている。
図２５（Ｂ）に示す半導体装置では、トランジスタ３２００のゲート電極層の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ３２０２がオン状態となる電位にして、トランジスタ３２０２をオン状態とする。これにより、第３の配線の電位が、トランジスタ３２００のゲート電極層、および容量素子３２０４に与えられる。すなわち、トランジスタ３２００のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ３２０２がオフ状態となる電位にして、トランジスタ３２０２をオフ状態とすることにより、トランジスタ３２００のゲート電極層に与えられた電荷が保持される（保持）。
トランジスタ３２０２のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極層の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線の電位を判別することで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化および高集積化を実現し、かつ高い電気的特性が付与された半導体装置、および該半導体装置の作製方法を提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態６に示した構成と異なる半導体装置の説明を行う。
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態６に示した構成と異なる半導体装置の説明を行う。
図２６（Ａ）は、半導体装置の回路構成の一例を示し、図２６（Ｂ）は半導体装置の一例を示す概念図である。なお、当該半導体装置に含まれるトランジスタ４１６２としては、先の実施の形態で説明したトランジスタを用いることができる。また、容量素子４２５４は、実施の形態５で説明した容量素子３２０４と同様に、トランジスタ４１６２の作製工程にて同時に作製することができる。
図２６（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ４１６２のソース電極とは電気的に接続され、ワード線ＷＬとトランジスタ４１６２のゲート電極とは電気的に接続され、トランジスタ４１６２のドレイン電極と容量素子４２５４の一方の端子とは電気的に接続されている。
次に、図２６（Ａ）に示す半導体装置（メモリセル４２５０）に、情報の書き込みおよび保持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ４１６２がオン状態となる電位として、トランジスタ４１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子４２５４の一方の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ４１６２がオフ状態となる電位として、トランジスタ４１６２をオフ状態とすることにより、容量素子４２５４の一方の端子の電位が保持される（保持）。
酸化物半導体を用いたトランジスタ４１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ４１６２をオフ状態とすることで、容量素子４２５４の第１の端子の電位（あるいは、容量素子４２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
次に、情報の読み出しについて説明する。トランジスタ４１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子４２５４とが導通し、ビット線ＢＬと容量素子４２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子４２５４の第１の端子の電位（あるいは容量素子４２５４に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子４２５４の第１の端子の電位をＶ、容量素子４２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセル４２５０の状態として、容量素子４２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
このように、図２６（Ａ）に示す半導体装置は、トランジスタ４１６２のオフ電流が極めて小さいという特徴から、容量素子４２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
次に、図２６（Ｂ）に示す半導体装置について、説明を行う。
図２６（Ｂ）に示す半導体装置は、上部に記憶回路として図２６（Ａ）に示したメモリセル４２５０を複数有するメモリセルアレイ４２５１（メモリセルアレイ４２５１ａおよび４２５１ｂ）を有し、下部に、メモリセルアレイ４２５１を動作させるために必要な周辺回路４２５３を有する。なお、周辺回路４２５３は、メモリセルアレイ４２５１と電気的に接続されている。
図２６（Ｂ）に示した構成とすることにより、周辺回路４２５３をメモリセルアレイ４２５１ａ、メモリセルアレイ４２５１ｂの直下に設けることができるため半導体装置の小型化を図ることができる。
周辺回路４２５３に設けられるトランジスタは、トランジスタ４１６２とは異なる半導体材料を用いることが好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることがより好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
なお、図２６（Ｂ）に示した半導体装置では、メモリセルアレイ４２５１がメモリセルアレイ４２５１ａとメモリセルアレイ４２５１ｂの積層である構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としても良いし、単層であってもよい。
トランジスタ４１６２は、酸化物半導体を用いて形成されており、先の実施の形態で説明したトランジスタを用いることができる。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
また、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置を提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。
（実施の形態８）
本実施の形態では、先の実施の形態で説明したトランジスタを用いることのできる電子機器の例について説明する。
本実施の形態では、先の実施の形態で説明したトランジスタを用いることのできる電子機器の例について説明する。
先の実施の形態で説明したトランジスタは、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型またはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、ＩＣチップ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、放射線測定器、透析装置等の医療機器、などが挙げられる。また、煙感知器、ガス警報装置、防犯警報装置などの警報装置も挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図２７、図２８、図２９、および図３０に示す。
まず、警報装置の例として火災報知器の構成について図２７を用いて説明する。なお、本明細書中において、火災報知器とは、火災の発生を急報する装置全般を示すものであり、例えば、住宅用火災警報器や、自動火災報知設備や、当該自動火災報知設備に用いられる火災感知器なども火災報知器に含むものとする。
図２７に示す警報装置は、マイクロコンピュータ５００を少なくとも有する。ここで、マイクロコンピュータ５００は、警報装置の内部に設けられている。マイクロコンピュータ５００は、高電位電源線ＶＤＤと電気的に接続されたパワーゲートコントローラ５０３と、高電位電源線ＶＤＤおよびパワーゲートコントローラ５０３と電気的に接続されたパワーゲート５０４と、パワーゲート５０４と電気的に接続されたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）５０５と、パワーゲート５０４およびＣＰＵ５０５と電気的に接続された検出部５０９と、が設けられる。また、ＣＰＵ５０５には、揮発性記憶部５０６と不揮発性記憶部５０７と、が含まれる。
また、ＣＰＵ５０５は、インターフェース５０８を介してバスライン５０２と電気的に接続されている。インターフェース５０８もＣＰＵ５０５と同様にパワーゲート５０４と電気的に接続されている。インターフェース５０８のバス規格としては、例えば、Ｉ２Ｃバスなどを用いることができる。また、本実施の形態に示す警報装置には、インターフェース５０８を介してパワーゲート５０４と電気的に接続される発光素子５３０が設けられる。
発光素子５３０は指向性の強い光を放出するものが好ましく、例えば、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などを用いることができる。
パワーゲートコントローラ５０３はタイマーを有し、当該タイマーに従ってパワーゲート５０４を制御する。パワーゲート５０４は、パワーゲートコントローラ５０３の制御に従って、ＣＰＵ５０５、検出部５０９およびインターフェース５０８に高電位電源線ＶＤＤから供給される電源を供給または遮断する。ここで、パワーゲート５０４としては、例えば、トランジスタなどのスイッチング素子を用いることができる。
このようなパワーゲートコントローラ５０３およびパワーゲート５０４を用いることにより、光量を測定する期間に検出部５０９、ＣＰＵ５０５およびインターフェース５０８への電源供給を行い、測定期間の合間には検出部５０９、ＣＰＵ５０５およびインターフェース５０８への電源供給を遮断することができる。このように警報装置を動作させることにより、上記の各構成に常時電源供給を行う場合より消費電力の低減を図ることができる。
また、パワーゲート５０４としてトランジスタを用いる場合、不揮発性記憶部５０７に用いられる、極めてオフ電流の低いトランジスタ、例えば、酸化物半導体を用いたトランジスタを用いることが好ましい。このようなトランジスタを用いることにより、パワーゲート５０４で電源を遮断する際にリーク電流を低減し、消費電力の低減を図ることができる。
本実施の形態に示す警報装置に直流電源５０１を設け、直流電源５０１から高電位電源線ＶＤＤに電源を供給しても良い。直流電源５０１の高電位側の電極は、高電位電源線ＶＤＤと電気的に接続され、直流電源５０１の低電位側の電極は、低電位電源線ＶＳＳと電気的に接続される。低電位電源線ＶＳＳはマイクロコンピュータ５００に電気的に接続される。ここで、高電位電源線ＶＤＤは、高電位Ｈが与えられている。また、低電位電源線ＶＳＳは、例えば接地電位（ＧＮＤ）などの低電位Ｌが与えられている。
直流電源５０１として電池を用いる場合は、例えば、高電位電源線ＶＤＤと電気的に接続された電極と、低電位電源線ＶＳＳに電気的に接続された電極と、当該電池を保持することができる筐体と、を有する電池ケースを筐体に設ける構成とすればよい。なお、本実施の形態に示す警報装置は、必ずしも直流電源５０１を設ける必要はなく、例えば、当該警報装置の外部に設けられた交流電源から配線を介して電源を供給する構成としても良い。
また、上記電池として、二次電池、例えば、リチウムイオン二次電池（リチウムイオン蓄電池、リチウムイオン電池、またはリチウムイオンバッテリーとも呼ぶ。）を用いることもできる。また、当該二次電池を充電できるように太陽電池を設けることが好ましい。
検出部５０９は、異常に係る物理量を計測して計測値をＣＰＵ５０５に送信する。異常に係る物理量は、警報装置の用途によって異なり、火災報知器として機能する警報装置では、火災に係る物理量を計測する。故に、検出部５０９には、火災に係る物理量として光量を計測し、煙の存在を感知する。
検出部５０９は、パワーゲート５０４と電気的に接続された光センサ５１１と、パワーゲート５０４と電気的に接続されたアンプ５１２と、パワーゲート５０４およびＣＰＵ５０５と電気的に接続されたＡＤコンバータ５１３と、を有する。発光素子５３０、および検出部５０９に設けられた光センサ５１１、アンプ５１２並びにＡＤコンバータ５１３は、パワーゲート５０４が検出部５０９に電源を供給したときに動作する。
ここで、図２７に示す警報装置の断面の一部を図２８に示す。当該警報装置は、ｐ型の半導体基板６０１に形成された素子分離領域６０３と、ゲート絶縁膜６０７、ゲート電極層６０９、ｎ型の不純物領域６１１ａ、ｎ型の不純物領域６１１ｂ、絶縁膜６１５および絶縁膜６１７を有するｎ型のトランジスタ７１９とが形成されている。ｎ型のトランジスタ７１９は、単結晶シリコンなど、酸化物半導体とは異なる半導体を用いて形成されるため、十分な高速動作が可能となる。これにより、高速アクセスが可能なＣＰＵの揮発性記憶部を形成することができる。
絶縁膜６１５および絶縁膜６１７の一部を選択的にエッチングした開口部には、コンタクトプラグ６１９ａおよびコンタクトプラグ６１９ｂが形成され、絶縁膜６１７、コンタクトプラグ６１９ａおよびコンタクトプラグ６１９ｂ上に溝部を有する絶縁膜６２１が設けられている。
絶縁膜６２１の溝部に配線６２３ａおよび配線６２３ｂが形成されており、絶縁膜６２１、配線６２３ａおよび配線６２３ｂ上には、スパッタリング法またはＣＶＤ法等によって形成された絶縁膜６２０が設けられている。
絶縁膜６２０上には、スパッタリング法またはＣＶＤ法等により形成された酸化物絶縁膜６２５が設けられており、酸化物絶縁膜６２５上には、第２のトランジスタ７１７と、光電変換素子７１４が設けられている。
第２のトランジスタ７１７は、実施の形態１に記載のトランジスタ１５０を用いることができる。
また、本実施の形態においては、第２のトランジスタ７１７と配線６４９の接続箇所は、ドレイン電極層６１６ｂに接する。
ここで、第２のトランジスタ７１７には、実施の形態１のトランジスタ１５０を用いているがこれに限られず、他の実施の形態に記載のトランジスタを用いることもできる。
光センサ５１１は、光電変換素子７１４と、容量素子と、第１のトランジスタと、第２のトランジスタ７１７と、第３のトランジスタと、ｎ型のトランジスタ７１９と、を含む。ここで光電変換素子７１４としては、例えば、フォトダイオードなどを用いることができる。
光電変換素子７１４の端子の一方は、低電位電源線ＶＳＳと電気的に接続され、端子の他方は、第２のトランジスタ７１７のソース電極層６１６ａもしくはドレイン電極層６１６ｂの一方に電気的に接続される。
第２のトランジスタ７１７のゲート電極層６０４ａには、電荷蓄積制御信号Ｔｘが与えられ、ソース電極層６１６ａもしくはドレイン電極層６１６ｂの他方は、容量素子の一対の電極の一方、第１のトランジスタのソース電極およびドレイン電極の一方、およびｎ型のトランジスタ７１９のゲート電極と電気的に接続される（以下、当該ノードをノードＦＤと呼ぶ場合がある）。
容量素子の一対の電極の他方は、低電位電源線ＶＳＳと電気的に接続される。第１のトランジスタのゲート電極は、リセット信号Ｒｅｓが与えられ、ソース電極およびドレイン電極の他方は、高電位電源線ＶＤＤと電気的に接続される。
ｎ型のトランジスタ７１９のソース電極およびドレイン電極の一方は、第３のトランジスタのソース電極およびドレイン電極の一方と、アンプ５１２と電気的に接続される。また、ｎ型のトランジスタ７１９のソース電極およびドレイン電極の他方は、高電位電源線ＶＤＤと電気的に接続される。第３のトランジスタのゲート電極は、バイアス信号Ｂｉａｓが与えられ、ソース電極およびドレイン電極の他方は、低電位電源線ＶＳＳと電気的に接続される。
なお、容量素子は必ずしも設ける必要はなく、例えば、ｎ型のトランジスタ７１９などの寄生容量が十分大きい場合、容量素子を設けない構成としても良い。
また、第１のトランジスタおよび第２のトランジスタ７１７には、極めてオフ電流の低いトランジスタを用いることが好ましい。また、極めてオフ電流の低いトランジスタとしては、酸化物半導体を含むトランジスタを用いることが好ましい。このような構成とすることによりノードＦＤの電位を長時間保持することが可能となる。
また、図２８に示す構成は、第２のトランジスタ７１７と電気的に接続して、酸化物絶縁膜６２５上に光電変換素子７１４が設けられている。
光電変換素子７１４は、酸化物絶縁膜６２５上に設けられた半導体膜６６０と、半導体膜６６０上に接して設けられたソース電極層６１６ａ、電極６１６ｃと、を有する。ソース電極層６１６ａは第２のトランジスタ７１７のソース電極またはドレイン電極として機能する電極であり、光電変換素子７１４と第２のトランジスタ７１７とを電気的に接続している。
半導体膜６６０、ソース電極層６１６ａおよび電極６１６ｃ上には、絶縁膜６１２および絶縁膜６４６が設けられている。また、絶縁膜６４６上に配線６５６が設けられており、絶縁膜６１２および絶縁膜６４６に設けられた開口を介して電極６１６ｃと接する。
電極６１６ｃは、ソース電極層６１６ａおよびドレイン電極層６１６ｂと、配線６５６は、配線６４９と同様の工程で作成することができる。
半導体膜６６０としては、光電変換を行うことができる半導体膜を設ければよく、例えば、シリコンやゲルマニウムなどを用いることができる。半導体膜６６０にシリコンを用いた場合は、可視光を検知する光センサとして機能する。また、シリコンとゲルマニウムでは吸収できる電磁波の波長が異なるため、半導体膜６６０にゲルマニウムを用いる構成とすると、赤外線を中心に検知するセンサとして用いることができる。
以上のように、マイクロコンピュータ５００に、光センサ５１１を含む検出部５０９を内蔵して設けることができるので、部品数を削減し、警報装置の筐体を縮小することができる。なお、光センサまたは光電変換素子の位置に自由度が必要な場合は、光センサまたは光電変換素子を外付けとして、マイクロコンピュータ５００に電気的に接続すればよい。
上述したＩＣチップを含む警報装置には、先の実施の形態に示したトランジスタを用いた複数の回路を組み合わせ、それらを１つのＩＣチップに搭載したＣＰＵ５０５が用いられる。
図２９は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの具体的な構成を示すブロック図である。
図２９（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２９（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図２９（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
図２９（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
電源停止に関しては、図２９（Ｂ）または図２９（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図２９（Ｂ）および図２９（Ｃ）の回路の説明を行う。
図２９（Ｂ）および図２９（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング素子に、先の実施の形態で示したトランジスタを含む記憶回路の構成の一例を示す。
図２９（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、先の実施の形態に記載されているトランジスタを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図２９（Ｂ）では、スイッチング素子１１４１として、先の実施の形態で示したトランジスタを用いており、当該トランジスタは、そのゲート電極層に与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図２９（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図２９（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
また、図２９（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
図３０（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカー部８００３から音声を出力することが可能である。上述した表示装置を用いて表示部８００２に用いることが可能である。
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えていてもよい。テレビジョン装置８０００は、上述したメモリやＣＰＵを用いることが可能である。
図３０（Ａ）において、警報装置８１００は、住宅用火災警報器であり、検出部と、マイクロコンピュータ８１０１を有している。マイクロコンピュータ８１０１は、先の実施の形態に示したトランジスタを用いたＣＰＵを含む電気機器の一例である。
図３０（Ａ）において、室内機８２００および室外機８２０４を有するエアコンディショナーは、先の実施の形態に示したトランジスタを用いたＣＰＵを含む電気機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図３０（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。先の実施の形態に示したトランジスタをエアコンディショナーのＣＰＵに用いることによって省電力化が図れる。
図３０（Ａ）において、電気冷凍冷蔵庫８３００は、先の実施の形態に示したトランジスタを用いたＣＰＵを含む電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図３０（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。先の実施の形態に示したトランジスタを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。
図３０（Ｂ）および図３０（Ｃ）において、電気機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。先の実施の形態に示したトランジスタを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる。
駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。
１００ 基板
１０１ 下地絶縁膜
１０１ａ 下地絶縁膜
１０１ｂ 下地絶縁膜
１０２ 下地絶縁膜
１０４ ゲート電極
１０５ 導電膜
１０６ ゲート絶縁膜
１０７ 酸化物半導体膜
１０８ 酸化物半導体膜
１０９ａ 導電膜
１０９ｂ 導電膜
１１０ａ ソース電極
１１０ｂ ドレイン電極
１１１ 低抵抗領域
１１１ａ 低抵抗領域
１１１ｂ 低抵抗領域
１１１ｃ 領域
１１１ｄ 領域
１１２ 絶縁膜
１１３ａ 絶縁膜
１１３ｂ 絶縁膜
１１４ 絶縁膜
１１６ａ 配線
１１６ｂ 配線
１１８ 絶縁膜
１２０ 酸素
１２２ 領域
１５０ トランジスタ
１６０ トランジスタ
１７０ トランジスタ
１８０ トランジスタ
１８２ Ｅｃ
１８３ａ Ｅｃ
１８３ｂ Ｅｃ
１８３ｃ Ｅｃ
１８６ Ｅｃ
１９０ トランジスタ
２０８ 多層膜
２０８ａ 酸化物膜
２０８ｂ 酸化物半導体膜
２０８ｃ 酸化物膜
２５０ トランジスタ
２６０ トランジスタ
５００ マイクロコンピュータ
５０１ 直流電源
５０２ バスライン
５０３ パワーゲートコントローラ
５０４ パワーゲート
５０５ ＣＰＵ
５０６ 揮発性記憶部
５０７ 不揮発性記憶部
５０８ インターフェース
５０９ 検出部
５１１ 光センサ
５１２ アンプ
５１３ ＡＤコンバータ
５３０ 発光素子
６０１ 半導体基板
６０３ 素子分離領域
６０４ａ ゲート電極層
６０７ ゲート絶縁膜
６０９ ゲート電極層
６１１ａ 不純物領域
６１１ｂ 不純物領域
６１２ 絶縁膜
６１５ 絶縁膜
６１６ａ ソース電極層
６１６ｂ ドレイン電極層
６１６ｃ 電極
６１７ 絶縁膜
６１９ａ コンタクトプラグ
６１９ｂ コンタクトプラグ
６２０ 絶縁膜
６２１ 絶縁膜
６２３ａ 配線
６２３ｂ 配線
６２５ 酸化物絶縁膜
６４６ 絶縁膜
６４９ 配線
６５６ 配線
６６０ 半導体膜
７００ 基板
７１４ 光電変換素子
７１７ トランジスタ
７１９ トランジスタ
７２０ 絶縁膜
７２１ 絶縁膜
７２９ 発光素子
７３１ 端子
７３２ ＦＰＣ
７３３ａ 配線
７３３ｂ 配線
７３３ｃ 配線
７３４ シール材
７３５ 駆動回路
７３６ 駆動回路
７３７ 画素
７４１ トランジスタ
７４２ キャパシタ
７４３ スイッチ素子
７４４ 信号線
７５０ 画素
７５１ トランジスタ
７５２ キャパシタ
７５３ 液晶素子
７５４ 走査線
７５５ 信号線
７８１ 電極
７８２ 発光層
７８３ 電極
７８４ 隔壁
７８５ａ 中間層
７８５ｂ 中間層
７８５ｃ 中間層
７８５ｄ 中間層
７８６ａ 発光層
７８６ｂ 発光層
７８６ｃ 発光層
７９１ 電極
７９２ 絶縁膜
７９３ 液晶層
７９４ 絶縁膜
７９５ スペーサ
７９６ 電極
７９７ 基板
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３０００ 基板
３１０６ 素子分離絶縁層
３１５０ 電極
３２００ トランジスタ
３２０２ トランジスタ
３２０４ 容量素子
３２２０ 酸化物絶縁膜
３５０１ 配線
３５０２ 配線
３５０３ トランジスタ
３５０４ 液晶素子
３５１０ 配線
３５１０＿１ 配線
３５１０＿２ 配線
３５１１ 配線
３５１５＿１ ブロック
３５１５＿２ ブロック
３５１６ ブロック
３５２１ トランジスタ
３５２２ 電極
３５２３ 電極
３５２４ 液晶
３５２５ カラーフィルタ
３５２６ 配線
３５３０ 電子機器
３５３１ 筐体
３５３２ タッチパネル
３５３３ バッテリ
３５３４ 制御部
３５３５ 配線
３５３６ 配線
３５４０ 表示パネル
３５４１ 基板
３５４２ 表示部
３５４３ 基板
３５４４ タッチセンサ
３５４５ 基板
３５４６ 保護基板
３５４７ 接着層
４１６２ トランジスタ
４２５０ メモリセル
４２５１ メモリセルアレイ
４２５１ａ メモリセルアレイ
４２５１ｂ メモリセルアレイ
４２５３ 周辺回路
４２５４ 容量素子
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８１００ 警報装置
８１０１ マイクロコンピュータ
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９０００ 携帯電話機
９０３０ 筐体
９０３１ 筐体
９０３２ 表示パネル
９０３３ スピーカー
９０３４ マイクロフォン
９０３５ 操作キー
９０３６ ポインティングデバイス
９０３７ カメラ用レンズ
９０３８ 外部接続端子
９０４０ 太陽電池セル
９０４１ 外部メモリスロット
９１００ テレビジョン装置
９１０１ 筐体
９１０３ 表示部
９１０５ スタンド
９１０７ 表示部
９１０９ 操作キー
９１１０ リモコン操作機
９２００ コンピュータ
９２０１ 本体
９２０２ 筐体
９２０３ 表示部
９２０４ キーボード
９２０５ 外部接続ポート
９２０６ ポインティングデバイス
９６００ タブレット型端末
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 留め具
９６３４ スイッチ
９６３５ 電源スイッチ
９６３６ スイッチ
９６３８ 操作キーパネル
９６３９ ボタン
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置
１０１ 下地絶縁膜
１０１ａ 下地絶縁膜
１０１ｂ 下地絶縁膜
１０２ 下地絶縁膜
１０４ ゲート電極
１０５ 導電膜
１０６ ゲート絶縁膜
１０７ 酸化物半導体膜
１０８ 酸化物半導体膜
１０９ａ 導電膜
１０９ｂ 導電膜
１１０ａ ソース電極
１１０ｂ ドレイン電極
１１１ 低抵抗領域
１１１ａ 低抵抗領域
１１１ｂ 低抵抗領域
１１１ｃ 領域
１１１ｄ 領域
１１２ 絶縁膜
１１３ａ 絶縁膜
１１３ｂ 絶縁膜
１１４ 絶縁膜
１１６ａ 配線
１１６ｂ 配線
１１８ 絶縁膜
１２０ 酸素
１２２ 領域
１５０ トランジスタ
１６０ トランジスタ
１７０ トランジスタ
１８０ トランジスタ
１８２ Ｅｃ
１８３ａ Ｅｃ
１８３ｂ Ｅｃ
１８３ｃ Ｅｃ
１８６ Ｅｃ
１９０ トランジスタ
２０８ 多層膜
２０８ａ 酸化物膜
２０８ｂ 酸化物半導体膜
２０８ｃ 酸化物膜
２５０ トランジスタ
２６０ トランジスタ
５００ マイクロコンピュータ
５０１ 直流電源
５０２ バスライン
５０３ パワーゲートコントローラ
５０４ パワーゲート
５０５ ＣＰＵ
５０６ 揮発性記憶部
５０７ 不揮発性記憶部
５０８ インターフェース
５０９ 検出部
５１１ 光センサ
５１２ アンプ
５１３ ＡＤコンバータ
５３０ 発光素子
６０１ 半導体基板
６０３ 素子分離領域
６０４ａ ゲート電極層
６０７ ゲート絶縁膜
６０９ ゲート電極層
６１１ａ 不純物領域
６１１ｂ 不純物領域
６１２ 絶縁膜
６１５ 絶縁膜
６１６ａ ソース電極層
６１６ｂ ドレイン電極層
６１６ｃ 電極
６１７ 絶縁膜
６１９ａ コンタクトプラグ
６１９ｂ コンタクトプラグ
６２０ 絶縁膜
６２１ 絶縁膜
６２３ａ 配線
６２３ｂ 配線
６２５ 酸化物絶縁膜
６４６ 絶縁膜
６４９ 配線
６５６ 配線
６６０ 半導体膜
７００ 基板
７１４ 光電変換素子
７１７ トランジスタ
７１９ トランジスタ
７２０ 絶縁膜
７２１ 絶縁膜
７２９ 発光素子
７３１ 端子
７３２ ＦＰＣ
７３３ａ 配線
７３３ｂ 配線
７３３ｃ 配線
７３４ シール材
７３５ 駆動回路
７３６ 駆動回路
７３７ 画素
７４１ トランジスタ
７４２ キャパシタ
７４３ スイッチ素子
７４４ 信号線
７５０ 画素
７５１ トランジスタ
７５２ キャパシタ
７５３ 液晶素子
７５４ 走査線
７５５ 信号線
７８１ 電極
７８２ 発光層
７８３ 電極
７８４ 隔壁
７８５ａ 中間層
７８５ｂ 中間層
７８５ｃ 中間層
７８５ｄ 中間層
７８６ａ 発光層
７８６ｂ 発光層
７８６ｃ 発光層
７９１ 電極
７９２ 絶縁膜
７９３ 液晶層
７９４ 絶縁膜
７９５ スペーサ
７９６ 電極
７９７ 基板
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３０００ 基板
３１０６ 素子分離絶縁層
３１５０ 電極
３２００ トランジスタ
３２０２ トランジスタ
３２０４ 容量素子
３２２０ 酸化物絶縁膜
３５０１ 配線
３５０２ 配線
３５０３ トランジスタ
３５０４ 液晶素子
３５１０ 配線
３５１０＿１ 配線
３５１０＿２ 配線
３５１１ 配線
３５１５＿１ ブロック
３５１５＿２ ブロック
３５１６ ブロック
３５２１ トランジスタ
３５２２ 電極
３５２３ 電極
３５２４ 液晶
３５２５ カラーフィルタ
３５２６ 配線
３５３０ 電子機器
３５３１ 筐体
３５３２ タッチパネル
３５３３ バッテリ
３５３４ 制御部
３５３５ 配線
３５３６ 配線
３５４０ 表示パネル
３５４１ 基板
３５４２ 表示部
３５４３ 基板
３５４４ タッチセンサ
３５４５ 基板
３５４６ 保護基板
３５４７ 接着層
４１６２ トランジスタ
４２５０ メモリセル
４２５１ メモリセルアレイ
４２５１ａ メモリセルアレイ
４２５１ｂ メモリセルアレイ
４２５３ 周辺回路
４２５４ 容量素子
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８１００ 警報装置
８１０１ マイクロコンピュータ
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９０００ 携帯電話機
９０３０ 筐体
９０３１ 筐体
９０３２ 表示パネル
９０３３ スピーカー
９０３４ マイクロフォン
９０３５ 操作キー
９０３６ ポインティングデバイス
９０３７ カメラ用レンズ
９０３８ 外部接続端子
９０４０ 太陽電池セル
９０４１ 外部メモリスロット
９１００ テレビジョン装置
９１０１ 筐体
９１０３ 表示部
９１０５ スタンド
９１０７ 表示部
９１０９ 操作キー
９１１０ リモコン操作機
９２００ コンピュータ
９２０１ 本体
９２０２ 筐体
９２０３ 表示部
９２０４ キーボード
９２０５ 外部接続ポート
９２０６ ポインティングデバイス
９６００ タブレット型端末
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 留め具
９６３４ スイッチ
９６３５ 電源スイッチ
９６３６ スイッチ
９６３８ 操作キーパネル
９６３９ ボタン
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置
Claims (13)
- 絶縁表面上のゲート電極と、
前記絶縁表面上にあり、前記ゲート電極が突出するように設けられた下地絶縁膜と、
前記下地絶縁膜および前記ゲート電極上のゲート絶縁膜と、
前記ゲート絶縁膜上の酸化物半導体膜と、
前記酸化物半導体膜に接するソース電極およびドレイン電極と、を有し、
前記酸化物半導体膜の膜厚は、前記ゲート電極の膜厚と前記下地絶縁膜の膜厚の差より小さいことを特徴とする半導体装置。 - 請求項１において、
前記ソース電極および前記ドレイン電極上に第１の絶縁膜を有し、
前記第１の絶縁膜の端部と、前記ソース電極および前記ドレイン電極の端部とが揃うことを特徴とする半導体装置。 - 請求項２において、
前記酸化物半導体膜および前記第１の絶縁膜上に第２の絶縁膜を有することを特徴とする半導体装置。 - 請求項１乃至請求項３のいずれか一において、
前記酸化物半導体膜は、チャネル形成領域と、前記チャネル形成領域を挟む一対の低抵抗領域と、を有することを特徴とする半導体装置。 - 請求項１乃至請求項４のいずれか一において、
前記酸化物半導体膜は、凹部を有することを特徴とする半導体装置。 - 絶縁表面上にゲート電極を形成し、
前記絶縁表面および前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に酸化物半導体膜を形成し、
前記酸化物半導体膜上に導電膜を形成し、
前記導電膜上に第１の絶縁膜を形成し、
前記導電膜において前記ゲート電極と重畳する領域を露出するように前記第１の絶縁膜を平坦化して第２の絶縁膜を前記導電膜上に形成し、
前記第２の絶縁膜をマスクとして前記導電膜をエッチングして、ソース電極およびドレイン電極を形成することを特徴とする半導体装置の作製方法。 - 絶縁表面上にゲート電極を形成し、
前記ゲート電極が突出するように前記絶縁表面上に下地絶縁膜を形成し、
前記下地絶縁膜および前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に酸化物半導体膜を形成し、
前記酸化物半導体膜上に導電膜を形成し、
前記導電膜上に第１の絶縁膜を形成し、
前記導電膜において前記ゲート電極と重畳する領域を露出するように前記第１の絶縁膜を平坦化して第２の絶縁膜を前記導電膜上に形成し、
前記第２の絶縁膜をマスクとして前記導電膜をエッチングして、ソース電極およびドレイン電極を形成することを特徴とする半導体装置の作製方法。 - 請求項６において、
前記下地絶縁膜は、
前記絶縁表面および前記ゲート電極上に第１の下地絶縁膜を形成し、
前記第１の下地絶縁膜を平坦化して前記ゲート電極を露出させ、
前記平坦化した第１の下地絶縁膜をエッチングして形成することを特徴とする半導体装置の作製方法。 - 請求項６乃至請求項８のいずれか一において、
前記第１の絶縁膜の平坦化の後に、前記第１の絶縁膜をエッチングして、前記第２の絶縁膜を形成することを特徴とする半導体装置の作製方法。 - 請求項９において、
前記第１の絶縁膜は、酸化物半導体膜の膜厚以上、前記酸化物半導体膜と重畳する前記露出した導電膜上の前記第１の絶縁膜の膜厚未満、エッチングされることを特徴とする半導体装置の作製方法。 - 請求項６乃至請求項１０のいずれか一において、
前記ソース電極および前記ドレイン電極をマスクとして、前記酸化物半導体膜に酸素を添加し、自己整合的にチャネル形成領域と、前記チャネル形成領域を挟む一対の低抵抗領域を形成することを特徴とする半導体装置の作製方法。 - 請求項６乃至請求項１０のいずれか一において、
前記ソース電極および前記ドレイン電極をマスクとして、前記ゲート電極と重畳する領域の前記酸化物半導体膜表面をエッチングして除去し、自己整合的にチャネル形成領域と、前記チャネル形成領域を挟む一対の低抵抗領域を形成することを特徴とする半導体装置の作製方法。 - 請求項６乃至請求項１２のいずれか一において、
前記酸化物半導体膜および前記第２の絶縁膜上に第３の絶縁膜を形成することを特徴とする半導体装置の作製方法。
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