JP2014112446A - データ処理システム - Google Patents

Abstract

【課題】間欠動作を行なう際に内部の機能ブロック（負荷回路）へ供給する内部動作電圧の電圧レベルを迅速に上昇させることができるデータ処理システムを提供する。
【解決手段】降圧部５０は、外部電源電圧Ｖｃｃを降圧する。バイアス電流制御回路４１は、出力ノードＮ４とグランドＧＮＤとを接続する補助経路ＲＴを流れるバイアス電流の大きさを制御する。システムコントローラＳＹＳＣは、中央処理装置ＣＰＵを含む負荷回路９９において消費する電流量が相対的に大きく変化する動作状態の変化に先行して、バイアス電流の大きさを増加させる。
【選択図】図３

Description

本発明は、データ処理システムに関し、特に、中央処理装置を有するデータ処理装置を用いたデータ処理システムに関する。

近年において、半導体基板上に構成する中央処理装置（ＣＰＵ：Central Processing Unit）を含むデータ処理装置のプロセス微細化に伴い、トランジスタの耐圧電圧の低下、およびオフリーク電流の増加の課題が生じている。

その一方、データ処理装置を用いる機器においては、外的要因(通信規格等)のためにデータ処理装置に供給する動作電圧が比較的高電圧(５Ｖ程度)から比較的低電圧(３Ｖ)、さらには低消費電力化を考慮した低電圧（１．８Ｖ）までの広い電圧範囲で動作することが求められている。

広い電圧範囲で動作するために、データ処理装置は、内部に複数の電源回路(レギュレータ)を有し、外部供給電圧から内部動作電圧を生成し、内部の機能ブロックへ供給することが行われ(特許文献１を参照)、中央処理装置の動作モードに基づく信号により電源回路の動作状態を決定している(特許文献２を参照)。

また、低消費電力化のために、データ処理装置は、外部供給電圧を低下させた電圧を内部電圧として使用し、動作が不必要な期間において、低消費電力状態へ遷移させる間欠動作を行っている。低消費電力状態では、データ処理装置の内部の機能ブロックへ供給するクロックおよび電源を制御している。具体的には、供給するクロックの周波数を低下させたり、供給する電源電圧を低下させたり、あるいはクロックや電源の供給を停止させたりしている(特許文献３および特許文献４を参照)。

特開２００２−８３８７２号公報 特開２００１−２１１６４０号公報 特開平７−２８５４９号公報 特開２０１０−１１８７４６号公報

このような降圧電源回路を内蔵して内部動作電圧を生成する場合、降圧電源回路自体の消費する自己消費電力が低消費電力化において問題となる。

たとえば、特許文献１の図２に記載の降圧電源回路において、外部供給電圧を内部動作電圧まで降下させるドライバＭＯＳトランジスタ４０は、消費電力が最大となる動作状態での自己消費電力を小さくするために、当該動作状態でのオン抵抗が最小となるように設計される。

また、外部供給電圧が低電圧である場合にも駆動能力を確保するために、ＭＯＳトランジスタ４０のゲート電極のＷサイズを大きくし、出力ＭＯＳトランジスタ４０のゲート電極に内部動作電圧よりも高い電圧を印加するためにゲート絶縁膜圧を厚くする。その結果、ドライバＭＯＳトランジスタ４０のゲート電極容量が大きくなる。間欠動作を行なう際に、低消費電力状態から通常動作状態へ遷移する際には、内部の機能ブロックへ供給する内部動作電圧の電圧レベルの上昇が遅くなってしまうという問題がある。また、通常動作状態から低消費電力状態へ遷移する際には、内部の機能ブロックへ供給していた電荷の接地電位への引抜が遅れ、内部供給電圧の不測の上昇を招くという問題がある。

それゆえに、本発明の目的は、間欠動作を行なう際に内部の機能ブロック（負荷回路）へ供給する内部動作電圧の電圧レベルを迅速に上昇させることができるデータ処理システムを提供することである。

本発明の一実施形態のデータ処理装置は、中央処理装置を含み、かつ供給される電力で動作する負荷回路と、外部電源電圧を降圧し、出力ノードが負荷回路に接続される降圧電源回路とを備え、降圧電源回路は、外部電源電圧を降圧する第１の降圧部と、出力ノードからグランドまでの補助経路を流れるバイアス電流の大きさを制御するバイアス電流制御回路とを含み、データ処理装置は、さらに、負荷回路において消費する電流量が相対的に大きく変化する動作状態の変化に先行して、バイアス電流の大きさを増加させる制御部と備える。

本発明の一実施形態によれば、間欠動作を行なう際に内部の機能ブロック（負荷回路）へ供給する内部動作電圧の電圧レベルを迅速に上昇させることができる。

データ処理装置を有するデータ処理システムの一例を示した図である。 中央処理装置を有するデータ処理装置の概略構成図である。 第１の実施形態の降圧電源回路を表わす図である。 第１の実施形態における、データ処理装置の通常動作状態から低消費電力状態へ遷移するときと、低消費電力状態から通常動作状態へ遷移するときの動作を説明するための図である。 データ処理システムの動作タイミングを表わす図である。 データ処理システムが、低消費電力状態から通常動作状態へ遷移する際の動作を説明するための図である。 データ処理システムが、通常動作状態から低消費電力状態へ遷移する際の動作を説明するための図である。 第２の実施形態の降圧電源回路を表わす図である。 第２の実施形態における、データ処理装置の通常動作状態から低消費電力状態へ遷移するときと、低消費電力状態から通常動作状態へ遷移するときの動作を説明するための図である。 第３の実施形態の降圧電源回路を表わす図である。

本発明の実施形態では、データ処理装置内の中央処理装置などの機能ブロックにおいて動作に必要な電流量の比較的大きな変化を伴う動作状態の変化に先行して、降圧電源回路の出力ドライバＭＯＳトランジスタが流すことができる電流量を増加させるためのバイアス電流の大きさを制御する例を説明する。

以下、本発明の実施形態について、図面を用いて説明する。
［第１の実施形態］
図１は、データ処理装置を有するデータ処理システムの一例を示した図である。

図１を参照して、データ処理システム１は、プリント配線基板１８と、プリント配線基板１８上に搭載されたデータ処理装置２と、センサ４と、通信部６と、タイマ８と、バッテリ１２とを含む。データ処理装置２にはバッテリ１２の電圧が電源電圧Ｖｃｃとして供給される。

図２は、中央処理装置ＣＰＵを有するデータ処理装置の概略構成図である。図２には一般的なマイクロコンピュータの構成に加えて、本願発明に特有の機能部を記載している。

図２を参照して、データ処理装置２は、中央処理装置ＣＰＵと、メモリ２２と、データやアドレスを転送するバス２１と、データ転送部（ダイレクトメモリアクセスコントローラ）ＤＭＡＣと、アナログ・デジタル変換部ＡＤＣと、割込コントローラＩＮＴＣと、シリアル通信部ＳＣＩＯと、システムコントローラＳＹＳＣと、クロック回路２６と、電源回路２４と、電圧検出部１０とを含む。

メモリ２２は、フラッシュメモリ２３と、ＲＯＭ（Read Only Memory）３０と、ＲＡＭ（Random Access Memory）３１とを含む。メモリ２２は、データおよびプログラムを格納する。

中央処理装置ＣＰＵは、メモリ２２に格納されているプログラムを順次実行し、データ処理装置２全体の動作制御を行なう。

シリアル通信部ＳＣＩＯは、外部から入力されたデータをメモリ２２に格納する。
アナログ・デジタル変換部(ＡＤＣ)は、外部から入力されたアナログ信号をデジタル値に変換し、メモリ２２に格納する。

データ転送部ＤＭＡＣは、シリアル通信部ＳＣＩＯやアナログ・デジタル変換部ＡＤＣのデジタルデータをメモリ２２に格納する際に、バス２１を経由したデータ転送を制御する。

割込コントローラＩＮＴＣは、外部または内部の機能部が発行する割込信号を受けて、中央処理装置ＣＰＵに対する割込を発行させる。中央処理装置ＣＰＵは、割込内容に応じた処理を行なう。

クロック回路２６は、低速クロック発振器ＬＯＣＯ、および高速クロック発振器ＨＯＣＯを含む複数のクロックソースを含む。クロック回路２６は、データ処理装置２の動作クロックＣＬＫを発生させ、データ処理装置２内部の各機能部に応じた周波数の動作クロックを各機能部に供給する。

電源回路２４は、外部供給電圧Ｖｃｃを降圧または昇圧して、データ処理装置内の各構成要素へ供給する。電源回路２４は、外部供給電源電圧Ｖｃｃを降圧して内部動作電圧Ｖｄｄなどを生成する降圧電源回路５２を含む。

電圧検出部１０は、外部供給電源電圧Ｖｃｃの電圧変化に応じてパワーオンリセット動作の契機となるリセット信号を生成するパワーオンリセット回路ＰＯＲと、外部供給電源電圧Ｖｃｃの電圧低下に応じて割込み信号またはリセット信号を生成する電圧低下検出回路ＬＶＤとを有する。

システムコントローラＳＹＳＣは、データ処理装置全体の動作を制御する。システムコントローラＳＹＳＣは、中央処理装置ＣＰＵを含むデータ処理装置内の各機能ブロック（すなわち負荷回路）へのクロックおよび電源の供給を制御する。また、システムコントローラＳＹＳＣは、降圧電源回路５２を制御する。

図１、図２を参照して、センサ４は、アナログ・デジタル変換部ＡＤＣに入力されるアナログ信号を生成する。

通信部６は、端子１４を経由してシステム外部とのデータ通信制御を行い、データをシリアル通信部ＳＣＩＯに入力しまたはシリアル通信部ＳＣＩＯからデータを受領する。

タイマ８は、データ処理装置２の設定する時間の経過に応じてデータ処理装置２に対して割込信号を発行する。

データ処理装置２には、外部に接続されたバッテリ１２により動作電源電圧Ｖｃｃが供給される。

（降圧電源回路）
図３は、第１の実施形態の降圧電源回路を表わす図である。

図３を参照して、この降圧電源回路５２は、降圧部５０を備える。
降圧部５０は、差動オペアンプ５１を有する。

差動オペアンプ５１は、ＰチャネルＭＯＳトランジスタＴＲ１，ＴＲ２，ＴＲ５，ＴＲ７と、ＮチャネルＭＯＳトランジスタＴＲ４，ＴＲ３，ＴＲ６，ＴＲ８とで構成される。ＮチャネルＭＯＳトランジスタＴＲ６のゲートには、基準電圧Ｖｒｅｆが入力される。また、ＮチャネルＭＯＳトランジスタＴＲ３のゲートには、降圧電源回路５２の出力ノードＮ４の降圧電圧Ｖｄｄが入力される。

降圧部５０は、さらに、ＮチャネルＭＯＳトランジスタＴＲ３とＮチャネルＭＯＳトランジスタＴＲ６の接続ノードＮ２と、グランドＧＮＤとの間に設けられたＮチャネルＭＯＳトランジスタＴＲ９を備える。降圧部５０は、さらに降圧電源回路５２の出力ノードＮ４と、グランドＧＮＤとの間に設けられたＮチャネルＭＯＳトランジスタＴＲ１０を備える。

降圧部５０は、さらに外部電源電圧ノードＶｃｃと降圧電源回路５２の出力ノードＮ４との間に設けられるサイズの大きな出力ＭＯＳトランジスタＴＲ４０を備える。出力ＭＯＳトランジスタＴＲ４０は、ＮチャネルＤＭＯＳ（double-diffused ＭＯＳ）トランジスタで構成される。差動オペアンプ５１の出力ノードＮ１は、出力ＭＯＳトランジスタＴＲ４０のゲートに接続される。差動オペアンプ５１は、基準電圧Ｖｒｅｆと降圧電圧Ｖｄｄの電位差に応じた電圧を出力ＭＯＳトランジスタＴＲ４０のゲートに印加する。

降圧電源回路５２の出力ノードＮ４は、負荷回路９９に接続され、出力ノードＮ４の降圧電圧Ｖｄｄが負荷回路９９に供給される。

降圧電源回路５２は、出力ノードＮ４と負荷回路９９への経路と並列の補助経路ＲＴに設けられるバイアス電流制御回路４１を備える。すなわち、外部供給電圧ノードＶｃｃとグランドＧＮＤとの間に、出力ＭＯＳトランジスタＴＲ４０のドレイン−ソース経路とバイアス電流制御回路４１とが直列に接続される。

バイアス電流制御回路４１は、降圧電源回路５２の出力ノードＮ４とグランドＧＮＤとの間に、直列に接続されたＮチャネルＭＯＳトランジスタＴＲ１１とＮチャネルＭＯＳトランジスタＴＲ１２とを備える。

ＮチャネルＭＯＳトランジスタＴＲ１１のゲートには、バイアス制御信号ｉｃｏｎｔが入力される。バイアス制御信号ｉｃｏｎｔの大きさは、通常動作状態から低消費電力状態へ遷移するとき、および低消費電力状態から通常動作状態へ遷移するときに、「Ｈ」レベルに活性化される。

一方、ＮチャネルＭＯＳトランジスタＴＲ９のゲート、ＮチャネルＭＯＳトランジスタＴＲ１０のゲート、ＮチャネルＭＯＳトランジスタＴＲ１２のゲートには、制御信号ｖｂｉａｓが入力される。制御信号ｖｂｉａｓは、通常動作状態および低消費電力状態の最初と最後の期間で「Ｈ」レベルであり、低消費電力状態の最初と最後を除く期間で、「Ｌ」レベルである。

したがって、通常動作状態から低消費電力状態へ遷移するとき、および低消費電力状態から通常動作状態へ遷移するとき、つまり、負荷回路９９おいて動作に必要な電流量の比較的大きな変化を伴う動作状態が変化するときに、バイアス電流制御回路４１を通じて、出力ノードＮ４からグランドＧＮＤへの補助経路ＲＴを流れるバイアス電流Ｉｂが増加する。

（降圧電源回路５２の動作タイミング）
図４は、データ処理装置の通常動作状態から低消費電力状態へ遷移するときと、低消費電力状態から通常動作状態へ遷移するときの動作を説明するための図である。

図４を参照して、通常動作状態では、比較的消費電力が高い状態である。通常動作状態では、中央処理装置ＣＰＵは、高速クロック発振器ＨＯＣＯから出力される５０ＭＨｚのクロック信号に同期して動作する。また、データ処理装置２内の他の機能ブロックも動作する。

低消費電力状態では、比較的消費電力が小さい状態である。低消費電力状態では、中央処理装置ＣＰＵには、クロック信号の供給が停止される。

（ａ） 通常動作状態から低消費電力状態への遷移について
中央処理装置ＣＰＵなどを含む負荷回路９９が、通常動作状態から低消費電力状態へ遷移する場合、状態遷移に先行して、システムコントローラＳＹＳＣは、バイアス電流制御回路４１へのバイアス制御信号Ｉｃｏｎｔを「Ｈ」レベルに活性化する。

バイアス電流制御回路４１は、バイアス制御信号Ｉｃｏｎｔの活性化に応答して、降圧電源回路５２の出力ノードＮ４からグランドＧＮＤへ流れる電流量を増加させる。

これにより、出力ノードＮ４の電圧は低下するが、中央処理装置ＣＰＵなどを含む負荷回路９９へ流れている電流量が相対的に大きく、出力ＭＯＳトランジスタＴＲ４０のドレイン−ソース経路のオン抵抗は十分に低下しているため、この電圧低下は限定的であり、出力ＭＯＳトランジスタＴＲ４０のゲート電極への印加電圧はほとんど変化しない。この状態において、中央処理装置ＣＰＵなどを含む負荷回路９９が低消費電力状態へ遷移する。中央処理装置ＣＰＵなどを含む負荷回路９９への電流供給が不要になったことによって出力ノードＮ４での電荷滞留が生じるが、この電荷滞留は、バイアス電流制御回路４１を介してグランドＧＮＤへ放出できる電流量を増加させているため、出力ノードＮ４での電圧上昇を抑制することができる。

中央処理装置ＣＰＵなどを含む負荷回路９９が低消費電力状態への遷移を完了し、さらに出力ノードＮ４での電荷滞留の解消にかかる所定時間だけ待ってから、システムコントローラＳＹＳＣは、制御信号ｖｂｉａｓを「Ｌ」レベルに設定し、バイアス電流制御回路４１へのバイアス制御信号Ｉｃｏｎｔを「Ｌ」レベルに非活性化する。

中央処理装置ＣＰＵなどを含む負荷回路９９が低消費電力状態に遷移をしても、割込コントローラＩＮＴＣなどの動作を行っている機能ブロックは存在するため、負荷回路９９全体としては所定量の電流を消費している。バイアス電流制御回路４１へのバイアス制御信号Ｉｃｏｎｔの非活性化後は、降圧電源回路５２は、負荷回路９９が必要とする所定量の電流を供給し、出力ノードＮ４の電位Ｖｄｄを一定に維持する程度の電圧を出力ＭＯＳトランジスタＴＲ４０のゲート電極に印加する。

（ｂ） 低消費電力状態から通常動作状態への遷移について
中央処理装置ＣＰＵなどを含む負荷回路９９が、低消費電力状態から通常動作状態へ遷移する場合、状態遷移に先行してシステムコントローラＳＹＳＣは、制御信号ｖｂｉａｓを「Ｈ」レベルに設定し、バイアス電流制御回路４１へのバイアス制御信号Ｉｃｏｎｔを「Ｈ」レベルに活性化する。

バイアス電流制御回路４１は、バイアス制御信号Ｉｃｏｎｔの活性化に応答して、降圧電源回路５２の出力ノードＮ４からグランドＧＮＤへ流れる電流量を増加させる。出力ＭＯＳトランジスタＴＲ４０は、低消費電力状態の負荷回路９９が必要とする所定量の電流を供給する程度の電圧をゲート電極へ印加しているため、バイアス電流制御回路４１によってグランドＧＮＤへ流れるバイアス電流Ｉｂが増加すると、出力ノードＮ４の電圧が低下する。出力ノードＮ４の電圧低下に応答して、差動オペアンプ５１は、出力ＭＯＳトランジスタＴＲ４０のゲート電極の印加電圧を高くして、出力ＭＯＳトランジスタＴＲ４０を流れる電流量を増加させる。この状態になってから、中央処理装置ＣＰＵなどを含む負荷回路９９が通常動作状態に遷移しても、中央処理装置ＣＰＵなどを含む負荷回路９９が必要する電流を出力ＭＯＳトランジスタＴＲ４０は供給することができ、出力ノードＮ４の電圧低下を抑制することができる。

（データ処理システムの動作タイミング）
図５は、データ処理システムの動作タイミングを表わす図である。

図２および図５を参照して、第１の期間ＴＰ１では、データ処理装置２がタイマ８により一定時間間隔で起動し、所定の処理を行った後に低消費電力状態に遷移することを繰返している。また、所定のイベントが生じたことを契機とする第２の期間においては、そのイベントに対応するための処理が行われる。

このように動作するデータ処理システムとして、たとえば、電力メータに用いられるデータ処理システムが該当する。

すなわち、このデータ処理システムは、所定時間（たとえば２４時間）毎に電力使用量を記録（たとえば処理時間０．１秒）または通知する。そして、このデータ処理システムは、月毎に使用電力量を電力会社へ通知（たとえば処理時間１秒）する。

第１の期間ＴＰ１では、割込コントローラＩＮＴＣが、タイマ８からの通知を受信し、中央処理装置ＣＰＵへ割込み通知を発生させる。中央処理装置ＣＰＵは、割込み通知を受けると、低消費電力状態から通常動作状態へ遷移する。この通常動作状態では、中央処理装置ＣＰＵは、電力使用量記録処理（処理１）や、数分ごとの記録した電力使用量の通知処理（処理２）を行なう。

第２の期間ＴＰ２では、割込コントローラＩＮＴＣが、ユーザからの要求などの所定のイベントが発生すると、中央処理装置ＣＰＵへ割込み通知を発生させる。中央処理装置ＣＰＵは、割込み通知を受けると、低消費電力状態から通常動作状態へ遷移する。この通常動作状態では、中央処理装置ＣＰＵは、１ヶ月分の記録した電力使用量の通知処理（処理３）を行ない、または制御プログラムの更新処理を行なう。

（低消費電力状態から通常動作状態への遷移）
図６は、データ処理システムが、低消費電力状態から通常動作状態へ遷移する際の動作を説明するための図である。

まず、割込コントローラＩＮＴＣは、タイマ８からの通知（（１）に示す）を受けて、システムコントローラＳＹＳＣに対して、中央処理装置ＣＰＵを低消費電力状態から通常動作状態へ遷移させるように通知する（（２）に示す）。

システムコントローラＳＹＳＣは、割込コントローラＩＮＴＣからのこの通知に応答して、バイアス電流制御回路４１へのバイアス制御信号Ｉｃｏｎｔの出力を開始する、すなわち「Ｈ」レベルに活性化する（（３）に示す）。

システムコントローラＳＹＳＣは、降圧電源回路５２の出力ＭＯＳトランジスタＴＲ４０が流すことができる電流量が増加するまでの所定時間を待機した後、中央処理装置ＣＰＵに対して通常動作状態への遷移指示を発行する（（４）に示す）。

割込コントローラＩＮＴＣは、中央処理装置ＣＰＵが通常動作状態への遷移が完了したことに応答して、中央処理装置ＣＰＵに対して割込み通知を発行する（（５）に示す）。

中央処理装置ＣＰＵは、割込コントローラＩＮＴＣからの割込み通知に応答して、処理を開始する（（６）に示す）。

システムコントローラＳＹＳＣは、中央処理装置ＣＰＵが通常動作状態への遷移が完了し、かつ降圧電源回路５２の出力ノードＮ４での電圧降下の発生が抑制できるまでの所定時間経過を待って、バイアス電流制御回路４１へのバイアス制御信号Ｉｃｏｎｔの出力を停止する、すなわち「Ｌ」レベルに非活性化する。

（通常動作状態から低消費電力状態への遷移）
図７は、データ処理システムが、通常動作状態から低消費電力状態へ遷移する際の動作を説明するための図である。

中央処理装置ＣＰＵは、処理を完了すると（（１）に示す）、システムコントローラＳＹＳＣへ低消費電力状態へ遷移することを要求する（（２）に示す）。

システムコントローラＳＹＳＣは、中央処理装置ＣＰＵからのこの要求に応答して、バイアス電流制御回路４１へのバイアス制御信号Ｉｃｏｎｔの出力を開始して（つまり「Ｈ」レベルに活性化して）、バイアス電流制御回路４１がグランドＧＮＤへ流すことのできるバイアス電流Ｉｂの量を増加させる（（３）に示す）。

その後、システムコントローラＳＹＳＣは、中央処理装置ＣＰＵに対して低消費電力状態への遷移指示を発行する（（４）に示す）。

その後、システムコントローラＳＹＳＣは、中央処理装置ＣＰＵの動作が停止したことによって生じる電荷滞留が解消されるのに要する所定時間が経過した後、バイアス電流制御回路４１へのバイアス制御信号Ｉｃｏｎｔの出力を停止する（つまり、「Ｌ」レベルに非活性化する）（（５）に示す）。

以上のように、第１の実施形態によれば、通常動作状態から低消費電力状態への遷移、および低消費電力状態から通常動作状態への遷移の際に、遷移に先行して、負荷回路への経路とは別の補助経路を流れるバイアス電流を増加させ、かつ遷移後所定時間経過後バイアス電流の増加を停止させる。これによって、負荷回路の内部動作状態に応じて、適切なタイミングで負荷回路が必要とする電流を供給でき、また負荷回路に供給する電圧の不測の低下や上昇を抑制することができる。

［第２の実施形態］
図８は、第２の実施形態の降圧電源回路を表わす図である。

この降圧電源回路６２は、第１降圧部６０と、第２降圧部６１と、バイアス電流制御回路４１とを備える。

バイアス電流制御回路４１は、図３に示すものと同様である。
第１降圧部６０は、図３の降圧部５０とほぼ同様の構成を有する。第１降圧部６０が、図３の降圧部５０と相違する点は、以下である。

第１降圧部６０は、ＰチャネルＭＯＳトランジスタＴＲ１およびＰチャネルＭＯＳトランジスタＴＲ２のゲートと、外部電源電圧ノードＶｃｃとの間に設けられたＰチャネルＭＯＳトランジスタＴＲ２１を備える。ＰチャネルＭＯＳトランジスタＴＲ２１のゲートには、制御信号／ｐｄが入力される。制御信号／ｐｄが「Ｌ」レベルになると、ＰチャネルＭＯＳトランジスタＴＲ２１がオンとなり、その結果、ＰチャネルＭＯＳトランジスタＴＲ１およびＰチャネルＭＯＳトランジスタＴＲ２がオフとなり、電流が流れないので、電力消費を削減できる。

第１降圧部６０は、ＰチャネルＭＯＳトランジスタＴＲ５およびＰチャネルＭＯＳトランジスタＴＲ７のゲートと、外部電源電圧ノードＶｃｃとの間に設けられたＰチャネルＭＯＳトランジスタＴＲ２２を備える。ＰチャネルＭＯＳトランジスタＴＲ２２のゲートには、制御信号／ｐｄが入力される。制御信号／ｐｄが「Ｌ」レベルになると、ＰチャネルＭＯＳトランジスタＴＲ２２がオンとなり、その結果、ＰチャネルＭＯＳトランジスタＴＲ５およびＰチャネルＭＯＳトランジスタＴＲ７がオフとなり、電流が流れないので、電力消費を削減できる。

第１降圧部６０は、外部電源電圧ノードＶｃｃと出力ＭＯＳトランジスタＴＲ４０との間に設けられたＰチャネルＭＯＳトランジスタＴＲ２３を備える。ＰチャネルＭＯＳトランジスタＴＲ２３のゲートには、制御信号ｐｄが入力される。

第１降圧部６０は、出力トランジスタＴＲ４０のゲートとグランドＧＮＤとの間に設けられたＮチャネルＭＯＳトランジスタＴＲ２４を備える。ＮチャネルＭＯＳトランジスタＴＲ２４のゲートには、制御信号ｐｄが入力される。

制御信号ｐｄが「Ｈ」レベルになると、ＰチャネルＭＯＳトランジスタＴＲ２３はオフとなり、出力ＭＯＳトランジスタＴＲ４０がオフとなる。これによって、出力ＭＯＳトランジスタＴＲ４０に電流が流れず、電力消費を削減できる。

また、第２の実施形態では、ＮチャネルＭＯＳトランジスタＴＲ９のゲート、ＮチャネルＭＯＳトランジスタＴＲ１０のゲート、およびＮチャネルＭＯＳトランジスタＴＲ１２のゲートに入力される制御信号ｖｂｉａｓは、第１の実施形態と同様に、通常動作状態および低消費電力状態の最初と最後の期間で「Ｈ」レベルであり、低消費電力状態の最初と最後を除く期間で、「Ｌ」レベルである。これによって、低消費電力状態では、これらのトランジスタに電流が流れず、電力消費を削減できる。

通常動作状態および低消費電力状態の最初と最後の期間ででは、図９に示すように、システムコントローラＳＹＳＣは、制御信号ｖｂｉａｓを「Ｈ」レベルに設定し、制御信号ｐｄを「Ｌ」レベルに設定し、制御信号／ｐｄを「Ｈ」レベルに設定する。これによって、出力ＭＯＳトランジスタＴＲ４０、ＰチャネルＭＯＳトランジスタＴＲ１，ＴＲ２，ＴＲ５，ＴＲ７、ＮチャネルＭＯＳトランジスタＴＲ９，ＴＲ１０，ＴＲ１２がオンとなり、第１降圧部６０での降圧動作が実行される。

また、低消費電力状態の最初と最後を除く期間では、システムコントローラＳＹＳＣは、図９に示すように、制御信号ｖｂｉａｓを「Ｌ」レベルに設定し、制御信号ｐｄを「Ｈ」レベルに設定し、制御信号／ｐｄを「Ｌ」レベルに設定する。これによって、出力ＭＯＳトランジスタＴＲ４０、ＰチャネルＭＯＳトランジスタＴＲ１，ＴＲ２，ＴＲ５，ＴＲ７、ＮチャネルＭＯＳトランジスタＴＲ９，ＴＲ１０，ＴＲ１２がオフとなり、第１降圧部６０での降圧動作が実行されないが、リーク電流を抑制することが可能となる。

第２降圧部６１は、図３の差動オペアンプ５１と同様の差動オペアンプ５４を有する。
第２降圧部６１は、外部電源電圧ノードＶｃｃと降圧電源回路の出力ノードＮ４との間に設けられるサイズの小さな出力ＭＯＳトランジスタＴＲ２５を備える。出力ＭＯＳトランジスタＴＲ２５は、ＰチャネルＭＯＳトランジスタで構成される。差動オペアンプ５４の出力ノードは、出力ＭＯＳトランジスタＴＲ２５のゲートに接続される。差動オペアンプ５４は、基準電圧Ｖｒｅｆと降圧電圧Ｖｄｄの電位差に応じた電圧を出力ＭＯＳトランジスタＴＲ２５のゲートに印加する。

第２降圧部６１は、データ処理装置に外部電源が供給されている間は常時動作し、負荷回路９９に降圧電圧Ｖｄｄを供給する。第２降圧部６１は、中央処理装置ＣＰＵが低消費電力状態にある期間にも、負荷回路９９に含まれる動作状態にある割込コントローラＩＮＴＣやシステムコントローラＳＹＳＣなどが動作するために必要となる電流を供給する。

以上のように、第２の実施形態によれば、第１の実施形態と同様に、負荷回路の内部動作電圧の電圧レベルを迅速に上昇させることができる。また、第２の実施形態では、通常動作状態では、第１降圧部と第２降圧部によって降圧動作が実行され、低消費電力状態では、第２降圧部のみで降圧動作が実行される。

［第３の実施形態］
図１０は、第３の実施形態の降圧電源回路を表わす図である。

図１０を参照して、この降圧電源回路７２が、図８の降圧電源回路と相違する点は、バイアス電流制御回路である。

図１０のバイアス電流制御回路４２は、降圧電源回路７２の出力ノードＮ４とグランドＧＮＤとの間に、直列に接続されたＮチャネルＤＭＯＳトランジスタＴＲ３１とＮチャネルＭＯＳトランジスタＴＲ１２とを備える。

ＮチャネルＭＯＳトランジスタＴＲ１２のゲートには、バイアス制御信号ｉｃｏｎｔが入力される。バイアス制御信号ｉｃｏｎｔの大きさは、第１および第２の実施形態と同様に、通常動作状態から低消費電力状態へ遷移するとき、および低消費電力状態から通常動作状態へ遷移するときに、遷移に先行して「Ｈ」レベルに活性化され、遷移後所定時間経過してから、「Ｌ」レベルに比活性化される。

ＮチャネルＤＭＯＳトランジスタＴＲ３１のゲートは、出力ノードＮ４に接続される。
出力ノードＮ４の電圧が高いときには、ＮチャネルＤＭＯＳトランジスタＴＲ３１はオン抵抗が小さくなり、バイアス電流制御回路４２に流れるバイアス電流Ｉｂが増加する。一方、出力ノードＮ４の電圧が低いときには、ＮチャネルＤＭＯＳトランジスタＴＲ３１のオン抵抗は大きくなり、バイアス電流制御回路４２に流れるバイアス電流Ｉｂは減少する。

以上のように、第３の実施形態によれば、第２の実施形態と同様の効果が得られる。
（変形例）
本発明は、上記の実施形態に限定されるものではなく、たとえば以下のような変形例の含む。

（１） 遷移
本発明の実施形態では、データ処理装置内の中央処理装置などの機能ブロックにおいて動作に必要な電流量の比較的大きな変化を伴う動作状態の変化として、通常動作状態から低消費電力状態への遷移、および低消費電力状態から通常動作状態への遷移について説明した。そして、通常動作状態では、中央処理装置ＣＰＵに高速クロック発振器ＨＯＣＯが供給され、低消費電力状態では、中央処理装置ＣＰＵにクロックが供給されないものとしたが、これに限定するものではない。

一般に、データ処理装置内の中央処理装置などの機能ブロックにおいて動作に必要な電流量の比較的大きな変化を伴う動作状態の変化として、相対的に低消費電力状態から相対的に高消費電力状態への遷移、または相対的に高消費電力状態から相対的に低消費電力状態への遷移が該当する。

このような相対的に低消費電力状態と相対的に高消費電力状態の間の遷移の例として、前述のもの以外に、たとえば、クロック分周比の変更によるクロック回路から出力されるクロックの周波数が変化することとしてもよい。すなわち、クロック分周比の変更によって、相対的に高消費電力状態では、中央処理装置ＣＰＵに高周波数のクロックが供給され、相対的に低消費電力状態では、中央処理装置ＣＰＵに低周波数のクロックが供給されるものとしてもよい。

また、このような遷移の別の例として、クロックソースの変更によってクロック回路から出力されるクロックの周波数が変化することとしてもよい。すなわち、相対的に高消費電力状態では、中央処理装置ＣＰＵに高速クロック発振器ＨＯＣＯからのクロックが供給され、相対的に低消費電力状態では、中央処理装置ＣＰＵに低速クロック発振器ＬＯＣＯからのクロックが供給されることととしてもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ データ処理システム、２ データ処理装置、４ センサ、６ 通信部、８ タイマ、１２ バッテリ、１４ 端子、１８ プリント配線基板、２１ バス、２２ メモリ、２３ フラッシュメモリ、２４ 電源回路、２６ クロック回路、３０ ＲＯＭ，３１ ＲＡＭ、４１，４２ バイアス電流制御回路、５０ 降圧部、５１，５４ 差動オペアンプ、５２ 降圧電源回路、６０ 第１降圧部、６１ 第２降圧部、９９ 負荷回路、ＡＤＣ アナログ・デジタル変換部、ＣＰＵ 中央処理装置、ＤＭＡＣ データ転送部、ＩＮＴＣ 割込コントローラ、ＬＶＤ 電圧低下検出回路、ＰＯＲ パワーオンリセット回路、ＳＣＩＯ シリアル通信部、ＳＹＳＣ システムコントローラ、ＨＯＣＯ 高速クロック発振器、ＬＯＣＯ 低速クロック発振器、ＴＲ１〜ＴＲ１２，ＴＲ２１〜ＴＲ２５，ＴＲ３１，ＴＲ４０ ＭＯＳトランジスタ。

Claims (4)

1. データ処理システムであって、
   バッテリと、
   センサと、
   タイマと、
   通信部と、
   前記バッテリから動作電源電圧を供給され、前記タイマにより間欠的に起動により、その消費電流量が相対的に小さい低消費電力状態からその消費電流量が相対的に大きい高消費電力状態へ遷移されて前記センサからの出力を処理し、その処理されたデータを前記通信部へ供給し、その後、前記高消費電力状態から前記低消費電力状態へ遷移する様に制御されるデータ処理装置とを備え、
   前記データ処理装置は、
   中央処理装置を含み、供給される電力で動作する負荷回路と、
   前記動作電源電圧を降圧し、出力ノードが前記負荷回路に接続される降圧電源回路とを備え、
   前記降圧電源回路は、
   前記動作電源電圧を降圧する第１の降圧部と、
   前記出力ノードからグランドまでの補助経路を流れるバイアス電流の大きさを制御するバイアス電流制御回路とを備え、
   前記データ処理装置は、さらに、前記負荷回路が前記低消費電力状態から前記高消費電力状態へ遷移する際及び、前記高消費電力状態から前記低消費電力状態へ遷移する際、遷移に先行して前記バイアス電流の大きさを増加させる制御部と備える、データ処理システム。
2. 前記第１の降圧部は、
   基準電圧と、前記出力ノードとの電位差を増幅する差動オペアンプと、
   前記出力ノードと外部電源ノードとの間に設けられ、ゲートが前記差動オペアンプの出力に接続される出力トランジスタとを備えた、請求項１記載のデータ処理システム。
3. 前記制御部は、前記遷移後所定の時間が経過してから、前記バイアス電流の大きさを減少させる、請求項１項記載のデータ処理システム。
4. 前記降圧電源回路は、さらに
   前記動作電源電圧を降圧する第２の降圧部を備え、
   前記第１の降圧部は、前記高消費電力状態においてのみ動作し、
   前記第２の降圧部は、前記高消費電力状態および前記低消費電力状態において動作する、請求項１記載のデータ処理システム。

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