JP2014063816A - 半導体積層体接合用基板およびその製造方法 - Google Patents

Abstract

【課題】リフトオフ法において半導体積層体と良好な接合が可能な、ＡｌＮ焼結基板を含む半導体積層体接合用基板を提供する。
【解決手段】本発明の半導体積層体接合用基板１０は、ＡｌＮ焼結基板１２と、ＡｌＮ焼結基板１２上の金属膜１４と、を有し、金属膜１４の表面粗さＲａが５０ｎｍ以下であることを特徴とする。
【選択図】図１

Description

本発明は、半導体積層体接合用基板およびその製造方法、ならびに、この半導体積層体接合用基板を支持基板として用いた半導体素子およびその製造方法に関する。

半導体素子には、電界効果トランジスタ（ＦＥＴ）、発光ダイオード（ＬＥＤ）などの各種デバイスがある。これらの半導体素子の作製方法として、近年リフトオフ法が研究されている。リフトオフ法は、サファイア基板などの成長用基板上に、活性層または発光層を含む半導体積層体を形成し、この半導体積層体上に支持基板を形成または接合した後、成長用基板を剥離（リフトオフ）することにより、半導体積層体が支持基板に接合（成長用基板から支持基板に転写）された半導体積層体接合ウエハ、および、接合後に個々に分離した半導体素子を作製するものである。

これまで特に、III族元素としてＡｌ，Ｇａ，Ｉｎ等を用い、Ｖ族元素としてＮを用いたIII族窒化物半導体により素子部分を形成したIII族窒化物半導体素子の製造において、リフトオフ法が研究されてきた。これは以下の理由による。III族窒化物半導体は、高融点で窒素の解離圧が高くバルク単結晶成長が困難であり、大口径で安価な導電性単結晶基板が無いという理由から、サファイア基板などの異種基板上に成長させるのが一般的である。しかし、サファイア基板は絶縁性であって電流が流れない。

特許文献１には、支持基板を導電性シリコン基板や金属基板として、リフトオフ法により縦型構造のIII族窒化物半導体素子を作製する方法が記載されている。

国際公開第２０１１／０５５４６２号

一方、本発明者らは、支持基板としてＡｌＮ焼結基板を用いて、リフトオフ法により半導体素子を作製することを検討した。すなわち、成長用基板上に半導体積層体を形成し、半導体積層体の上にＡｌＮ焼結基板を接合し、その後成長用基板を剥離して、ＡｌＮ焼結基板上に半導体積層体を転写する試みを行なった。これは、サファイア基板などの成長用基板が一般的に放熱性に劣るため、より放熱性の高いＡｌＮ焼結基板を放熱性基台として用い、これに半導体積層体を移し替えることにより、放熱性の高い半導体素子を得ることを意図するものである。さらには、活性層の位置が放熱性基台と近くなること（ジャンクションダウン）をも意図するものである。

しかしながら、本発明者らの検討によれば、この場合ＡｌＮ焼結基板が半導体積層体に接合できないことや、接合できたとしても一部分に剥離が生じることがあり、ＡｌＮ焼結基板の良好な接合ができないことが判明した。この接合は、２インチ以上の基板サイズ同士での接合であり、サブマウントへの素子の接合と異なり、基板の広い面内のどの部分においてもムラ無く接合できる必要があった。

そこで本発明は、上記課題に鑑み、リフトオフ法において半導体積層体と良好な接合が可能な、ＡｌＮ焼結基板を含む半導体積層体接合用基板およびその製造方法を提供することを目的とする。また、本発明は、この半導体積層体接合用基板を支持基板として用いた半導体素子およびその製造方法を提供することも目的とする。

上記目的を達成するため、本発明の要旨構成は以下のとおりである。
本発明の半導体積層体接合用基板は、ＡｌＮ焼結基板と、該ＡｌＮ焼結基板上の金属膜と、を有し、該金属膜の表面粗さＲａが５０ｎｍ以下であることを特徴とする。

この発明において、前記金属膜は、融点が４３０℃以下の金属からなることが好ましく、特に、ＳｎまたはＺｎからなることが好ましい。

本発明の半導体積層体接合用基板の製造方法は、ＡｌＮ焼結基板上に金属材料を配置し、該金属材料を加熱および加圧することにより、前記ＡｌＮ焼結基板上に、表面粗さＲａが５０ｎｍ以下の金属膜を形成することを特徴とする。

この発明において、前記金属膜は、融点が４３０℃以下の金属からなることが好ましく、特にＳｎまたはＺｎからなることが好ましい。

本発明の半導体素子の製造方法は、成長用基板上に、第２導電型半導体層、活性層、および第１導電型半導体層を順次形成する工程と、前記第１導電型半導体層上に第１電極層を形成する工程と、該第１電極層上に、上記の半導体積層体接合用基板を接合する工程と、前記成長用基板を除去する工程と、前記第２導電型半導体層上に第２電極層を形成する工程と、を有することを特徴とする。

本発明の半導体素子は、上記の半導体積層体接合用基板と、該半導体積層体接合用基板上の第１電極層と、該第１電極層上に順次位置する第１導電型半導体層、活性層、および第２導電型半導体層と、該第２導電型半導体層上の第２電極層と、を有することを特徴とする。

本発明によれば、リフトオフ法において半導体積層体と良好な接合が可能な、ＡｌＮ焼結基板を含む半導体積層体接合用基板およびその製造方法を提供することができる。また、本発明によれば、この半導体積層体接合用基板を支持基板として用いた半導体素子およびその製造方法を提供することができる。

本発明の一実施形態による半導体積層体接合用基板１０の模式断面図である。 （Ａ）〜（Ｃ）は、本発明の一実施形態による半導体積層体接合用基板１０の製造方法を説明する模式断面図である。 （Ａ）〜（Ｅ）は、本発明の一実施形態による半導体素子５０の製造方法を説明する模式断面図である。

以下、図面を参照しつつ本発明の実施形態を説明する。

（半導体積層体接合用基板）
図１を参照して、本発明の一実施形態による半導体積層体接合用基板１０を説明する。半導体積層体接合用基板１０は、図１に示すように、ＡｌＮ焼結基板１２と、ＡｌＮ焼結基板１２上の金属膜１４と、を有し、金属膜１４の表面粗さＲａが５０ｎｍ以下であることを特徴とする。

ＡｌＮ焼結基板１２は、ＡｌＮ粉末を焼結剤とともにプレス成形し、熱処理することにより得られる厚み１００〜８００μｍ程度の多結晶ＡｌＮのセラミックス基板である。ＡｌＮ焼結基板は、絶縁性が高く、高熱伝導性を有する一方で、焼結体であることからその表面には多数のボイドが存在し、表面粗さＲａは一般に１００ｎｍ以上である。焼結基板は焼結材等の不純物を含むことが一般的であり、本発明におけるＡｌＮ焼結基板はＡｌＮを主成分とする焼結基板を含む。

本発明者らが鋭意検討した結果、ＡｌＮ焼結基板が半導体積層体と良好な接合が形成できないことは、ＡｌＮ焼結基板の表面状態に起因するとの着想を得た。ボイドの大きさは様々であるが、触診式段差計で測定したプロファイルでは、大きいもので５μｍ程度の横幅を持つボイドも存在する。これらのボイドを埋め、ＡｌＮ焼結基板１２の全面を金属膜１４で覆い、結果として金属膜１４の表面を平坦とすることで接合に適した半導体積層体接合用基板１０を得ることができる。そして、図１に示すように、ＡｌＮ焼結基板１２上に、表面１４Ａの表面粗さＲａが５０ｎｍ以下の金属膜１４を設けた半導体積層体接合用基板１０によれば、リフトオフ法において半導体積層体と良好な接合が可能であることを見出し、本発明を完成するに至った。すなわち、半導体積層体接合用基板の表面粗さＲａが５０ｎｍ超えの場合、リフトオフ法において半導体積層体接合用基板と半導体積層体との良好な接合ができなかった。

半導体積層体接合用基板と半導体積層体との良好な接合という観点から、金属膜１４の表面粗さＲａは５０ｎｍ以下とする。信頼性の観点から、より好ましくは１０ｎｍ以下である。また、金属膜１４の表面粗さＲａの下限は特に限定されないが、０．２ｎｍとすることができる。

本明細書における「表面粗さＲａ」とは、ＩＳＯ４２８８に規定される算術平均粗さを意味し、触針式表面粗さ測定により、基準長さ８０μｍで測定することにより得られる値である。

また、ＡｌＮ焼結基板１２と金属膜１４との間に密着層があってもよい。密着層を入れることにより、ＡｌＮ焼結基板１２と金属膜１４の間の密着性が高まり、金属膜の剥離の発生を抑えることができる。密着層の材料としてはＴｉ／Ａｕ、Ｔｉ／Ｐｔ、Ｔｉ／Ｃｕなどを用いることができる。また、金属膜１４をめっき法によって成膜する場合は、密着層がシード層を兼ねることもできる。

（半導体積層体接合用基板の製造方法）
次に、図２を参照して、本発明の一実施形態による半導体積層体接合用基板１０の製造方法を説明する。本発明の半導体積層体接合用基板の製造方法は、ＡｌＮ焼結基板１２上に、表面粗さＲａが５０ｎｍ以下の金属膜１４を形成することを特徴とする。

図２は、図１に示す半導体積層体接合用基板１０の製造方法の一例を示す模式断面図である。この製造方法では、図２（Ａ）に示すように、ＡｌＮ焼結基板１２上に金属材料１８を配置する。例えば、金属材料１８は、ＡｌＮ焼結基板１２上にめっき法、蒸着法などにより成膜することができる。また、金属材料１８としての金属箔をＡｌＮ焼結基板１２上に配置することもできる。

次に、図２（Ａ）から（Ｂ）に示すように、金属材料１８を加熱および加圧する。つまり、金属材料１８をサファイア基板２２とＡｌＮ焼結基板１２で挟み込み、加熱状態で加圧する。例えば、圧力０．５〜２．５×１０^−３Ｐａ程度の真空下において、ホットプレス装置内で基板を挟み込む冶具を金属材料が加圧時にボイドを埋めて平坦化するのに必要な軟性となる温度、好ましくは融点付近の温度（例えば温度２５０〜４５０℃程度）に加熱して、サファイア基板２２を加圧力２〜１０ＭＰａ程度で金属材料１８に押しあて、加圧すればよい。サファイア基板２２の表面粗さＲａは、０．５〜５ｎｍ程度とすればよい。また、加圧するための基板は、サファイア基板に限定されず、高硬度で金属材料１８と接着したり反応したりせず剥離が容易な材料で表面粗さの小さい基板あればよく、例えば石英でもよい。ホットプレス装置の挟み込むための冶具にサファイア基板２２の機能を具備させることもできる。なお、金属材料１８の酸化を抑制できれば真空である必要はなく不活性雰囲気下でのホットプレスでもよい。

このような工程により、図２（Ｃ）に示すように、金属膜１４の表面粗さＲａを５０ｎｍ以下とした半導体積層体接合用基板１０を得ることができる。なお、本実施形態において、金属材料１８を形成する前に、ＡｌＮ焼結基板１２の表面を研磨して、ある程度表面粗さＲａを低下させてもよいが、必須ではない。ＡｌＮ焼結基板１２上に金属材料１８を配してホットプレスすることによって、当該研磨がなくとも金属膜１４の表面粗さＲａを５０ｎｍ以下とすることができる。なお、蒸着法、スパッタ法またはメッキ法などにより金属膜を形成しただけでは、金属膜１４は下地の基板表面の形状を追従するため、ホットプレスをする前の金属膜１４の表面粗さはＡｌＮ焼結基板１２の表面粗さとほぼ同じである。すなわち、金属膜１４を形成しただけでは、ボイドは埋まらない。

なお、ＡｌＮ焼結基板１２の表面は、その製造方法に起因して、均一に荒れているのではなく、大きなボイドが点在する。研磨ではＲａは低下しても大きなボイドを消すことは難しい。一方、当該ホットプレスによれば研磨よりも効率よくボイドを埋めて、基板間の接合に適した表面を有する半導体積層体接合用基板１０を提供することができる。さらに、当該研磨にかかる工数と費用はホットプレスよりも大きいため、製造上のメリットが大きい。

なお、ＡｌＮ焼結基板１２の表面１２Ａを研磨する場合、例えば、不繊布タイプの研磨パットとコロイダルシリカスラリーを使用することができる。なお、当該研磨により、ＡｌＮ焼結基板１２の表面１２Ａの表面粗さＲａは、５０ｎｍ超え７０ｎｍ以下程度にまで低下するが、この段階では表面のＲａを５０ｎｍ以下とはすることは困難である。

また、ＡｌＮ焼結基板にＳＯＧ溶液を塗布、加熱して酸化シリコン膜を形成することでもある程度表面粗さを低下することができるが、研磨と同様に必須ではない。ＳＯＧ溶液による酸化シリコン膜の形成により、表面粗さＲａは、５０ｎｍを超え７０ｎｍ以下程度まで低下するが、ボイドを埋める効果がホットプレスに比べて弱いため、酸化シリコン膜の形成のみでは表面のＲａを５０ｎｍ以下にすることは困難である。ＳＯＧ溶液は、シルセスキオキサン、シリケート、およびシロキサンのいずれか含む溶液としてよい。また、酸化シリコン膜の熱伝導性は小さいため、発熱する半導体素子のＡｌＮ焼結基板による放熱を弱めるという別の問題もある。

半導体積層体接合用基板１０において、金属膜１４は融点が４３０℃以下の金属からなることが好ましい。比較的低温で処理できるため、低コストであることと、高温で加熱、加圧すると基板に割れが生じるおそれがあるからである。

また、金属膜１４の材質としては、例えば、Ｓｎ，Ｚｎ，Ｂｉ，Ｉｎやこれらを含む合金などを挙げることができるが、特に、ＳｎまたはＺｎからなることが好ましい。ＳｎおよびＺｎは、材料として安価であり、さらにＡｕを接合層とした際に接合時にＡｕと合金化することで、ケミカルリフトオフで用いるエッチング液に対して耐食性を有するからである。

金属膜１４の膜厚は特に限定されないが、ホットプレス前の膜厚で０．２〜５μｍとすることが好ましく、０．４〜５μｍとすることがより好ましい。膜厚が０．４μｍ以上あれば、ホットプレスによって、研磨がなくとも金属膜１４の表面粗さＲａを５０ｎｍ以下とすることができる。膜厚が薄すぎると、基板の表面粗さによってはホットプレス後でも十分に平坦な表面が得られず、部分的に焼結基板の凹凸の凸の一部が露出して全面が金属膜で覆われなくなる。また、必要以上に厚くしても平坦性の向上が得られないからである。なお、本明細書において、「金属膜の膜厚」は、基板を分割し、断面をＳＥＭで観察して、ボイドのない基板の個所において測定した値の平均とする。

（半導体素子およびその製造方法）
図３を参照して、本発明の一実施形態による半導体素子５０およびその製造方法を説明する。まず、図３（Ａ）に示すように、成長用基板３０上に、リフトオフ層３２を形成し、その上に第２導電型半導体層３４、活性層３６、および第１導電型半導体層３８を順次形成する。

成長用基板３０は、特に限定されないが、サファイア基板またはサファイア基板上にＡｌＮ膜を形成したＡｌＮテンプレート基板を用いることができる。

リフトオフ層３２は、エッチング液で溶解できる材料またはレーザーリフトオフ可能な材料であれば特に限定されず、ＣｒＮやＳｃＮなどの、III族以外の金属や金属窒化物バッファ層を挙げることができる。

第２導電型半導体層３４、活性層３６、および第１導電型半導体層３８は、例えばＭＯＣＶＤ法によりリフトオフ層１０４上に順次エピタキシャル成長させることができる。第２導電型半導体層３４および第１導電型半導体層３８は、ＡｌＩｎＧａＮ系など任意のIII族窒化物半導体や、その他の半導体層とすることができ、第２導電型をｐ型、第１導電型をｎ型としても、その逆でもよい。活性層３６は、例えばIII族窒化物半導体により多重量子井戸（ＭＱＷ）構造を形成した発光層とすることができる。これらの層をIII族窒化物半導体から形成する場合、ｎ型半導体層、活性層およびｐ型半導体層のそれぞれの膜厚は、例えば１〜４μｍ、１〜１００ｎｍ、０．１〜１μｍ程度とすることができる。

なお、図には示されないが、この後、積層した半導体層３４，３６，３８に対して成長用基板３０が底面で露出する格子状の溝を形成し、互いに独立した複数の半導体構造部を形成する。

次に、図３（Ｂ）に示すように、第１導電型半導体層３８上に第１電極層４０を形成する。第１導電型半導体層３８がｐ型III族窒化物半導体層の場合、第１電極層はｐ側電極として機能し、材質としては、Ｎｉ，Ａｕ，Ｐｔなどを挙げることができ、蒸着法またはスパッタ法などにより形成することができる。

次に、図３（Ｃ）に示すように、第１電極層４０上に、図１に示す半導体積層体接合用基板１０を接合する。第１電極層４０上に半導体層側接合層４２Ａを形成し、半導体積層体接合用基板１０上に基板側接合層４２Ｂを形成する。これらの接合層４２Ａ，４２Ｂは、真空蒸着法、イオンプレーティング法、スパッタリング法などの乾式成膜法により形成する。半導体層側接合層４２Ａは、例えばＴｉ／Ａｕ，Ｔｉ／Ｐｔ／Ａｕ，Ｔｉ／Ｐｔ／Ａｕ／Ｓｎ／Ａｕのような積層構造とすることができ、厚みは、０．５〜２．０μｍ程度とすることができる。また、基板側接合層４２Ｂは、例えばＡｕ、Ｔｉ／Ａｕ，Ｔｉ／Ｐｔ／Ａｕ，Ｔｉ／Ｐｔ／Ａｕ／Ｓｎ／Ａｕのような積層構造とすることができ、厚みは、０．５〜２．０μｍ程度とすることができる。図３（Ｃ）および（Ｄ）に示すように、これら接合層４２Ａ，４２Ｂ同士を加熱圧着することにより、第１電極層４０上に半導体積層体接合用基板１０を接合する。加熱圧着は、温度が２００〜４５０℃で１０〜６０分間程度、２〜１０ＭＰａ程度の圧力で加圧して行う。これにより、接合層４２Ａ，４２Ｂは圧着され、一体の接合層４２となる。

次に、図３（Ｄ）に示すように、ケミカルリフトオフ法によってリフトオフ層３２を除去することで、成長用基板３０を剥離する。ケミカルリフトオフ法に使用可能なエッチング液は特に限定されない。リフトオフ層がＣｒＮの場合、硝酸第二セリウムアンモン溶液や過マンガン酸カリウム系の溶液などのＣｒＮに対して選択性のあるエッチング液を用いることができる。リフトオフ層がＳｃＮやＨｆ、Ｚｒの場合、選択性のある酸性のエッチング液を用いることができる。また、成長用基板３０を除去方法はこれに限定されず、レーザーリフトオフ法によって剥離してもよい。また、成長用基板３０を研削等により除去してもよい。

次に、図３（Ｅ）に示すように、露出した第２導電型半導体層３４上に第２電極層４４を形成する。第２導電型半導体層３４がｎ型III族窒化物半導体層の場合、第２電極層はｎ側電極として機能し、材質としてはＡｌ，Ｃｒ，Ｔｉ，Ｎｉ，Ｐｔ，Ａｕなどを挙げることができるが、安定したオーミック特性を得やすいため、Ｔｉ／Ａｌ電極とすることが好ましく、例えば蒸着法またはスパッタ法により形成することができる。第２導電型半導体層３４と第２電極層４４との良好なオーミック接触形成のため、真空中で、４００〜６００℃程度の温度でアニール処理を行う。

図には示されないが、一部露出させた半導体積層体接合用基板１０上の基板側接合層４２Ｂの表面にｐ側電極への外部からの電気的接続を行うためのｐ電極パッドを形成する。その後、支持基板となった半導体積層体接合用基板１０を複数の半導体構造部間でダイシングすることにより、複数個の半導体素子５０を得る。

このようにして得られる半導体素子５０は、半導体積層体接合用基板１０と、この半導体積層体接合用基板１０上の第１電極層４０と、この第１電極層４０上に順次位置する第１導電型半導体層３８、活性層３６、および第２導電型半導体層３４と、この第２導電型半導体層３４上の第２電極層４４と、を有する。そして、半導体積層体接合用基板１０は、支持基板として、接合層４２を介して半導体積層体３８，３６，３４と良好に接合している。

以下の手順で、実施例または比較例にかかる半導体積層体接合用基板を作製し、これらの基板を用いてリフトオフ法によってIII族窒化物半導体素子を作製した。そして、半導体積層体接合用基板の接合状態を評価した。基板の構成と接合状態の評価結果を後述の表１に示す。

（比較例１）
ＡｌＮ焼結基板（厚み：６３５μｍ、Ｒａ：１００ｎｍ）を半導体積層体接合用基板とした。

（比較例２）
比較例１のＡｌＮ焼結基板の表面をコロイダルシリカ(平均粒子径：７５ｎｍ)のスラリーを用いて研磨した、研磨後ＡｌＮ焼結基板（Ｒａ：６０ｎｍ）を半導体積層体接合用基板とした。

（比較例３）
比較例１のＡｌＮ焼結基板の表面にシルセスキオキサンを含む溶液をスピンコーティング法により塗布し、ホットプレート上で２００℃にベーク後に、Ｎ_２雰囲気において４００℃で焼成した。その結果、ＳｉＯ_２膜（膜厚：０．５μｍ）が成膜された。この半導体積層体接合用基板の表面粗さは、Ｒａ＝６０ｎｍであった。

（比較例４）
比較例１のＡｌＮ焼結基板の表面に、スパッタ法を用いてＴｉ／Ａｕ（１０ｎｍ／１００ｎｍ）を成膜した後、電気めっきによりＳｎ膜（０．２μｍ）を形成した。特開２０１１−１７１７２５号公報に記載の基板接合装置を用いて、圧力２×１０^−３Ｐａ程度の真空下において、サファイア基板（Ｒａ：０．５ｎｍ）とＡｌＮ焼結基板とでＳｎ膜を挟み込み、ヒーターによって挟み込むための上部冶具と下部冶具とを３００℃まで昇温した状態で、加圧力６ＭＰａで加圧してホットプレスした。その結果、ＡｌＮ焼結基板上にＳｎ膜（Ｒａ：７４ｎｍ）が形成された半導体積層体接合用基板を得た。

（比較例５）
比較例２の研磨したＡｌＮ焼結基板（Ｒａ：６０ｎｍ）の表面に、スパッタ法を用いてＴｉ／Ａｕ（１０ｎｍ／１００ｎｍ）を成膜した後、電気めっきによりＳｎ膜（０．２μｍ）を形成し、ホットプレスせずにそのまま半導体積層体接合用基板とした。Ｓｎ膜の表面粗さの値は基板表面の値と変わっておらず、ＡｌＮ焼結基板上にＳｎ膜（Ｒａ：６０ｎｍ）が形成された半導体積層体接合用基板を得た。

（実施例１）
Ｓｎ膜の膜厚を０．４μｍとした以外は比較例４と同様にして、半導体積層体接合用基板を得た。

（実施例２）
Ｓｎ膜の膜厚を１．０μｍとした以外は比較例４と同様にして、半導体積層体接合用基板を得た。

（実施例３）
Ｓｎ膜の膜厚を５．０μｍとした以外は比較例４と同様にして、半導体積層体接合用基板を得た。

（実施例４）
比較例２の研磨後ＡｌＮ焼結基板を使用した以外は、比較例４と同様にして半導体素子接合用基板を得た。

（実施例５）
Ｓｎ膜厚を０．４μｍとした以外は実施例４と同様にして、半導体積層体接合用基板を得た。

（実施例６）
Ｓｎ膜厚を１．０μｍとした以外は実施例４と同様にして、半導体積層体接合用基板を得た。

（実施例７）
Ｓｎ膜厚を５．０μｍとした以外は実施例４と同様にして、半導体積層体接合用基板を得た。

（実施例８）
比較例３のＳｉＯ_２膜形成後のＡｌＮ焼結基板を使用した以外は比較例４と同様にして、半導体積層体接合用基板を得た。

（実施例９）
比較例１のＡｌＮ焼結基板の表面に、スパッタ法を用いてＴｉ／Ｃｕ（１０ｎｍ／１００ｎｍ）を成膜した後、電気めっきによりＺｎ膜（０．４μｍ）を形成した。特開２０１１−１７１７２５号公報に記載の基板接合装置を用いて、圧力１×１０^−３Ｐａ程度の真空下において、サファイア基板（Ｒａ：０．５ｎｍ）とＡｌＮ焼結基板とでＺｎ膜を挟み込み、挟み込むための上部冶具と下部冶具とを４３０℃まで昇温した状態で、加圧力６ＭＰａで加圧してホットプレスした。その結果、ＡｌＮ焼結基板上にＺｎ膜（Ｒａ：４０ｎｍ）が形成された半導体積層体接合用基板を得た。

（実施例１０）
Ｚｎ膜厚を１．０μｍとした以外は実施例９と同様にして、半導体積層体接合用基板を得た。

（半導体素子の作製）
これらの半導体接合用素子を用いて、図３に示す方法で半導体素子を作製した。具体的には、まず、成長用のサファイア基板上に、スパッタ法により金属Ｃｒ層を形成しアンモニア雰囲気中で熱処理することによりリフトオフ層（ＣｒＮ層、厚み：１８ｎｍ）を形成した。その後、リフトオフ層上にIII族窒化物半導体層として、バッファ層（組成：ＡｌＮ、厚み：１μｍ）、ｎ−ＡｌＧａＮ層（厚み：２μｍ）、発光層（ＡｌＩｎＧａＮ系ＭＱＷ層、厚み：０．２μｍ、発光波長３４０ｎｍ）、ｐ−ＡｌＧａＮ層（０．４μｍ）、およびｐ−ＧａＮ層（厚み：０．０５μｍ）を順次積層した。

その後、サファイア基板の一部が露出するよう、半導体層の一部をＲＩＥにより除去して格子状の溝を形成することで、横断面の形状が正方形の互いに独立した複数個の半導体構造部を形成した。

ｐ−ＧａＮ層上に、スパッタ法により、ｐ側電極としてＮｉ／Ａｕ（厚み：１０／２０ｎｍ）を形成した。

ｐ側電極上にスパッタ法により半導体層側接合層（材質：Ｔｉ／Ｐｔ／Ａｕ、厚み：１０／２００／７００ｎｍ）を形成した。また、半導体積層体接合用基板上にスパッタ法により基板側接合層（材質：Ｔｉ／Ａｕ、厚み：１０／７００ｎｍ）を形成した。これらの接合層同士を、基板接合装置を用いて３００℃で６０分間加熱圧着することにより、半導体積層体接合用基板を半導体構造部に接合した。

その後、ＣｒＮ選択エッチング液（硝酸セリウムアンモニウム溶液）を用いて、ケミカルリフトオフ法によりリフトオフ層を除去し、サファイア基板を剥離した。さらに、ＲＩＥ装置を用いてドライエッチングを行い、バッファ層を除去してｎ−ＡｌＧａＮ層を露出させた。

ｎ−ＡｌＧａＮ層上に、スパッタ法によりｎ側電極としてＴｉ／Ａｌ（厚み：２０ｎｍ／６００ｎｍ）を形成した。真空中で、４００℃でアニール処理を行った。最後に、支持基板となった半導体積層体接合用基板を複数の半導体構造部間でダイシングすることにより、複数個の半導体素子を得た。

＜接合状態の評価＞
実施例１〜１０および比較例１〜４の半導体積層体接合用基板をそれぞれ用いた場合において、半導体積層体接合用基板と半導体構造部との接合状態を以下の基準により評価し、結果を表１に示した。接合状態の評価はサファイア基板を剥離したあとで行った。接合が不十分な場合は、半導体層側接合層と基板側接合層との間で、サファイア基板を剥離したときの内部応力の変化によっておのずと剥離が発生する。半導体積層体接合用基板全体を顕微鏡で観察し、剥離の発生の有無を検査した。
○：剥離なし
△：基板上の一部で剥離発生
×：基板全体で剥離発生

表１から明らかなように、金属膜の表面粗さＲａが５０ｎｍ以下である実施例の半導体積層体接合用基板においては、半導体層側接合層と基板側接合層との間の良好な接合が実現できた。しかし、表面粗さＲａが５０ｎｍ超えの比較例の半導体積層体接合用基板においては、剥離面を観察すると点接触していたと考えられる接合の跡が点在して観察され、半導体層側接合層と基板側接合層との間の良好な接合が実現できなかった。

本発明によれば、リフトオフ法において半導体積層体と良好な接合が可能な、ＡｌＮ焼結基板を含む半導体積層体接合用基板およびその製造方法を提供することができる。また、本発明によれば、この半導体積層体接合用基板を支持基板として用いた半導体素子およびその製造方法を提供することができる。

１０，２０ 半導体積層体接合用基板
１２ ＡｌＮ焼結基板
１４ 金属膜
１６ 酸化シリコン膜
１８ 金属材料
２２ サファイア基板
３０ 成長用基板
３２ リフトオフ層
３４ 第２導電型半導体層
３６ 活性層
３８ 第１導電型半導体層
４０ 第１電極層
４２ 接合層
４２Ａ 半導体層側接合層
４２Ｂ 基板側接合層
４４ 第２電極層
５０ 半導体素子

Claims (8)

1. ＡｌＮ焼結基板と、該ＡｌＮ焼結基板上の金属膜と、を有し、
   該金属膜の表面粗さＲａが５０ｎｍ以下であることを特徴とする半導体積層体接合用基板。
2. 前記金属膜は、融点が４３０℃以下の金属からなる請求項１に記載の半導体積層体接合用基板。
3. 前記金属膜が、ＳｎまたはＺｎからなる請求項２に記載の半導体積層体接合用基板。
4. ＡｌＮ焼結基板上に金属材料を配置し、該金属材料を加熱および加圧をすることにより、前記ＡｌＮ焼結基板上に、表面粗さＲａが５０ｎｍ以下の金属膜を形成することを特徴とする半導体積層体接合用基板の製造方法。
5. 前記金属膜は、融点が４３０℃以下の金属からなる請求項４に記載の半導体積層体接合用基板の製造方法。
6. 前記金属膜が、ＳｎまたはＺｎからなる請求項５に記載の半導体積層体接合用基板の製造方法。
7. 成長用基板上に、第２導電型半導体層、活性層、および第１導電型半導体層を順次形成する工程と、
   前記第１導電型半導体層上に第１電極層を形成する工程と、
   該第１電極層上に、請求項１〜３のいずれか１項に記載の半導体積層体接合用基板を接合する工程と、
   前記成長用基板を除去する工程と、
   前記第２導電型半導体層上に第２電極層を形成する工程と、
   を有することを特徴とする半導体素子の製造方法。
8. 請求項１〜３のいずれか１項に記載の半導体積層体接合用基板と、
   該半導体積層体接合用基板上の第１電極層と、
   該第１電極層上に順次位置する第１導電型半導体層、活性層、および第２導電型半導体層と、
   該第２導電型半導体層上の第２電極層と、
   を有することを特徴とする半導体素子。
   

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