JP2014060399A - 薄膜トランジスタデバイスを作成する方法 - Google Patents

薄膜トランジスタデバイスを作成する方法 Download PDF

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Abstract

【課題】フォトグラフィステップ、エッチングステップを簡略化して薄膜トランジスタデバイスを作成する方法を提供する。
【解決手段】デバイスを作成する方法が：半導体層５１、誘電体層５２、および誘電体層５２の上のゲート形成層５３を形成し、層構造５０を画定するステップ、グレー・スケール・フォトレジスト・パターンをゲート形成層５３の上に形成するステップ、グレー・スケール・フォトレジスト・パターンを等方的にストリッピングし、ソース画定領域とドレイン画定領域を取り除くステップ、ソース被覆領域５３２とドレイン被覆領域５３３を取り除くように、ゲート形成層５３を非等方的にエッチングするステップ、第１のタイプのドーパントをソース領域５１１とドレイン領域５１２の中にドープするステップ、およびゲート画定領域をゲート形成層５３から取り除くステップを含む。
【選択図】図２Ｄ

Description

（関連出願の相互参照）
本出願は、２０１２年９月１７日に出願された台湾特許出願第１０１１３４００３号明細書の優先権を主張する。
本発明は、薄膜トランジスタデバイスを作成する方法に関し、より詳細にはグレー・スケール・フォトレジスト・パターンの使用を伴う薄膜トランジスタデバイスを作成する方法に関する。
薄膜トランジスタ（ＴＦＴ）は、液晶ディスプレイ（ＬＣＤ）などのさまざまな用途で利用されている。薄膜トランジスタの例には、ｎ型薄膜トランジスタ、ｐ型薄膜トランジスタ、相補型金属酸化膜半導体トランジスタおよびポリシリコントランジスタが含まれる。ポリシリコントランジスタは、最近一般的になり、ＬＣＤ業界で広く使用されている。
図１は、ｎ型薄膜トランジスタを示し、ｎ型薄膜トランジスタは、基板１１、基板１１の上に形成された半導体層１２、半導体層１２の上に形成された誘電体層１３、誘電体層１３の上に形成されたゲート電極１４、半導体層１２のソースおよびドレイン領域１２４の上にそれぞれ形成されたソースおよびドレイン接点１６、ソースおよびドレイン接点１６の上にそれぞれ形成されたソースおよびドレイン電極１５、およびソースおよびドレイン接点１６からゲート電極１４を分離する絶縁体材料１７を含む。
半導体層１２は、ポリシリコンから作られ、中央領域１２１、ｎ型ソースおよびドレイン領域１２４、ならびに２つの遷移領域１２３を含む。ソースおよびドレイン領域１２４の各々が、ｎ＋型ドーパントが高濃度にドープされる。遷移領域の各々１２３が、真性である、またはｎ−型もしくはｎ型のドーパントが低濃度にドープされる。誘電体層１３は、中央領域１２１を覆い、ＳｉＯｘ、ＳｉＮｘ、絶縁体材料、およびこれらの組合せから選択される誘電体材料から作られる。
米国特許出願公開第２００４０２６６０７５号明細書で開示された方法に類似する薄膜トランジスタを作成する従来の方法が：基板の上に半導体層を形成するステップ；半導体層の上に誘電体層を形成するステップ；ゲート形成層が誘電体層および半導体層と協力して層構造を画定するように、誘電体層の上にゲート形成層を形成するステップ；第１のフォトレジストパターンが層構造のトランジスタ形成領域に重なるように、ゲート形成層の上に第１のフォトレジストパターンを形成するステップ；第１のフォトレジストパターンにより覆われていない、層構造のブランク領域を基板から取り除くステップ；第１のフォトレジストパターンをストリッピングにより取り除くステップ；第２のフォトレジストパターンが、層構造のゲート画定領域、ソース遷移画定領域およびドレイン遷移画定領域に重なり、かつ半導体層のソースおよびドレイン領域にそれぞれ対応する、ゲート形成層のソース被覆層およびドレイン被覆層を露出するように、第２のフォトレジストパターンをゲート形成層の上に形成するステップ；ゲート形成層のソース被覆領域およびドレイン被覆領域をエッチングにより取り除くステップ；ドーパントを半導体層のソースおよびドレイン領域の中にドープするステップ；第２のフォトレジストパターンをストリッピングにより取り除くステップ；第３のフォトレジストパターンが層構造のゲート画定領域に重なり、かつゲート形成層の２つの遷移被覆領域を露出するように、ゲート形成層の上に第３のフォトレジストパターンを形成するステップ；半導体層の２つの遷移領域にそれぞれ対応する、誘電体層の２つの被覆ゾーンを露出するように、ゲート形成層の遷移被覆領域をエッチングにより取り除くステップ；ドーパントを半導体層の遷移領域の中にドープするステップ；第３のフォトレジストパターンをストリッピングにより取り除くステップ；半導体層のソースおよびドレイン領域の上にそれぞれソースおよびドレイン接点を形成するステップ；およびソースおよびドレイン接点の上にそれぞれソースおよびドレイン電極を形成するステップを含む。
従来の方法は、薄膜トランジスタを形成するために、あまりにも多くのフォトグラフィステップおよびエッチングステップを必要とするという点で不利である。
米国特許出願公開第２００４０２６６０７５号明細書
したがって、従来技術に関連する前述の欠点を克服することができる、薄膜トランジスタを作成する方法を提供することが、本発明の目的である。
本発明によれば、薄膜トランジスタデバイスを作成する方法が提供される。本方法は：（ａ）基板の上に半導体層を形成するステップ；（ｂ）半導体層の上に誘電体層を形成するステップ；（ｃ）ゲート形成層が誘電体層および半導体層と協力して、層構造を画定するように、誘電体層の上にゲート形成層を形成するステップ；（ｄ）第１のグレー・スケール・フォトレジスト・パターンが層構造の第１のトランジスタ形成領域を覆い、かつ第１のソース画定領域、第１のドレイン画定領域、ならびに基板に対して第１のソース画定領域および第１のドレイン画定領域の高さより大きい高さを有する第１のゲート画定領域を含むように、ゲート形成層の上に第１のグレー・スケール・フォトレジスト・パターンを形成するステップ；（ｅ）ゲート形成層の第１のソース被覆領域および第１のドレイン被覆領域を露出するように、第１のグレー・スケール・フォトレジスト・パターンを等方的にストリッピングして、第１のグレー・スケール・フォトレジスト・パターンの第１のゲート画定領域を薄層化し、かつ層構造の第１のトランジスタ形成領域から、第１のグレー・スケール・フォトレジスト・パターンの第１のソース画定領域および第１のドレイン画定領域を取り除くステップ；（ｆ）ステップ（ｅ）の後に、ゲート形成層の第１のソース被覆領域および第１のドレイン被覆領域を誘電体層から取り除いて、ゲート形成層の第１のゲート電極を形成するように、および半導体層の第１のソース領域および第１のドレイン領域にそれぞれ対応する、誘電体層の２つの第１の被覆領域を露出するように、ゲート形成層を非等方的にエッチングするステップ；（ｇ）ステップ（ｆ）の後に、第１のタイプのドーパントを半導体層の第１のソース領域および第１のドレイン領域の中にドープするステップ；および（ｈ）ステップ（ｇ）の後に、第１のグレー・スケール・フォトレジスト・パターンの第１のゲート画定領域をゲート形成層から取り除くステップを備える。
本発明の実施形態を図面で示す。
従来の薄膜トランジスタの概略図である。 本発明による第１の薄膜トランジスタデバイスを作成する方法の第１の好ましい実施形態の連続するステップを示す概略図である。 本発明による第１の薄膜トランジスタデバイスを作成する方法の第１の好ましい実施形態の連続するステップを示す概略図である。 本発明による第１の薄膜トランジスタデバイスを作成する方法の第１の好ましい実施形態の連続するステップを示す概略図である。 本発明による第１の薄膜トランジスタデバイスを作成する方法の第１の好ましい実施形態の連続するステップを示す概略図である。 本発明による第１の薄膜トランジスタデバイスを作成する方法の第１の好ましい実施形態の連続するステップを示す概略図である。 本発明による第１の薄膜トランジスタデバイスを作成する方法の第１の好ましい実施形態の連続するステップを示す概略図である。 本発明による第１の薄膜トランジスタデバイスを作成する方法の第１の好ましい実施形態の連続するステップを示す概略図である。 本発明による第１の薄膜トランジスタデバイスを作成する方法の第１の好ましい実施形態の連続するステップを示す概略図である。 本発明による第１の薄膜トランジスタデバイスを作成する方法の第１の好ましい実施形態の連続するステップを示す概略図である。 本発明による第１の薄膜トランジスタデバイスを作成する方法の第１の好ましい実施形態の連続するステップを示す概略図である。 本発明による第２の薄膜トランジスタデバイスを作成する方法の第２の好ましい実施形態の連続するステップを示す概略図である。 本発明による第２の薄膜トランジスタデバイスを作成する方法の第２の好ましい実施形態の連続するステップを示す概略図である。 本発明による第２の薄膜トランジスタデバイスを作成する方法の第２の好ましい実施形態の連続するステップを示す概略図である。 本発明による第２の薄膜トランジスタデバイスを作成する方法の第２の好ましい実施形態の連続するステップを示す概略図である。 本発明による第２の薄膜トランジスタデバイスを作成する方法の第２の好ましい実施形態の連続するステップを示す概略図である。 本発明による第２の薄膜トランジスタデバイスを作成する方法の第２の好ましい実施形態の連続するステップを示す概略図である。 本発明による第２の薄膜トランジスタデバイスを作成する方法の第２の好ましい実施形態の連続するステップを示す概略図である。 本発明による第２の薄膜トランジスタデバイスを作成する方法の第２の好ましい実施形態の連続するステップを示す概略図である。 本発明による第２の薄膜トランジスタデバイスを作成する方法の第２の好ましい実施形態の連続するステップを示す概略図である。 本発明による第２の薄膜トランジスタデバイスを作成する方法の第２の好ましい実施形態の連続するステップを示す概略図である。 本発明による第２の薄膜トランジスタデバイスを作成する方法の第２の好ましい実施形態の連続するステップを示す概略図である。 本発明による第２の薄膜トランジスタデバイスを作成する方法の第２の好ましい実施形態の連続するステップを示す概略図である。 本発明による第２の薄膜トランジスタデバイスを作成する方法の第２の好ましい実施形態の連続するステップを示す概略図である。 本発明による第２の薄膜トランジスタデバイスを作成する方法の第２の好ましい実施形態の連続するステップを示す概略図である。 本発明による第２の薄膜トランジスタデバイスを作成する方法の第２の好ましい実施形態の連続するステップを示す概略図である。 本発明による第２の薄膜トランジスタデバイスを作成する方法の第２の好ましい実施形態の連続するステップを示す概略図である。 本発明による第２の薄膜トランジスタデバイスを作成する方法の第２の好ましい実施形態の連続するステップを示す概略図である。 第２の好ましい実施形態にさらに含まれる連続するステップを示す概略図である。 第２の好ましい実施形態にさらに含まれる連続するステップを示す概略図である。 第２の好ましい実施形態にさらに含まれる連続するステップを示す概略図である。 第２の好ましい実施形態にさらに含まれる連続するステップを示す概略図である。 第２の好ましい実施形態にさらに含まれる連続するステップを示す概略図である。 第２の好ましい実施形態にさらに含まれる連続するステップを示す概略図である。 第２の好ましい実施形態にさらに含まれる連続するステップを示す概略図である。 第２の好ましい実施形態にさらに含まれる連続するステップを示す概略図である。 第２の好ましい実施形態にさらに含まれる連続するステップを示す概略図である。
図２Ａ〜図２Ｊは、本発明による第１の薄膜トランジスタデバイスを作成する方法の第１の好ましい実施形態の連続するステップを示す。第１の薄膜トランジスタデバイスは、ｎ型薄膜トランジスタ（または第１の薄膜トランジスタ）を含む。
本方法は：（ａ）基板１１の上に半導体層５１を形成するステップ（図２Ａ参照）；（ｂ）半導体層５１の上に誘電体層５２を形成するステップ（図２Ａ参照）；（ｃ）ゲート形成層５３が誘電体層５２および半導体層５１と協力して、層構造５０を画定するように、誘電体層５２の上にゲート形成層５３を形成するステップ（図２Ａ参照）；（ｄ）第１のグレー・スケール・フォトレジスト・パターン５４が層構造５０の第１のトランジスタ形成領域５０１を覆うように、ゲート形成領域５３の上に第１のグレー・スケール・フォトレジスト・パターン５４を形成するステップであって（図２Ｂ参照）、第１のグレー・スケール・フォトレジスト・パターン５４は、第１のソース画定領域５４２、第１のドレイン画定領域５４３、第１のゲート画定領域５４１、第１のソース遷移領域５４４および第１のドレイン遷移領域５４５を含み、第１のゲート画定領域５４１は、ゲート形成層５３に対して第１のソース画定領域５４２および第１のドレイン画定領域５４３の高さより大きい高さを有し、第１のソース遷移領域５４４および第１のドレイン遷移領域５４５は、ゲート形成層５３に対して第１のゲート画定領域５４１の高さより小さく、かつ第１のソース画定領域５４２および第１のドレイン画定領域５４３の高さより大きい高さを有し、第１のソース遷移領域５４４は、第１のゲート画定領域５４１および第１のソース画定領域５４２の間に配置され、第１のドレイン遷移領域５４５は、第１のゲート画定領域５４１および第１のドレイン画定領域５４３の間に配置されるステップ；（ｄ１）ステップ（ｄ）の後に、第１のグレー・スケール・フォトレジスト・パターン５４が重ならない、層構造５０の第１のブランク領域５０２を基板１１からエッチングにより取り除くステップ（図２Ｃ参照）；（ｅ）ゲート形成層５３の第１のソース被覆領域５３２および第１のドレイン被覆領域５３３を露出するように、第１のグレー・スケール・フォトレジスト・パターン５４を等方的にストリッピングして、第１のグレー・スケール・フォトレジスト・パターン５４の第１のゲート画定領域５４１を薄層化し、かつ第１のグレー・スケール・フォトレジスト・パターン５４の第１のソース画定領域５４２および第１のドレイン画定領域５４３を層構造５０の第１のトランジスタ形成領域５０１から取り除くステップ（図２Ｄ参照）；（ｆ）ステップ（ｅ）の後に、ゲート形成層５３の第１のソース被覆領域５３２および第１のドレイン被覆領域５３３を誘電体層５２から取り除いて、ゲート形成層５３の第１のゲート電極５３１を形成するように、および半導体層５１の第１のソース領域５１１および第１のドレイン領域５１２にそれぞれ対応する、誘電体層５２の２つの第１の被覆領域５２１を露出するように、ゲート形成層５３を非等方的にエッチングするステップ（図２Ｅ参照）；（ｇ）ステップ（ｆ）の後に、第１のタイプのドーパントを半導体層５１の第１のソース領域５１１および第１のドレイン領域５１２の中にドープするステップ（図２Ｆ参照）；および（ｈ）ステップ（ｇ）の後に、第１のグレー・スケール・フォトレジスト・パターン５４の第１のゲート画定領域５４１をゲート形成層５３から取り除くステップ（図２Ｊ参照）を含む。
この実施形態では、本方法は：ゲート形成層５３の２つの第１の遷移被覆領域５３４を露出するように、ステップ（ｇ）の後かつステップ（ｈ）の前に、第１のソース遷移領域５４４および第１のドレイン遷移領域５４４をゲート形成層５３からストリッピングするステップ（図２Ｆおよび図２Ｇ参照）；半導体層５１の第１のソース遷移ゾーン５１３および第１のドレイン遷移ゾーン５１４にそれぞれ対応する、誘電体層５２の２つの第１の重ね合わせゾーン５２２を露出するように、ゲート形成層５３の第１の遷移被覆領域５３４を誘電体層５２からエッチングにより取り除くステップ（図２Ｈ参照）；およびステップ（ｈ）の前に、半導体層５１の第１のソース遷移ゾーン５１３および第１のドレイン遷移ゾーン５１４の中に第１のタイプのドーパントをドープするステップ（図２Ｉ参照）をさらに含む。第１のソース遷移ゾーン５１３および第１のドレイン遷移ゾーン５１４の各々が、半導体層５１の第１のソース領域５１１および第１のドレイン領域５１２のドーパント濃度より低いドーパント濃度を有する。
基板１１は、好ましくはガラスから作られる。半導体層５１は、好ましくはケイ素またはゲルマニウムから作られ、より好ましくは、第１の薄膜トランジスタデバイス中のキャリア（電子および正孔）の安定性を高めるアモルファスシリコンまたはポリシリコンから作られる。
第１の好ましい実施形態では、半導体層５１はポリシリコンから作られる。半導体層５１の形成は、基板１１の上にアモルファスシリコン層（図示せず）を形成し、その後、アモルファスシリコン層をアニール処理することにより、または基板１１の上にポリシリコン層（図示せず）を形成し、かつ任意選択でポリシリコン層をアニール処理することにより行うことができる。
ゲート形成層５３の上への第１のグレー・スケール・フォトレジスト・パターン５４の形成は、ゲート形成層５３の上面の上にフォトレジスト層（図示せず）をコートし、その後、第１のグレー・スケール・マスク（図示せず）を使用してフォトリソグラフィにより行われる。
好ましくは、誘電体層５２は、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯＮ、絶縁体材料、およびこれらの組合せからなるグループから選択される材料から作られる。
好ましくは、ゲート形成層５３は、ポリシリコンおよび金属からなるグループから選択される材料から作られる。
第１のドーパントのドーピングは、注入、レーザ、または熱拡散ドーピング技法を使用して行うことができる。
第１のソース遷移ゾーン５１３および第１のドレイン遷移ゾーン５１４の第１のドーパント濃度は、第１のソース領域５１１および第１のドレイン領域５１２のドーパント濃度よりはるかに低く、その結果、第１のソース領域５１１および第１のドレイン領域５１２の濃度は、第１のタイプのドーパントを半導体層５１の第１のソース遷移ゾーン５１３および第１のドレイン遷移ゾーン５１４の中にドープしたとき、実質的に変化しない。
前述の従来の方法（第１、第２および第３のフォトレジストパターンを形成および処理するための３つのフォトリソグラフィ／エッチングステップを伴う）と比較して、本発明の第１の好ましい実施形態は、第１のグレー・フォトレジスト・パターン５４を形成および処理するための１つのフォトリソグラフィ／エッチングステップだけを必要とし、このため、第１の薄膜トランジスタデバイスを作成する製造原価が相当低減される。
このように形成された第１の薄膜トランジスタデバイスは、ＬＣＤ、エレクトロウェッティングディスプレイ、ＯＬＥＤなどの製品の用途に適している。
図２Ｌは、第１の好ましい実施形態の第１の薄膜トランジスタ、ならびに第１のドレイン遷移ゾーン５１４および第１のソース遷移ゾーン５１３を除いて第１の好ましい実施形態の第１の薄膜トランジスタの要素をすべて含む追加の第１の薄膜トランジスタを含む、修正された第１の薄膜トランジスタデバイスを示す。追加の第１の薄膜トランジスタを形成するには、第１の好ましい実施形態の第１のグレー・スケール・フォトレジスト・パターン５４、ならびにゲート画定領域５４１およびソース画定領域５４２およびドレイン画定領域５４３だけから構成される追加の第１のグレー・スケール・フォトレジスト・パターン５４’を形成するステップを伴う（図２Ｋ参照）。
図３Ａ〜図３Ｏは、本発明による第２の薄膜トランジスタデバイスを作成する方法の第２の好ましい実施形態の連続するステップを示す。第２の薄膜トランジスタデバイスは、ｎ型薄膜トランジスタ（すなわち第１の薄膜トランジスタ）およびｐ型薄膜トランジスタ（または第２の薄膜トランジスタ）を含む。
第２の好ましい実施形態は、ｎ型薄膜トランジスタを形成するための、第１の好ましい実施形態のステップ（ａ）〜（ｈ）（図３Ａ〜図３Ｉ参照）を含み、ｐ型薄膜トランジスタを形成する以下のステップを、すなわち：非グレー・スケール・フォトレジスト・パターン５５が層構造５０の第２のトランジスタ形成領域５０３に重なり、かつ第１のグレー・スケール・フォトレジスト・パターン５４から間隔を開けて配置されるように、および第１のトランジスタ形成領域５０１および第２のトランジスタ形成領域５０３が層構造５０のスペーシング領域５０４により分離されるように、ステップ（ｄ）で非グレー・スケール・フォトレジスト・パターン５５をゲート形成層５３の上に形成するステップ（図３Ａ参照）；層構造５０のスペーシング領域５０４をエッチングにより取り除くステップ（図３Ｂ参照）；ステップ（ｈ）で、非グレー・スケール・フォトレジスト・パターン５５を層構造５０の第２のトランジスタ形成領域５０３のゲート形成層５３から取り除くステップ（図３Ｉ参照）；ステップ（ｈ）の後に（図３Ｊ参照）、誘電体層５２、第１のゲート電極５３１、ならびに半導体層５１の第１のソース領域５１１および第１のドレイン領域５１２を取り囲む密閉層５８を形成し、その後、第２のグレー・スケール・フォトレジスト・パターン５７を第２のトランジスタ形成領域５０３のゲート形成層５３の上に形成し、その結果、第２のグレー・スケール・フォトレジスト・パターン５７は、第２のゲート画定領域５７１、ならびにゲート形成層５３に対して第２のゲート画定領域５７１の高さより低い高さを有する第２のソース遷移領域５７２および第２のドレイン遷移領域５７３を含み、ゲート形成層５３は、第２のグレー・スケール・フォトレジスト・パターン５７から露出した第２のソース被覆領域５３５および第２のドレイン被覆領域５３６を有するステップ（図３Ｊ参照）；ゲート形成層５３の第２のソース被覆領域５３５および第２のドレイン被覆領域５３６を誘電体層５２から取り除いて、ゲート形成層５３の第２のゲート電極５３２を形成し、半導体層５１の第２のソース領域５１６および第２のドレイン領域５１７にそれぞれ対応する、誘電体層５２の２つの第２の被覆領域５２３を露出するステップ；第２のタイプのドーパントを半導体層５１の第２のソース領域５１６および第２のドレイン領域５１７の中にドープするステップ（図３Ｌ参照）；および第２のグレー・スケール・フォトレジスト・パターン５７の第２のゲート画定領域５７１を取り除き、誘電体層５２、第１のゲート電極５３１、ならびに半導体層５１の第１のソース領域５１１および第１のドレイン領域５１２から密閉層５８を取り除くステップ（図３Ｏ参照）をさらに含む。
この実施形態では、本方法は：ゲート形成層５３の２つの第２の遷移被覆層５３８を露出するように、第２のタイプのドーパントを半導体層５１の第２のソース領域５１６および第２のドレイン領域５１７の中にドープした後に、第２のグレー・スケール・フォトレジスト・パターン５７の第２のソース遷移領域５７２および第２のドレイン遷移領域５７３をゲート形成層５３からストリッピングするステップ（図３Ｍ参照）；半導体層５１の第２のソース遷移ゾーン５１８および第２のドレイン遷移ゾーン５１９にそれぞれ対応する、誘電体層５２の２つの第２の重ね合わせゾーン５２４を露出するように、ゲート形成層５３の第２の遷移被覆領域５３８をエッチングにより取り除くステップ（図３Ｎ参照）；および第２のタイプのドーパントを半導体層５１の第２のソース遷移ゾーン５１８および第２のドレイン遷移ゾーン５１９の中にドープするステップ（図３Ｎ参照）をさらに含む。第２のソース遷移ゾーン５１８および第２のドレイン遷移ゾーン５１９の各々が、半導体層５１の第２のソース領域５１６および第２のドレイン領域５１７のドーパント濃度より低い第２のタイプのドーパント濃度を有する。
非グレー・スケール・フォトレジスト・パターン５５は、ゲート形成層５３に対して第１のグレー・スケール・フォトレジスト・パターン５４の第１のゲート画定領域５４１の高さ以上の高さを有すること、および密閉層５８は、基板１１に対して第２のグレー・スケール・フォトレジスト・パターン５７の第２のゲート画定領域５７１の高さ以上の高さを有することに留意されたい。
好ましくは、密閉層５８は、第２のグレー・スケール・フォトレジスト・パターン５７のフォトレジストと同じフォトレジストから作られる。
非グレー・スケール・フォトレジスト・パターン５５を層構造５０の第２のトランジスタ形成領域５０３のゲート形成層５３から取り除くこと、および第１のグレー・スケール・フォトレジスト・パターン５４の第１のゲート画定領域５４１をゲート形成層５３から取り除くことは、同時に行われること、ならびに密閉層５８を誘電体層５２から取り除くこと、および第２のグレー・スケール・フォトレジスト・パターン５４をゲート形成層５３から取り除くことは、同時に行われることにさらに留意されたい。
本発明の第２の好ましい実施形態は、第１のグレー・スケール・フォトレジスト・パターン５４および第２のグレー・スケール・フォトレジスト・パターン５７を形成および処理するために、２つのフォトリソグラフィ／エッチングステップだけを必要とする。
図３Ｑは、第２の好ましい実施形態の第１および第２の薄膜トランジスタ、ならびに追加の第１および第２の薄膜トランジスタを含む、修正された第２の薄膜トランジスタデバイスを示す。追加の第１の薄膜トランジスタは、第１のドレイン遷移ゾーンおよび第１のソース遷移ゾーンを除き、第２の好ましい実施形態の第１の薄膜トランジスタの要素をすべて含む。追加の第２の薄膜トランジスタは、第２のドレイン遷移ゾーンおよび第２のソース遷移ゾーンを除き、第２の好ましい実施形態の第２の薄膜トランジスタの要素をすべて含む。修正された第２の薄膜トランジスタデバイスの形成には、第１の薄膜トランジスタおよび追加の第１の薄膜トランジスタを取り囲む密閉層５８を形成し、第２の好ましい実施形態の第２のグレー・スケール・フォトレジスト・パターン５７、およびゲート画定領域５７１だけから構成される追加の第２のグレー・スケール・フォトレジスト・パターン５７’をさらに形成するステップを伴う（図３Ｐ参照）。
図４Ａ〜図４Ｉを参照すると、第２の好ましい実施形態は、誘電体層５２および基板１１の上の絶縁体材料の中間層１７を形成するステップ（図４Ａ参照）；中間層１７の上にホール５６２１を有するフォトレジストパターン５６２を形成するステップ（図４Ｂ参照）；中間層１７および誘電体層５２を通り伸びるコンタクトホール５６３を形成するように、フォトレジストパターン５６２から露出した中間層１７をエッチングするステップ（図４Ｃ参照）；第１の金属層５６４がコンタクトホール５６３の中に伸びて、半導体層５１に接触するように、中間層１７の上に第１の金属層５６４を形成するステップ（図４Ｄ参照）；第１の金属層５６４の上にホール５６５１を有するフォトレジストパターン５６５を形成するステップ（図４Ｅ参照）；第１のソース接点１６１、第１のドレイン接点１６２、第２のソース接点１６３および第２のドレイン接点１６４の中に第１の金属層５６４を形成するように、フォトレジストパターン５６５から露出した第１の金属層５６４をエッチングするステップ（図４Ｆ参照）；第１のソース接点１６１、第１のドレイン接点１６２、第２のソース接点１６３、第２のドレイン接点１６４および中間層１７の上に第２の金属層５６６を形成するステップ（図４Ｇ参照）；第２の金属層５６６の上にホール５６７１を有するフォトレジストパターン５６７を形成するステップ（図４Ｈ参照）；第１のソース電極１５１、第１のドレイン電極１５２、第２のソース電極１５３および第２のドレイン電極１５４の中に第２の金属層５６６を形成するように、フォトレジストパターン５６７から露出した第２の金属層５６６をエッチングするステップ（図４Ｉ参照）をさらに含む。
本発明の方法で、ゲート形成層５３の上に第１のグレー・スケール・フォトレジスト・パターン５４を形成することにより、従来技術に関連する、前述の欠点を解消することができる。
最も実用的で好ましい実施形態と考えられるものに関連して本発明を説明したが、本発明は、開示した実施形態に限定されるのではなく、最も広い解釈の精神および範囲に含まれるさまざまな構成を、このような修正および均等の構成をすべて包含するように取り扱うことが意図されることが理解される。
１１ 基板
１２ 半導体層
１３ 誘電体層
１４ ゲート電極
１５ ソースおよびドレイン電極
１６ ソースおよびドレイン接点
１７ 絶縁体材料、中間層
５０ 層構造
５１ 半導体層
５２ 誘電体層
５３ ゲート形成層
５４ 第１のグレー・スケール・フォトレジスト・パターン
５４’ 追加の第１のグレー・スケール・フォトレジスト・パターン
５５ 非グレー・スケール・フォトレジスト・パターン
５７ 第２のグレー・スケール・フォトレジスト・パターン
５７’ 追加の第２のグレー・スケール・フォトレジスト・パターン
５８ 密閉層
１２１ 中央領域
１２３ 遷移領域
１２４ ソースおよびドレイン領域
１５１ 第１のソース電極
１５２ 第１のドレイン電極
１５３ 第２のソース電極
１５４ 第２のドレイン電極
１６１ 第１のソース接点
１６２ 第１のドレイン接点
１６３ 第２のソース接点
１６４ 第２のドレイン接点
５０１ 第１のトランジスタ形成領域
５０２ 第１のブランク領域
５０３ 第２のトランジスタ形成領域
５０４ スペーシング領域
５１１ 第１のソース領域
５１２ 第１のドレイン領域
５１３ 第１のソース遷移ゾーン
５１４ 第１のドレイン遷移ゾーン
５１６ 第２のソース領域
５１７ 第２のドレイン領域
５１８ 第２のソース遷移ゾーン
５１９ 第２のドレイン遷移ゾーン
５２１ 第１の被覆領域
５２２ 第１の重ね合わせゾーン
５２３ 被覆領域
５２４ 第２の重ね合わせゾーン
５３１ 第１のゲート電極
５３２ 第１のソース被覆領域
５３３ 第１のドレイン被覆領域
５３４ 第１の遷移被覆領域
５３５ 第２のソース被覆領域
５３６ 第２のドレイン被覆領域
５３８ 第２の遷移被覆層
５４１ 第１のゲート画定領域
５４２ 第１のソース画定領域
５４３ 第１のドレイン画定領域
５４４ 第１のソース遷移領域
５４５ 第１のドレイン遷移領域
５６２ フォトレジストパターン
５６３ コンタクトホール
５６４ 第１の金属層
５６５ フォトレジストパターン
５６６ 第２の金属層
５６７ フォトレジストパターン
５７１ 第２のゲート画定領域
５７２ 第２のソース遷移領域
５７３ 第２のドレイン遷移領域
５６２１ ホール
５６５１ ホール
５６７１ ホール

Claims (9)

  1. 薄膜トランジスタデバイスを作成する方法であって：
    （ａ）基板（１１）の上に半導体層（５１）を形成するステップ；
    （ｂ）前記半導体層（５１）の上に誘電体層（５２）を形成するステップ；
    （ｃ）ゲート形成層（５３）が前記誘電体層（５２）および前記半導体層（５１）と協力して、層構造（５０）を画定するように、前記誘電体層（５２）の上に前記ゲート形成層（５３）を形成するステップ；
    （ｄ）第１のグレー・スケール・フォトレジスト・パターン（５４）が前記層構造（５０）の第１のトランジスタ形成領域（５０１）に重なるように、前記第１のグレー・スケール・フォトレジスト・パターン（５４）を前記ゲート形成層（５３）の上に形成するステップであって、前記第１のグレー・スケール・フォトレジスト・パターン（５４）は、第１のソース画定領域（５４２）、第１のドレイン画定領域（５４３）、ならびに前記ゲート形成層（５３）に対して前記第１のソース画定領域（５４２）および前記第１のドレイン画定領域（５４３）の高さより大きい高さを有する第１のゲート画定領域（５４１）を含むステップ；
    （ｅ）前記ゲート形成層（５３）の第１のソース被覆領域（５３２）および第１のドレイン被覆領域（５３３）を露出するように、前記第１のグレー・スケール・フォトレジスト・パターン（５４）を等方的にストリッピングして、前記第１のグレー・スケール・フォトレジスト・パターン（５４）の前記第１のゲート画定領域（５４１）を薄層化し、かつ前記第１のグレー・スケール・フォトレジスト・パターン（５４）の前記第１のソース画定領域（５４２）および前記第１のドレイン画定領域（５４３）を層構造（５０）の前記第１のトランジスタ形成領域（５０１）から取り除くステップ；
    （ｆ）前記ステップ（ｅ）の後に、前記ゲート形成層（５３）の前記第１のソース被覆領域（５３２）および前記第１のドレイン被覆領域（５３３）を前記誘電体層（５２）から取り除いて、前記ゲート形成層（５３）の第１のゲート電極（５３１）を形成するように、および前記半導体層（５１）の第１のソース領域（５１１）および第１のドレイン領域（５１２）にそれぞれ対応する、前記誘電体層（５２）の２つの第１の被覆領域（５２１）を露出するように、前記ゲート形成層（５３）を非等方的にエッチングするステップ；
    （ｇ）前記ステップ（ｆ）の後に、第１のタイプのドーパントを前記半導体層（５１）の前記第１のソース領域（５１１）および前記第１のドレイン領域（５１２）の中にドープするステップ；および
    （ｈ）前記ステップ（ｇ）の後に、前記第１のグレー・スケール・フォトレジスト・パターン（５４）の前記第１のゲート画定領域（５４１）を前記ゲート形成層（５３）から取り除くステップ
    により特徴づけられる方法。
  2. 前記ステップ（ｄ）で形成された前記第１のグレー・スケール・フォトレジスト・パターン（５４）は、前記ゲート形成層（３）に対して前記第１のゲート画定領域（５４１）の高さより小さく、かつ前記第１のソース画定領域（５４２）および前記第１のドレイン画定領域（５４３）の高さより大きい高さを有する第１のソース遷移領域（５４４）および第１のドレイン遷移領域（５４５）をさらに含み、前記第１のソース遷移領域（５４４）は、前記第１のゲート画定領域（５４１）および前記第１のソース画定領域（５４２）の間に配置され、前記第１のドレイン遷移領域（５４５）は、前記第１のゲート画定領域（５４１）および前記第１のドレイン画定領域（５４３）の間に配置されることを特徴とし：前記ゲート生成層（５３）の２つの第１の遷移被覆領域（５３４）を露出するように、前記ステップ（ｇ）の後かつ前記ステップ（ｈ）の前に、前記第１のソース遷移領域（５４４）および前記ドレイン遷移領域（５４５）を前記ゲート形成層（５３）からストリッピングするステップ；前記半導体層（５１）の第１のソース遷移ゾーン（５１３）および第１のドレイン遷移ゾーン（５１４）にそれぞれ対応する、前記誘電体層（５２）の２つの第１の重ね合わせゾーン（５２２）を露出するように、前記ゲート形成層（５３）の前記第１の遷移被覆領域（５３４）を前記誘電体層（５２）からエッチングにより取り除くステップ；および前記ステップ（ｈ）の前に、前記第１のタイプのドーパントを前記半導体層（５１）の前記第１のソース遷移ゾーン（５１３）および第１のドレイン遷移ゾーン（５１４）の中にドープするステップであって、前記第１のソース遷移ゾーン（５１３）および前記第１のドレイン遷移ゾーン（５１４）の各々が、前記半導体層（５１）の前記第１のソース領域（５１１）および前記第１のドレイン領域（５１２）のドーパント濃度より低い前記第１のタイプのドーパント濃度を有するステップによりさらに特徴づけられる、請求項１に記載の方法。
  3. 前記半導体層（５１）の前記第１のソース領域（５１１）および前記第１のドレイン領域（５１２）の上にそれぞれソース電極（１５１）およびドレイン電極（１５２）を形成するステップによりさらに特徴づけられる、請求項１に記載の方法。
  4. 前記ステップ（ａ）での前記半導体層（５１）の形成は、前記基板（１１）の上にアモルファスシリコン層を形成し、その後、前記アモルファスシリコン層をアニールすることにより行われることを特徴とする、請求項１に記載の方法。
  5. 前記ステップ（ａ）での前記半導体層（５１）の形成は、前記基板（１１）の上にポリシリコン層を形成し、かつ任意選択で前記ポリシリコン層をアニールすることにより行われることを特徴とする、請求項１に記載の方法。
  6. 前記誘電体層（５２）は、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯＮ、絶縁体材料、およびこれらの組合せからなるグループから選択される材料から作られることを特徴とする、請求項１に記載の方法。
  7. ゲート形成層（５３）は、ポリシリコンおよび金属からなるグループから選択される材料から作られることを特徴とする、請求項１に記載の方法。
  8. 非グレー・スケール・フォトレジスト・パターン（５５）が前記層構造（５０）の第２のトランジスタ形成領域（５０３）に重なり、かつ前記第１のグレー・スケール・フォトレジスト・パターン（５４）から間隔を開けて配置されるように、および前記第１のトランジスタ形成領域（５０１）および前記第２のトランジスタ形成領域（５０３）が前記層構造（５０）のスペーシング領域（５０４）により分離されるように、前記ステップ（ｄ）で、前記非グレー・スケール・フォトレジスト・パターン（５５）を前記ゲート形成層（５３）の上に形成するステップ；
    前記層構造（５０）の前記スペーシング領域（５０４）をエッチングにより取り除くステップ；
    前記ステップ（ｈ）で、前記非グレー・スケール・フォトレジスト・パターン（５５）を前記層構造（５０）の前記第２のトランジスタ形成領域（５０３）の前記ゲート形成層（５３）から取り除くステップ；
    前記ステップ（ｈ）の後に、前記誘電体層（５２）、前記第１のゲート電極（５３１）、ならびに前記半導体層（５１）の前記第１のソース領域（５１１）および前記第１のドレイン領域（５１２）を取り囲む密閉層（５８）を形成し、その後、第２のグレー・スケール・フォトレジスト・パターン（５７）を前記第２のトランジスタ形成領域（５０３）のゲート形成層（５３）の上に形成し、その結果、前記第２のグレー・スケール・フォトレジスト・パターン（５７）は第２のゲート画定領域（５７１）を含み、前記ゲート形成層（５３）は、前記第２のグレー・スケール・フォトレジスト・パターン（５７）から露出した第２のソース被覆領域（５３５）および第２のドレイン被覆領域（５３６）を有するステップ；
    前記半導体層（５１）の第２のソース領域（５１６）および第２のドレイン領域（５１７）にそれぞれ対応する、前記誘電体層（５３）の２つの第２の被覆領域（５２３）を露出するように、前記ゲート形成層（５３）の前記第２のソース被覆領域（５３５）および前記第２のドレイン被覆領域（５３６）を前記誘電体層（５２）から取り除くステップ；
    第２のタイプのドーパントを前記半導体層（５１）の前記第２のソース領域（５１６）および前記第２のドレイン領域（５１７）の中にドープするステップ；および
    前記第２のグレー・スケール・フォトレジスト・パターン（５７）の前記第２のゲート画定領域（５７１）を取り除き、前記誘電体層（５２）、前記第１のゲート電極（５３１）、ならびに前記半導体層（５１）の前記第１のソース領域（５１１）および前記第１のドレイン領域（５１２）から前記密閉層（５８）を取り除くステップ
    によりさらに特徴づけられる、請求項１に記載の方法。
  9. 前記第２のグレー・スケール・フォトレジスト・パターン（５７）は、前記ゲート形成層（５３）に対して前記第２のゲート画定領域（５７１）の高さより小さな高さを有する第２のソース遷移領域（５７２）および第２のドレイン遷移領域（５７３）をさらに含むことを特徴とし：前記ゲート形成層（５３）の２つの第２の遷移被覆領域（５３８）を露出するように、前記第２のタイプのドーパントを前記半導体層（５１）の前記第２のソース領域（５１６）および前記第２のドレイン領域（５１７）の中にドープした後に、前記第２のグレー・スケール・フォトレジスト・パターン（５７）の前記第２のソース遷移領域（５７２）および前記第２のドレイン遷移領域（５７３）を前記ゲート形成層（５３）からストリッピングするステップ；前記半導体層（５１）の第２のソース遷移ゾーン（５１８）および第２のドレイン遷移ゾーン（５１９）にそれぞれ対応する、前記誘電体層（５２）の２つの第２の重ね合わせゾーン（５２４）を露出するように、前記ゲート形成層（５３）の前記第２の遷移被覆領域（５３８）をエッチングにより取り除くステップ；および前記第２のタイプのドーパントを前記半導体層（５１）の前記第２のソース遷移ゾーン（５１８）および第２のドレイン遷移ゾーン（５１９）の中にドープするステップであって、前記第２のソース遷移ゾーン（５１８）および前記第２のドレイン遷移ゾーン（５１９）の各々が、前記半導体層（５１）の前記第２のソース領域（５１６）および前記第２のドレイン領域（５１７）のドーパント濃度より低い前記第２のタイプのドーパント濃度を有するステップによりさらに特徴づけられる、請求項８に記載の方法。
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