JP5747423B2 - 薄膜トランジスタデバイスを作成する方法 - Google Patents
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Description
本出願は、2012年9月17日に出願された台湾特許出願第101134003号明細書の優先権を主張する。
12 半導体層
13 誘電体層
14 ゲート電極
15 ソースおよびドレイン電極
16 ソースおよびドレイン接点
17 絶縁体材料、中間層
50 層構造
51 半導体層
52 誘電体層
53 ゲート形成層
54 第1のグレー・スケール・フォトレジスト・パターン
54’ 追加の第1のグレー・スケール・フォトレジスト・パターン
55 非グレー・スケール・フォトレジスト・パターン
57 第2のグレー・スケール・フォトレジスト・パターン
57’ 追加の第2のグレー・スケール・フォトレジスト・パターン
58 密閉層
121 中央領域
123 遷移領域
124 ソースおよびドレイン領域
151 第1のソース電極
152 第1のドレイン電極
153 第2のソース電極
154 第2のドレイン電極
161 第1のソース接点
162 第1のドレイン接点
163 第2のソース接点
164 第2のドレイン接点
501 第1のトランジスタ形成領域
502 第1のブランク領域
503 第2のトランジスタ形成領域
504 スペーシング領域
511 第1のソース領域
512 第1のドレイン領域
513 第1のソース遷移ゾーン
514 第1のドレイン遷移ゾーン
516 第2のソース領域
517 第2のドレイン領域
518 第2のソース遷移ゾーン
519 第2のドレイン遷移ゾーン
521 第1の被覆領域
522 第1の重ね合わせゾーン
523 被覆領域
524 第2の重ね合わせゾーン
531 第1のゲート電極
532 第1のソース被覆領域
533 第1のドレイン被覆領域
534 第1の遷移被覆領域
535 第2のソース被覆領域
536 第2のドレイン被覆領域
538 第2の遷移被覆層
541 第1のゲート画定領域
542 第1のソース画定領域
543 第1のドレイン画定領域
544 第1のソース遷移領域
545 第1のドレイン遷移領域
562 フォトレジストパターン
563 コンタクトホール
564 第1の金属層
565 フォトレジストパターン
566 第2の金属層
567 フォトレジストパターン
571 第2のゲート画定領域
572 第2のソース遷移領域
573 第2のドレイン遷移領域
5621 ホール
5651 ホール
5671 ホール
Claims (8)
- 薄膜トランジスタデバイスを作成する方法であって、
(a)基板(11)の上に半導体層(51)を形成するステップ、
(b)前記半導体層(51)の上に誘電体層(52)を形成するステップ、
(c)ゲート形成層(53)が前記誘電体層(52)および前記半導体層(51)と協力して、層構造(50)を画定するように、前記誘電体層(52)の上に前記ゲート形成層(53)を形成するステップ、
(d)第1のグレー・スケール・フォトレジスト・パターン(54)が前記層構造(50)の第1のトランジスタ形成領域(501)に重なるように、前記第1のグレー・スケール・フォトレジスト・パターン(54)を前記ゲート形成層(53)の上に形成するステップであって、前記第1のグレー・スケール・フォトレジスト・パターン(54)は、第1のソース画定領域(542)、第1のドレイン画定領域(543)、ならびに前記ゲート形成層(53)に対して前記第1のソース画定領域(542)および前記第1のドレイン画定領域(543)の高さより大きい高さを有する第1のゲート画定領域(541)を含むステップ、
(e)前記ゲート形成層(53)の第1のソース被覆領域(532)および第1のドレイン被覆領域(533)を露出するように、前記第1のグレー・スケール・フォトレジスト・パターン(54)を等方的にストリッピングして、前記第1のグレー・スケール・フォトレジスト・パターン(54)の前記第1のゲート画定領域(541)を薄層化し、かつ前記第1のグレー・スケール・フォトレジスト・パターン(54)の前記第1のソース画定領域(542)および前記第1のドレイン画定領域(543)を層構造(50)の前記第1のトランジスタ形成領域(501)から取り除くステップ、
(f)前記ステップ(e)の後に、前記ゲート形成層(53)の前記第1のソース被覆領域(532)および前記第1のドレイン被覆領域(533)を前記誘電体層(52)から取り除いて、前記ゲート形成層(53)の第1のゲート電極(531)を形成するように、および前記半導体層(51)の第1のソース領域(511)および第1のドレイン領域(512)にそれぞれ対応する、前記誘電体層(52)の2つの第1の被覆領域(521)を露出するように、前記ゲート形成層(53)を非等方的にエッチングするステップ、
(g)前記ステップ(f)の後に、第1のタイプのドーパントを前記半導体層(51)の前記第1のソース領域(511)および前記第1のドレイン領域(512)の中にドープするステップ、および、
(h)前記ステップ(g)の後に、前記第1のグレー・スケール・フォトレジスト・パターン(54)の前記第1のゲート画定領域(541)を前記ゲート形成層(53)から取り除くステップ、
により特徴づけられる方法において、
前記ステップ(d)で形成された前記第1のグレー・スケール・フォトレジスト・パターン(54)は、前記ゲート形成層(3)に対して前記第1のゲート画定領域(541)の高さより小さく、かつ前記第1のソース画定領域(542)および前記第1のドレイン画定領域(543)の高さより大きい高さを有する第1のソース遷移領域(544)および第1のドレイン遷移領域(545)をさらに含み、前記第1のソース遷移領域(544)は、前記第1のゲート画定領域(541)および前記第1のソース画定領域(542)の間に配置され、前記第1のドレイン遷移領域(545)は、前記第1のゲート画定領域(541)および前記第1のドレイン画定領域(543)の間に配置されることを特徴とし:
前記ゲート生成層(53)の2つの第1の遷移被覆領域(534)を露出するように、前記ステップ(g)の後かつ前記ステップ(h)の前に、
(g1)前記第1のソース遷移領域(544)および前記ドレイン遷移領域(545)を前記ゲート形成層(53)からストリッピングするステップ、
(g2)ステップ(g1)の後に、前記半導体層(51)の第1のソース遷移ゾーン(513)および第1のドレイン遷移ゾーン(514)にそれぞれ対応する、前記誘電体層(52)の2つの第1の重ね合わせゾーン(522)を露出するように、前記ゲート形成層(53)の前記第1の遷移被覆領域(534)を前記誘電体層(52)からエッチングにより取り除くステップ、および、
(g3)ステップ(g2)の後に、前記第1のタイプのドーパントを前記半導体層(51)の前記第1のソース遷移ゾーン(513)および第1のドレイン遷移ゾーン(514)の中にドープするステップであって、前記第1のソース遷移ゾーン(513)および前記第1のドレイン遷移ゾーン(514)の各々が、前記半導体層(51)の前記第1のソース領域(511)および前記第1のドレイン領域(512)のドーパント濃度より低い前記第1のタイプのドーパント濃度を有するステップを含むことによりさらに特徴づけられる、方法。 - 前記半導体層(51)の前記第1のソース領域(511)および前記第1のドレイン領域(512)の上にそれぞれソース電極(151)およびドレイン電極(152)を形成するステップによりさらに特徴づけられる、請求項1に記載の方法。
- 前記ステップ(a)での前記半導体層(51)の形成は、前記基板(11)の上にアモルファスシリコン層を形成し、その後、前記アモルファスシリコン層をアニールすることにより行われることを特徴とする、請求項1に記載の方法。
- 前記ステップ(a)での前記半導体層(51)の形成は、前記基板(11)の上にポリシリコン層を形成することを特徴とする、請求項1に記載の方法。
- 前記誘電体層(52)は、SiOx、SiNx、SiON、絶縁体材料、およびこれらの組合せからなるグループから選択される材料から作られることを特徴とする、請求項1に記載の方法。
- 前記ゲート形成層(53)は、ポリシリコンおよび金属からなるグループから選択される材料から作られることを特徴とする、請求項1に記載の方法。
- 非グレー・スケール・フォトレジスト・パターン(55)が前記層構造(50)の第2のトランジスタ形成領域(503)に重なり、かつ前記第1のグレー・スケール・フォトレジスト・パターン(54)から間隔を開けて配置されるように、および前記第1のトランジスタ形成領域(501)および前記第2のトランジスタ形成領域(503)が前記層構造(50)のスペーシング領域(504)により分離されるように、前記ステップ(d)で、前記非グレー・スケール・フォトレジスト・パターン(55)を前記ゲート形成層(53)の上に形成するステップ、
前記層構造(50)の前記スペーシング領域(504)をエッチングにより取り除くステップ、
前記ステップ(h)で、前記非グレー・スケール・フォトレジスト・パターン(55)を前記層構造(50)の前記第2のトランジスタ形成領域(503)の 前記ゲート形成層(53)から取り除くステップ、
前記ステップ(h)の後に、前記誘電体層(52)、前記第1のゲート電極(531)、ならびに前記半導体層(51)の前記第1のソース領域(511)および前記第1のドレイン領域(512)を取り囲む密閉層(58)を形成し、その後、第2のグレー・スケール・フォトレジスト・パターン(57)を前記第2のトランジスタ形成領域(503)のゲート形成層(53)の上に形成し、その結果、前記第2のグレー・スケール・フォトレジスト・パターン(57)は第2のゲート画定領域(571)を含み、前記ゲート形成層(53)は、前記第2のグレー・スケール・フォトレジスト・パターン(57)から露出した第2のソース被覆領域(535)および第2のドレイン被覆領域(536)を有するステップ、
前記半導体層(51)の第2のソース領域(516)および第2のドレイン領域(517)にそれぞれ対応する、前記誘電体層(53)の2つの第2の被覆領域(523)を露出するように、前記ゲート形成層(53)の前記第2のソース被覆領域(535)および前記第2のドレイン被覆領域(536)を前記誘電体層(52)から取り除くステップ、
第2のタイプのドーパントを前記半導体層(51)の前記第2のソース領域(516)および前記第2のドレイン領域(517)の中にドープするステップ、および、
前記第2のグレー・スケール・フォトレジスト・パターン(57)の前記第2のゲート画定領域(571)を取り除き、前記誘電体層(52)、前記第1のゲート電極(531)、ならびに前記半導体層(51)の前記第1のソース領域(511)および前記第1のドレイン領域(512)から前記密閉層(58)を取り除くステップ、によりさらに特徴づけられる、請求項1に記載の方法。 - 前記第2のグレー・スケール・フォトレジスト・パターン(57)は、前記ゲート形成層(53)に対して前記第2のゲート画定領域(571)の高さより小さな高さを有する第2のソース遷移領域(572)および第2のドレイン遷移領域(573)をさらに含むことを特徴とし、
前記ゲート形成層(53)の2つの第2の遷移被覆領域(538)を露出するように、前記第2のタイプのドーパントを前記半導体層(51)の前記第2のソース領域(516)および前記第2のドレイン領域(517)の中にドープした後に、前記第2のグレー・スケール・フォトレジスト・パターン(57)の前記第2のソース遷移領域(572)および前記第2のドレイン遷移領域(573)を前記ゲート形成層(53)からストリッピングするステップ、
前記半導体層(51)の第2のソース遷移ゾーン(518)および第2のドレイン遷移ゾーン(519)にそれぞれ対応する、前記誘電体層(52)の2つの第2の重ね合わせゾーン(524)を露出するように、前記ゲート形成層(53)の前記第2の遷移被覆領域(538)をエッチングにより取り除くステップ、および、
前記第2のタイプのドーパントを前記半導体層(51)の前記第2のソース遷移ゾーン(518)および第2のドレイン遷移ゾーン(519)の中にドープするステップであって、前記第2のソース遷移ゾーン(518)および前記第2のドレイン遷移ゾーン(519)の各々が、前記半導体層(51)の前記第2のソース領域(516)および前記第2のドレイン領域(517)のドーパント濃度より低い前記第2のタイプのドーパント濃度を有するステップ、によりさらに特徴づけられる、請求項7に記載の方法。
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