JP2014039067A - 半導体装置 - Google Patents
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Abstract
【課題】メタルシールド板の切断バリによって半導体チップが傷付けられることを防止することが可能な半導体装置を提供する。
【解決手段】半導体装置50は、半導体チップ51と、半導体チップ51の回路面51Aに設けられたメタルシールド板40とを備えている。メタルシールド板40は、シールド板本体41の他方の面41Bを半導体チップ51の回路面51A側に向けて配置され、バリ42は、シールド板本体41の他方の面41B側に位置している。バリ42の先端に他方の面41Bに対して直交する方向に切断バリ43が形成されている。切断バリ43は半導体チップ51の反対側に向かって突出しているので、切断バリ43により半導体チップ51の回路面51Aが傷付くことがない。
【選択図】図5
【解決手段】半導体装置50は、半導体チップ51と、半導体チップ51の回路面51Aに設けられたメタルシールド板40とを備えている。メタルシールド板40は、シールド板本体41の他方の面41Bを半導体チップ51の回路面51A側に向けて配置され、バリ42は、シールド板本体41の他方の面41B側に位置している。バリ42の先端に他方の面41Bに対して直交する方向に切断バリ43が形成されている。切断バリ43は半導体チップ51の反対側に向かって突出しているので、切断バリ43により半導体チップ51の回路面51Aが傷付くことがない。
【選択図】図5
Description
本発明は、半導体チップを磁気から保護するメタルシールド板を備えた半導体装置に係り、とりわけメタルシールド板の切断バリによって半導体チップが傷付くことを防止することが可能な半導体装置に関する。
MRAM等の半導体チップを有する半導体装置は、その内部にメタルシールド板が設けられている。このようなメタルシールド板は、半導体装置の半導体チップを半導体装置外部の磁気(磁場)から保護するため、磁気シールド効果のある金属素材から作製される。
このようなメタルシールド板を作製する場合、金属素材をプレス加工することによりメタルシールド板を作製することも考えられる。しかしながら、この場合完成したメタルシールド板に抜きバリと歪みが発生し、このバリが半導体チップの回路面に接し、半導体チップの回路を傷付ける場合があった。このため、プレス加工によりメタルシールド板を作製することは問題があった。
このため、メタルシールド板はエッチング加工法により作製されるのが一般的である。このようなエッチング加工法の一つとして、まず一面にテープ素材を貼着した金属素材を準備し、次にこの金属素材に対して当該一面と反対の面側からエッチング加工を施すことにより個々のメタルシールド板を作製することが考えられる(片面エッチング)。しかしながら、この方法を用いる場合、金属素材両面をエッチングしてメタルシールド板を作製する場合と比較してエッチング加工時間が約2倍となるため、加工時間が長いという問題がある。また、エッチング形状が片側へテーパーした形状となるため、メタルシールド板端部におけるシールド効果が低減するという問題もある。
あるいは、図24に示すように、メタルシールド用シート100を用いてメタルシールド板101を作製する方法も考えられる。すなわち、まず金属素材の両面からエッチング加工を行ない、次に必要によりアニール処理を施すことにより、メタルシールド用シート100を作製する。このメタルシールド用シート100は、メタルシールド板101と、メタルシールド板101に連結されたブリッジ102とを有する。次に、ブリッジ102を手作業で切断し、各メタルシールド板101を単体毎に分離して専用トレー103に載置する。その後、メタルシールド板101は、専用トレー103に載置された状態で半導体装置の組立て工程に搬送され、半導体装置に組込まれる。
この場合、メタルシールド用シート100がブリッジ102を有しているため、エッチング加工およびアニール処理を容易に行なうことができるという利点がある。しかしながら、メタルシールド板101のサイズが比較的小さく、またメタルシールド板101を分離して専用トレー103に並べる作業は手作業で行なわれるため、この作業に高いコストがかかっている。今後さらにメタルシールド板101のサイズが小さくなることも予想されるため、メタルシールド板101を専用トレー103に並べる作業はますます困難となると考えられる。
これに対して、複数のメタルシールド板を含むメタルシールド用シートを作製し、各メタルシールド板を連結する連結部をブレードによって切断することにより、個々のメタルシールド板に分離することが試みられている。しかしながら、半導体装置の製造工程において、メタルシールド板の連結部に切断バリが生じ、この切断バリが半導体チップや基板に接触した場合、傷等が発生するおそれがある。
本発明はこのような点を考慮してなされたものであり、メタルシールド板の切断バリによって半導体チップが傷付けられることを防止することが可能な半導体装置を提供することを目的とする。
本発明は、回路面を有する半導体チップと、半導体チップの少なくとも回路面に設けられたメタルシールド板とを備えた半導体装置において、メタルシールド板は、一方の面と他方の面とを含むシールド板本体と、シールド板本体から側方に向って突出するバリとを有し、メタルシールド板は、他方の面を半導体チップの回路面側に向けて配置され、バリは、シールド板本体の他方の面側に位置し、バリの先端に他方の面に対して直交する方向に切断バリが形成され、切断バリは半導体チップの反対側に向かって突出していることを特徴とする半導体装置である。
本発明は、メタルシールド板は、Fe−Ni合金を含む材料からなることを特徴とする半導体装置である。
本発明は、回路面を有する半導体チップと、半導体チップの少なくとも回路面に設けられたメタルシールド板とを備えた半導体装置において、メタルシールド板は、一方の面と他方の面とを含むシールド板本体と、シールド板本体から側方に向って突出するバリとを有し、メタルシールド板は、一方の面を半導体チップの回路面側に向けて配置され、バリは、シールド板本体の他方の面側に位置し、バリの先端に他方の面に対して直交する方向に切断バリが形成されていることを特徴とする半導体装置である。
本発明は、メタルシールド板は、Fe−Ni合金を含む材料からなることを特徴とする半導体装置である。
本発明は、半導体装置において、基板と、基板上に設けられた第1のメタルシールド板と、第1のメタルシールド板上に設けられ回路面を有する半導体チップと、半導体チップの回路面に設けられた第2のメタルシールド板とを備え、第1のメタルシールド板は、一方の面と他方の面とを含むシールド板本体と、シールド板本体から側方に向って突出するバリとを有し、第1のメタルシールド板は、他方の面を基板側に向けて配置され、バリは、シールド板本体の他方の面側に位置し、バリの先端に他方の面に対して直交する方向に切断バリが形成され、切断バリは基板の反対側に向かって突出していることを特徴とする半導体装置である。
本発明は、第1のメタルシールド板および第2のメタルシールド板は、Fe−Ni合金を含む材料からなることを特徴とする半導体装置である。
本発明は、第1のメタルシールド板と第2のメタルシールド板は、側面部を介して互いに一体に連結されていることを特徴とする半導体装置である。
本発明は、半導体装置において、基板と、基板上に設けられた第1のメタルシールド板と、第1のメタルシールド板上に設けられ回路面を有する半導体チップと、半導体チップの回路面に設けられた第2のメタルシールド板とを備え、第1のメタルシールド板は、一方の面と他方の面とを含むシールド板本体と、シールド板本体から側方に向って突出するバリとを有し、第1のメタルシールド板は、一方の面を基板側に向けて配置され、バリは、シールド板本体の他方の面側に位置し、バリの先端に他方の面に対して直交する方向に切断バリが形成されていることを特徴とする半導体装置である。
本発明は、第1のメタルシールド板と、第1のメタルシールド板との間に半導体チップの載置空間を形成する第2のメタルシールド板と、第1のメタルシールド板と第2のメタルシールド板とを連結する側面部とを備えたことを特徴とするシールド部材である。
本発明は、第1のメタルシールド板と、第2のメタルシールド板と、第1のメタルシールド板と第2のメタルシールド板とを互いに一体に連結する側面部とにより、横向きの略U字形状を形成することを特徴とするシールド部材である。
本発明は、第1のメタルシールド板は、一方の面と他方の面とを含むシールド板本体と、シールド板本体から側方に向って突出するバリとを有し、第1のメタルシールド板は、一方の面を半導体チップの載置空間側に向けて配置され、バリは、第1のメタルシールド板のシールド板本体の他方の面側に位置し、バリの先端に他方の面に対して直交する方向に切断バリが形成され、切断バリは半導体チップの載置空間側に向かって突出していることを特徴とするシールド部材である。
本発明は、第2のメタルシールド板は、一方の面と他方の面とを含むシールド板本体と、シールド板本体から側方に向って突出するバリとを有し、第2のメタルシールド板は、一方の面を半導体チップの載置空間側に向けて配置され、バリは、第2のメタルシールド板のシールド板本体の他方の面側に位置し、バリの先端に他方の面に対して直交する方向に切断バリが形成され、切断バリは半導体チップの載置空間側に向かって突出していることを特徴とするシールド部材である。
本発明は、シールド部材と、シールド部材の第1のメタルシールド板と第2のメタルシールド板との間に形成された半導体チップの載置空間に配置された半導体チップとを備えたことを特徴とする半導体装置である。
以上のように本発明によれば、半導体装置の製造工程においてバリの先端に形成された切断バリが半導体チップまたは基板に接触することがないので、メタルシールド板の切断バリによって半導体チップが傷付けられることを防止することができる。
以下、図面を参照して本発明の一実施の形態について説明する。図1乃至図23は、本発明の一実施の形態を示す図である。
(メタルシールド用シートの構成)
まず図1乃至図3により、メタルシールド用シートの概略について説明する。
まず図1乃至図3により、メタルシールド用シートの概略について説明する。
図1に示すように、メタルシールド用シート10は、複数の矩形状の開口21を有する枠体20と、枠体20の開口21内に配置され、枠体20に連結部30を介して連結された複数のメタルシールド板40とを備えている。このうち枠体20は、複数の開口21全体を取り囲む外枠部22と、隣接する各開口21間に形成され、互いに平行に配置された複数の細長いステー部23とを有している。これら枠体20の外枠部22、ステー部23、およびメタルシールド板40は、互いに同一の厚さからなっている。
図1に示すように、連結部30は、各メタルシールド板40の側部にそれぞれ設けられている。すなわち各連結部30は、メタルシールド板40の側部と枠体20のステー部23(または外枠部22)とを連結するものである。
また図2に示すように、連結部30は、その全域にわたりその厚みがメタルシールド板40の厚さより薄く形成され、一方の面(図2の下面)30Aから他方の面(図2の上面)30Bに向って形成されたエッチング空間31を有している。
メタルシールド用シート10は、後述するように一枚の金属板(メタル基板70)をエッチング加工することにより作製されたものである。すなわちメタルシールド用シート10の枠体20、連結部30、およびメタルシールド板40は互いに一体に形成されている。このメタルシールド用シート10は、例えばパーマロイPC材等のFe−Ni合金を含む材料等、透磁率の高い材料からなることが好ましい。
なお連結部30の厚みは、メタルシールド板40の厚みの約1/2程度とすることが好ましい。また、図2において、連結部30はその全域にわたりその厚みがメタルシールド板40の厚さより薄く形成されているが、これに限らず、連結部30のうち少なくともメタルシールド板40に隣接する部分においてその厚みがメタルシールド板40の厚さより薄ければ良い。例えば、エッチング空間31の幅は、連結部30の幅の約1/2程度であっても良く(図3(a)(c))、あるいはエッチング空間31の幅が連結部30の幅の約3/4程度であっても良い(図3(b)(d))。
(メタルシールド板の構成)
次に図4(a)(b)により、メタルシールド板の概略について説明する。
次に図4(a)(b)により、メタルシールド板の概略について説明する。
図4(a)(b)に示す半導体装置用のメタルシールド板40は、上述したメタルシールド用シート10に含まれるものである。すなわちメタルシールド板40は、後述するようにメタルシールド用シート10の連結部30を切断して、枠体20から分離することにより作製されたものである。
このような構成からなるメタルシールド板40は、一方の面41Aと他方の面41Bとを含む矩形状のシールド板本体41と、シールド板本体41の側方に突出するバリ、具体的には接続部を切断した残り42とを備えている。
このうちバリ42は、シールド板本体41の他方の面41B側に位置するとともに、一方の面42Aと他方の面42Bとを有している。すなわちバリ42の他方の面42Bは、シールド板本体41の他方の面41Bと同一平面上に設けられている。他方、バリ42の一方の面42Aは、シールド板本体41の一方の面41Aより他方の面41B側に位置している。すなわちバリ42の厚さはシールド板本体41の厚さより薄い。なおバリ42は、上述したメタルシールド用シート10の連結部30の一部に相当する。
ところで図4(a)は、シールド板本体41の他方の面41B側から連結部30を切断した場合(図18(a)(b)参照)のメタルシールド板40を示している。図4(a)において、各バリ42の先端には、他方の面41B、42Bに対して直交する方向に切断バリ43が形成されている。この場合、切断バリ43は、連結部30を切断する方向と反対の方向、すなわちシールド板本体41の一方の面41A方向(図4(a)の下方)に突出している。
一方、図4(b)は、シールド板本体41の一方の面41A側から連結部30を切断した場合(図19(a)(b)参照)のメタルシールド板40を示している。図4(b)において、各バリ42の先端には、他方の面41B、42Bに対して直交する方向に切断バリ43が形成されている。この場合、切断バリ43は、連結部30を切断する方向と反対の方向、すなわちシールド板本体41の他方の面41B方向(図4(b)の上方)に突出している。
なお、図4(a)(b)において、切断バリ43の高さは、20μm乃至30μm程度である。
メタルシールド板40の大きさは問わないが、後述するように半導体装置を製造する工程の前にメタルシールド板40を手作業で専用トレーへ載置する必要がないので、メタルシールド板40の一辺を例えば1mm乃至3mm程度まで小さくすることもできる。またメタルシールド板40の厚みは50μm乃至200μmとすることが好ましく、100μm乃至150μmとすることが更に好ましい。メタルシールド板40の厚みが50μm未満となると外部の磁気から半導体チップを十分に保護できない。他方、メタルシールド板40の厚みが200μm超となると半導体装置全体の厚さが厚くなるので好ましくない。
(半導体装置の構成)
次に図5乃至図16により、本発明による半導体装置の概略について説明する。まず図5乃至図7により、1つのメタルシールド板を含む半導体装置の概略について説明する。
次に図5乃至図16により、本発明による半導体装置の概略について説明する。まず図5乃至図7により、1つのメタルシールド板を含む半導体装置の概略について説明する。
なお図5(a)、図6(a)、図7(a)は、半導体装置がSOP(Small Outline Packageの略)からなる場合を示す図であり、図5(b)、図6(b)、図7(b)は、半導体装置がBGA(Ball GridArray Packageの略)からなる場合を示す図であり、図5(c)、図6(c)、図7(c)、図5(d)、図6(d)、図7(d)は、半導体装置がDFN(Dual Flat No-lead Packageの略)からなる場合を示す図である。
このうち図5(a)に示すSOPからなる半導体装置50は、ダイパッド(基板)52と、ダイパッド52に載置され、回路面51Aを有する半導体チップ51と、半導体チップ51の回路面51Aに設けられたメタルシールド板40とを備えている。このうち半導体チップ51は、磁気抵抗効果を示す記憶素子を含むMRAM等の半導体メモリからなっている。
メタルシールド板40は、上述したように、一方の面41Aと他方の面41Bとを含むシールド板本体41と、シールド板本体41の側方に突出するバリ42とを有している。このうちバリ42は、シールド板本体41の他方の面41B側に位置している。またメタルシールド板40は、シールド板本体41の他方の面41Bを半導体チップ51の回路面51A側に向けるように配置されている。
また半導体チップ51の回路面51Aとリードフレーム54とは、金製のボンディングワイヤ55により電気的に接続されている。さらにダイパッド52、半導体チップ51、メタルシールド板40、およびボンディングワイヤ55は、封止樹脂56により封止されている。
ところで図5(a)に示すように、メタルシールド板40は、バリ42が半導体チップ51の回路面51Aに当接するように半導体チップ51上に載置されている。この場合、メタルシールド板40としては、切断バリ43が一方の面41A側に突出するものが用いられる(図4(a)参照)。この結果、切断バリ43は半導体チップ51の反対側に向かって突出する。したがって、半導体装置50の製造工程において、メタルシールド板40の切断バリ43によって半導体チップ51の回路面51Aが傷付けられるおそれがない。
一方、図5(b)に示すBGAからなる半導体装置60は、パッケージ基板67と、パッケージ基板67上に設けられたダイパッド(基板)62と、ダイパッド62に載置され、回路面61Aを有する半導体チップ61と、半導体チップ61の回路面61Aに設けられたメタルシールド板40とを備えている。このうち半導体チップ61は、上述した半導体チップ51と同様、磁気抵抗効果を示す記憶素子を含むMRAM等の半導体メモリからなっている。
メタルシールド板40は、上述したように、一方の面41Aと他方の面41Bとを含むシールド板本体41と、シールド板本体41の側方に突出するバリ42とを有している。このうちバリ42は、シールド板本体41の他方の面41B側に位置している。またメタルシールド板40は、シールド板本体41の他方の面41Bを半導体チップ61の回路面61A側に向けるように配置されている。
またパッケージ基板67上に端子部64が設けられ、端子部64にはんだボール68が電気的に接続されている。このはんだボール68は、パッケージ基板67から外方に突出している。また端子部64と半導体チップ61の回路面61Aとは、金製のボンディングワイヤ65により電気的に接続されている。さらにダイパッド62、半導体チップ61、メタルシールド板40、端子部64、およびボンディングワイヤ65は、封止樹脂66により封止されている。
図5(b)に示すように、メタルシールド板40は、バリ42が半導体チップ61の回路面61Aに当接するように半導体チップ61上に載置されている。この場合、メタルシールド板40としては、切断バリ43が一方の面41A側に突出するものが用いられる(図4(a)参照)。この結果、切断バリ43は半導体チップ61の反対側に向かって突出する。したがって、半導体装置60の製造工程において、メタルシールド板40の切断バリ43によって半導体チップ61の回路面61Aが傷付けられるおそれがない。
また、図5(c)に示すDFNからなる半導体装置90は、ダイパッド(基板)92と、ダイパッド92に載置され、回路面91Aを有する半導体チップ91と、半導体チップ91の回路面91Aに設けられたメタルシールド板40とを備えている。このうち半導体チップ91は、上述した半導体チップ51、61と同様、磁気抵抗効果を示す記憶素子を含むMRAM等の半導体メモリからなっている。
メタルシールド板40は、上述したように、一方の面41Aと他方の面41Bとを含むシールド板本体41と、シールド板本体41の側方に突出するバリ42とを有している。このうちバリ42は、シールド板本体41の他方の面41B側に位置している。またメタルシールド板40は、シールド板本体41の他方の面41Bを半導体チップ91の回路面91A側に向けるように配置されている。
また半導体チップ91の回路面91Aとリードフレーム94とは、金製のボンディングワイヤ95により電気的に接続されている。さらにダイパッド92の一部、リードフレーム94の一部、半導体チップ91、メタルシールド板40、およびボンディングワイヤ95は、封止樹脂96により封止されている。
図5(c)に示すように、メタルシールド板40は、バリ42が半導体チップ91の回路面91Aに当接するように半導体チップ91上に載置されている。この場合、メタルシールド板40としては、切断バリ43が一方の面41A側に突出するものが用いられる(図4(a)参照)。この結果、切断バリ43は半導体チップ91の反対側に向かって突出する。したがって、半導体装置90の製造工程において、メタルシールド板40の切断バリ43によって半導体チップ91の回路面91Aが傷付けられるおそれがない。
なお、図5(d)に示すように、ダイパッド92およびリードフレーム94の下面と、封止樹脂96の下面とが、同一平面上に位置するようにしても良い。このほか、図5(d)に示す半導体装置90の構成は、図5(c)に示す半導体装置90の構成と同一である。
図5(a)−(d)において、メタルシールド板40は、他方の面41Bを半導体チップ51、61、91の回路面51A、61A、91A側に向けるように配置されている。しかしながら、これに限らず、図6(a)−(d)および図7(a)−(d)に示すように、メタルシールド板40は、一方の面41Aを半導体チップ51、61、91の回路面51A、61A、91A側に向けて配置されていてもよい。
この場合、メタルシールド板40の切断バリ43の向きは問わない。すなわち図6(a)−(d)に示すように、切断バリ43が半導体チップ51、61、91側に向かって突出していても良い。この場合、切断バリ43がメタルシールド板40の他方の面41Bより上方に突出しないため、メタルシールド板40の上方に形成する封止樹脂56、66、96を薄くすることができ、半導体装置50、60、90全体の厚みを薄くすることができる。さらに図6(b)−(d)のように、パッケージ基板67またはダイパッド92の一方の面にのみ樹脂モールドするパッケージ構造の場合は、封止樹脂66、96の密着性が向上し、封止樹脂66、96がパッケージ基板67またはダイパッド92からはがれることを防止する効果もある。
あるいは図7(a)−(d)に示すように、切断バリ43が半導体チップ51、61、91の反対側に向かって突出していても良い。この場合、切断バリ43が上方を向くように形成されているので、半導体チップ51、61、91の端子部がバリ42に近接している場合であっても、ワイヤボンディングがしやすく、ワイヤボンディング時の接続信頼性が向上する。
いずれの場合であっても、切断バリ43は、半導体チップ51、61、91の回路面51A、61A、91Aから離れて位置している。したがって、切断バリ43によって半導体チップ91の回路面91Aが傷付けられるおそれがない。なお、図6(a)−(d)および図7(a)−(d)において、図5(a)−(d)に示す実施の形態と同一部分は同一符号を付してある。
なお図5乃至図7において、メタルシールド板40と封止樹脂56、66、96との密着性を向上させるために、メタルシールド板40のシールド板本体41の面41A、41Bのうち、半導体チップ51、61、91の反対側を向く面(すなわち図5(a)−(d)における一方の面41A、ならびに図6(a)−(d)および図7(a)−(d)における他方の面41B)にのみ、粗化処理(エッチング粗化もしくは粗化めっき)またはエッチングによるディンプル加工もしくはダブルディンプル加工を施しても良い。
図5乃至図7において、半導体チップ51、61、91の回路面51A、61A、91A側に1つのメタルシールド板40が設けられている。しかしながらこれに限らず、図8乃至図16に示すように、半導体チップ51、61、91の回路面51A、61A、91A上のメタルシールド板40に加え、半導体チップ51、61、91の回路面51A、61A、91Aと反対側の面51B、61B、91Bにも追加のメタルシールド板40Aが設けられていても良い。なお以下において、回路面51A、61A、91Aと反対側の面51B、61B、91Bに設けられた追加のメタルシールド板40Aを第1のメタルシールド板40Aといい、回路面51A、61A、91A側に設けられたメタルシールド板40を第2のメタルシールド板40という。
図8乃至図16に示す半導体装置50、60、90は、2つのメタルシールド板40、40Aを設けた点が異なるものであり、他の構成は図5乃至図7に示す半導体装置50、60、90と略同一である。図8乃至図16において、図5乃至図7に示す実施の形態と同一部分には同一符号を付して詳細な説明は省略する。
すなわち図8乃至図16に示すように、半導体装置50、60、90は、基板(もしくはダイパッド)52、62、92と、基板52、62、92上に設けられた第1のメタルシールド板40Aと、第1のメタルシールド板40A上に設けられ回路面51A、61A、91Aを有する半導体チップ51、61、91を備えている。半導体チップ51、61、91の回路面51A、61A、91A上には、第2のメタルシールド板40が設けられている。
なお図8乃至図16に示す第1のメタルシールド板40Aおよび第2のメタルシールド板40の構成は、図4(a)(b)を用いて既に説明したメタルシールド板40の構成と同様である。
すなわち、第1のメタルシールド板40Aは、一方の面41Aと他方の面41Bとを含むシールド板本体41と、シールド板本体41から側方に向って突出するバリ42とを有している。このうちバリ42は、シールド板本体41の他方の面41B側に位置している。またバリ42の先端に他方の面41Bに対して直交する方向に切断バリ43が形成されている。
同様に、第2のメタルシールド板40は、一方の面41Aと他方の面41Bとを含むシールド板本体41と、シールド板本体41から側方に向って突出するバリ42とを有している。このうちバリ42は、シールド板本体41の他方の面41B側に位置している。またバリ42の先端に他方の面41Bに対して直交する方向に切断バリ43が形成されている。
次に、図8乃至図16に示す実施の形態それぞれについて、とりわけ第1のメタルシールド板40Aおよび第2のメタルシールド板40の位置関係を中心に説明する。
図8(a)−(d)において、第1のメタルシールド板40Aは、他方の面41Bを基板52、62、92側に向けて配置されている。第1のメタルシールド板40Aの切断バリ43は、基板52、62、92の反対側に向かって突出している(図4(a)参照)。一方、第2のメタルシールド板40は、他方の面41Bを半導体チップ51、61、91側に向けて配置されている。第2のメタルシールド板40の切断バリ43は、半導体チップ51、61、91の反対側に向かって突出している(図4(a)参照)。
図9(a)−(d)において、第1のメタルシールド板40Aは、他方の面41Bを基板52、62、92側に向けて配置されている。第1のメタルシールド板40Aの切断バリ43は、基板52、62、92の反対側に向かって突出している(図4(a)参照)。一方、第2のメタルシールド板40は、一方の面41Aを半導体チップ51、61、91側に向けて配置されている。第2のメタルシールド板40の切断バリ43は、半導体チップ51、61、91の反対側に向かって突出している(図4(b)参照)。この場合、切断バリ43が上方を向くように形成されているので、半導体チップ51、61、91の端子部がバリ42に近接している場合であっても、ワイヤボンディングがしやすく、ワイヤボンディング時の接続信頼性が向上する。
図10(a)−(d)において、第1のメタルシールド板40Aは、他方の面41Bを基板52、62、92側に向けて配置されている。第1のメタルシールド板40Aの切断バリ43は、基板52、62、92の反対側に向かって突出している(図4(a)参照)。一方、第2のメタルシールド板40は、一方の面41Aを半導体チップ51、61、91側に向けて配置されている。第2のメタルシールド板40の切断バリ43は、半導体チップ51、61、91側に向かって突出している(図4(a)参照)。この場合、切断バリ43がメタルシールド板40の他方の面41Bより上方に突出しないため、メタルシールド板40の上方に形成する封止樹脂56、66、96を薄くすることができ、半導体装置50、60、90全体の厚みを薄くすることができる。さらに図10(b)−(d)のように、パッケージ基板67またはダイパッド92の一方の面にのみ樹脂モールドするパッケージ構造の場合は、封止樹脂66、96の密着性が向上し、封止樹脂66、96がパッケージ基板67またはダイパッド92からはがれることを防止する効果もある。
図11(a)−(d)において、第1のメタルシールド板40Aは、一方の面41Aを基板52、62、92側に向けて配置されている。第1のメタルシールド板40Aの切断バリ43は、基板52、62、92側に向かって突出している(図4(a)参照)。一方、第2のメタルシールド板40は、他方の面41Bを半導体チップ51、61、91側に向けて配置されている。第2のメタルシールド板40の切断バリ43は、半導体チップ51、61、91の反対側に向かって突出している(図4(a)参照)。
図12(a)−(d)において、第1のメタルシールド板40Aは、一方の面41Aを基板52、62、92側に向けて配置されている。第1のメタルシールド板40Aの切断バリ43は、基板52、62、92側に向かって突出している(図4(a)参照)。一方、第2のメタルシールド板40は、一方の面41Aを半導体チップ51、61、91側に向けて配置されている。第2のメタルシールド板40の切断バリ43は、半導体チップ51、61、91の反対側に向かって突出している(図4(b)参照)。この場合、切断バリ43が上方を向くように形成されているので、半導体チップ51、61、91の端子部がバリ42に近接している場合であっても、ワイヤボンディングがしやすく、ワイヤボンディング時の接続信頼性が向上する。
図13(a)−(d)において、第1のメタルシールド板40Aは、一方の面41Aを基板52、62、92側に向けて配置されている。第1のメタルシールド板40Aの切断バリ43は、基板52、62、92側に向かって突出している(図4(a)参照)。一方、第2のメタルシールド板40は、一方の面41Aを半導体チップ51、61、91側に向けて配置されている。第2のメタルシールド板40の切断バリ43は、半導体チップ51、61、91側に向かって突出している(図4(a)参照)。この場合、切断バリ43がメタルシールド板40の他方の面41Bより上方に突出しないため、メタルシールド板40の上方に形成する封止樹脂56、66、96を薄くすることができ、半導体装置50、60、90全体の厚みを薄くすることができる。さらに図13(b)−(d)のように、パッケージ基板67またはダイパッド92の一方の面にのみ樹脂モールドするパッケージ構造の場合は、封止樹脂66、96の密着性が向上し、封止樹脂66、96がパッケージ基板67またはダイパッド92からはがれることを防止する効果もある。
図14(a)−(d)において、第1のメタルシールド板40Aは、一方の面41Aを基板52、62、92側に向けて配置されている。第1のメタルシールド板40Aの切断バリ43は、基板52、62、92の反対側に向かって突出している(図4(b)参照)。一方、第2のメタルシールド板40は、他方の面41Bを半導体チップ51、61、91側に向けて配置されている。第2のメタルシールド板40の切断バリ43は、半導体チップ51、61、91の反対側に向かって突出している(図4(a)参照)。
図15(a)−(d)において、第1のメタルシールド板40Aは、一方の面41Aを基板52、62、92側に向けて配置されている。第1のメタルシールド板40Aの切断バリ43は、基板52、62、92の反対側に向かって突出している(図4(b)参照)。一方、第2のメタルシールド板40は、一方の面41Aを半導体チップ51、61、91側に向けて配置されている。第2のメタルシールド板40の切断バリ43は、半導体チップ51、61、91の反対側に向かって突出している(図4(b)参照)。この場合、切断バリ43が上方を向くように形成されているので、半導体チップ51、61、91の端子部がバリ42に近接している場合であっても、ワイヤボンディングがしやすく、ワイヤボンディング時の接続信頼性が向上する。
図16(a)−(d)において、第1のメタルシールド板40Aは、一方の面41Aを基板52、62、92側に向けて配置されている。第1のメタルシールド板40Aの切断バリ43は、基板52、62、92の反対側に向かって突出している(図4(b)参照)。一方、第2のメタルシールド板40は、一方の面41Aを半導体チップ51、61、91側に向けて配置されている。第2のメタルシールド板40の切断バリ43は、半導体チップ51、61、91側に向かって突出している(図4(a)参照)。この場合、切断バリ43がメタルシールド板40の他方の面41Bより上方に突出しないため、メタルシールド板40の上方に形成する封止樹脂56、66、96を薄くすることができ、半導体装置50、60、90全体の厚みを薄くすることができる。さらに図16(b)−(d)のように、パッケージ基板67またはダイパッド92の一方の面にのみ樹脂モールドするパッケージ構造の場合は、封止樹脂66、96の密着性が向上し、封止樹脂66、96がパッケージ基板67またはダイパッド92からはがれることを防止する効果もある。
なお図8乃至図16において、第2のメタルシールド板40より半導体チップ51、61、91の方が大きく、かつ半導体チップ51、61、91より第1のメタルシールド板40Aの方が大きい。しかしながら、第2のメタルシールド板40、半導体チップ51、61、91、および第1のメタルシールド板40Aの大小関係はこれに限らない。
例えば、半導体チップ51、61、91より第1のメタルシールド板40Aが小さくても良い。この場合、図8乃至図13のように構成することにより、第1のメタルシールド板40Aの切断バリ43が半導体チップ51、61、91に接触しない。このため、切断バリ43によって半導体チップ51、61、91が傷付けられることはない。
他方、図14乃至図16のように構成する場合には、半導体チップ51、61、91より第1のメタルシールド板40Aを大きくする。これにより、第1のメタルシールド板40Aの切断バリ43が半導体チップ51、61、91に接触することを防止し、半導体チップ51、61、91が傷付くことを防止することができる。
また図8乃至図16において、第2のメタルシールド板40と封止樹脂56、66、96との密着性を向上させるために、第2のメタルシールド板40のシールド板本体41の面41A、41Bのうち、半導体チップ51、61、91の反対側を向く面(すなわち図8(a)−(d)、図11(a)−(d)、および図14(a)−(d)における一方の面41A、ならびに図9(a)−(d)、図10(a)−(d)、図12(a)−(d)、図13(a)−(d)、図15(a)−(d)、および図16(a)−(d)における他方の面41B)にのみ、粗化処理(エッチング粗化もしくは粗化めっき)またはエッチングによるディンプル加工もしくはダブルディンプル加工を施しても良い。
次にこのような構成からなる本実施の形態の作用について説明する。
(メタルシールド用シートの製造方法)
まず、半導体装置用のメタルシールド板を含むメタルシールド用シートを製造する方法について、図17(a)−(e)により説明する。なお図17(a)−(e)は、メタルシールド用シート10の連結部30周辺を拡大して示す図である。
まず、半導体装置用のメタルシールド板を含むメタルシールド用シートを製造する方法について、図17(a)−(e)により説明する。なお図17(a)−(e)は、メタルシールド用シート10の連結部30周辺を拡大して示す図である。
図17(a)に示すように、まずメタルシールド用シート10を製造するためのメタル基板70を準備する。このメタル基板70は、上述したように透磁率の高い金属からなることが好ましく、例えばパーマロイPC材等のFe−Ni合金を含んでいる。
次に、メタル基板70の一方の面70A全体にレジスト層71を設けるととともに、他方の面70B全体にレジスト層72を設ける(図17(b))。
次いで、レジスト層71、72に各々所定形状からなるパターンを形成する(図17(c))。この場合、例えば露光用マスクを介してレジスト層71、72を露光し、硬化させ、次いでレジスト層71、72を現像し、その後レジスト層71、72の不要部分を除去することにより、各レジスト層71、72に所定のパターンを形成することができる。
この際、メタル基板70の一方の面70A側に設けられたレジスト層71のうち、メタルシールド用シート10の連結部30に対応する部分71Aのレジスト層71を除去し、メタル基板70を露出させる。これに対して、メタル基板70の他方の面70B側に設けられたレジスト層72のうち、連結部30に対応する部分72Aのレジスト層72を残存させる。
次に、メタル基板70の両面70A、70Bにエッチング加工を施し、メタル基板70のうちレジスト層71、72が設けられていない部分を除去する(図17(d))。メタル基板70のうちこのようにして除去された部分は、主にメタルシールド用シート10の枠体20の開口21に対応する。一方、メタル基板70のうち除去されなかった部分は、メタルシールド用シート10の枠体20、連結部30、およびメタルシールド板40に対応する。なお、このエッチング加工で用いられるエッチング液としては、塩化第2鉄水溶液、塩化第2銅水溶液、および銅アンモニウム錯イオンを含むアルカリ水溶液などが挙げられる。
メタル基板70にエッチング加工を施す際、連結部30に対応する部分には、メタル基板70の一方の面70Aから他方の面70Bにハーフエッチング加工が施される。このハーフエッチング加工により、メタルシールド用シート10の連結部30は、その厚みがメタルシールド板40の厚さより薄く形成され、一方の面30Aから他方の面30Bに向ってエッチング空間31が形成される。
その後、レジスト層71、72を除去することにより、上述したメタルシールド用シート10が得られる(図17(e))。
なお、その後メタルシールド用シート10を500℃乃至1100℃の温度で熱処理し、メタルシールド用シート10の磁気シールド効果を更に高めても良い。またレジスト層71、72を除去した後、洗浄工程、検査工程、およびアニール処理工程が適宜設けられていても良い。
(メタルシールド板および半導体装置の製造方法)
次に、メタルシールド用シートを用いてメタルシールド板を製造する方法、および半導体装置を製造する方法について、図17乃至図20を用いて説明する。
次に、メタルシールド用シートを用いてメタルシールド板を製造する方法、および半導体装置を製造する方法について、図17乃至図20を用いて説明する。
まず上述した工程により、図1に示すメタルシールド用シート10を作製する(図17(a)−(e))。次に、このようにして作製されたメタルシールド用シート10を半導体装置50、60、90の組立て工程に搬送する。
この半導体装置50、60、90の組立て工程において、まずメタルシールド用シート10をソーイング用固定テープ81上に載置して固定する(図18参照)。なお図18は、メタルシールド用シート10の連結部30周辺における断面図である。
次に、ダイヤモンド砥石等からなるブレード80によって、他方の面30B側から連結部30を切断する。これによりメタルシールド板40が枠体20から分離される(ソーイング(sawing)工程)。このようにして、メタルシールド用シート10からメタルシールド板40(図4(a)参照)を製造することができる。
この際、連結部30の一方の面30Aから他方の面30Bに向ってエッチング空間31が形成されているので、連結部30を切断する際のブレード80の切断負荷を約半分に減少させることができる。
なお、メタルシールド板40を枠体20から分離する工程において、図18(b)に示すようにブレード80により連結部30を各々切断しても良いが、図18(a)に示すように、ステー部23より幅広のブレード80を用いて、ステー部23および連結部30を一体として切断することが好ましい。すなわちブレード80をステー部23の長手方向に沿って移動させることにより(図1の線分L参照)、ステー部23と、このステー部23の両側に位置する連結部30、30とを一度に連続して切断することが作業の効率化を図るうえで好ましい。
図18(a)(b)に示すように、ブレード80を用いてシールド板本体41の他方の面41B側から連結部30を切断した場合、切断バリ43は、シールド板本体41の一方の面41A方向に突出するように形成される(図4(a)参照)。
他方、図19(a)(b)に示すように、ブレード80を用いてシールド板本体41の一方の面41A側から連結部30を切断しても良い。この場合、切断バリ43は、シールド板本体41の他方の面41B方向に突出するように形成される(図4(b)参照)。
その後、半導体装置50、60、90の組立て工程において、このようにして製造されたメタルシールド板40を用いて、上述した半導体装置50、60、90が製造される。
以下、SOPからなる半導体装置50(図5(a))の場合を例にとって、半導体装置の製造方法について説明する。なお、このほかの半導体装置50、60、90(図5(b)(c)、図6乃至図16)についても、略同様の方法で製造することができる。
まず、図20(a)に示すように、ダイパッド52とリードフレーム54を準備する。次に、ダイパッド52上面に、両面接着テープまたはAgペースト等のダイボンド材を介して半導体チップ51を固着して搭載する(図20(b))。続いて、各半導体チップ51の回路面51Aとリードフレーム54とを金製のボンディングワイヤ55により電気的に接続する(図20(c))。
次に、半導体チップ51上にメタルシールド板40を載置して固着する(図20(d))。この場合、メタルシールド板40としては、切断バリ43が一方の面41A側に向かって突出するものを用いる(図4(a)参照)。また、シールド板本体41の他方の面41Bが半導体チップ51の回路面51A側にくるように、メタルシールド板40を半導体チップ51上に載置する。この結果、切断バリ43は半導体チップ51の反対側に向かって突出する。したがって、切断バリ43が半導体チップ51に接触することがなく、切断バリ43によって半導体チップ51の回路面51Aが傷付けられるおそれがない。
その後、封止樹脂56によりダイパッド52、半導体チップ51、メタルシールド板40、およびボンディングワイヤ55を封止することにより、図5(a)に示す半導体装置50が得られる(図20(e))。
このように本実施の形態によれば、メタルシールド板40(第1のメタルシールド板40A、第2のメタルシールド板40)を半導体装置50、60、90内に組込んだ際、切断バリ43が半導体チップ51、61、91や基板52、62、92に接触することがない。このことにより、切断バリ43によって半導体チップ51、61、91や基板52、62、92が傷付けられることを防止することができる。
また本実施の形態によれば、メタルシールド板40は、半導体装置50、60、90の組立て工程においてブレード80により枠体20から分離される。したがって、従来のように半導体装置50、60、90を製造する工程の前にメタルシールド板40を手作業で専用トレーへ載置する必要がない。これにより、専用トレーが必要なくなるとともに、作業時間を短縮することができ、かつ製造コストを削減することができる。
(変形例)
次に図21乃至図23を用いて、本実施の形態による半導体装置の変形例について説明する。図21乃至図23は、本実施の形態による半導体装置の変形例を示す図である。
次に図21乃至図23を用いて、本実施の形態による半導体装置の変形例について説明する。図21乃至図23は、本実施の形態による半導体装置の変形例を示す図である。
図21乃至図23において、半導体装置120は、基板(ダイパッド)122と、基板122上に設けられた第1のメタルシールド板123と、第1のメタルシールド板123上に設けられ回路面121Aを有する半導体チップ121とを備えている。半導体チップ121の回路面121A上には、第2のメタルシールド板133が設けられている。すなわち、第1のメタルシールド板123と第2のメタルシールド板133との間に半導体チップ121の載置空間138が形成されており、半導体チップ121はこの載置空間138に配置されている。
第1のメタルシールド板123は、一方の面124Aと他方の面124Bとを含むシールド板本体124と、シールド板本体124から側方に向って突出するバリ125とを有している。第1のメタルシールド板123は、他方の面124Bを基板122側に向けるとともに、一方の面124Aを半導体チップ121(載置空間138)側に向けて配置されている。バリ125は、シールド板本体124の他方の面124B側に位置している。またバリ125の先端に他方の面124Bに対して直交する方向に切断バリ126が形成され、切断バリ126は基板122の反対側、すなわち半導体チップ121(載置空間138)側に向かって突出している。
第2のメタルシールド板133は、一方の面134Aと他方の面134Bとを含むシールド板本体134と、シールド板本体134から側方に向って突出するバリ135とを有している。第2のメタルシールド板133は、一方の面134Aを半導体チップ121(載置空間138)側に向けて配置され、バリ135は、シールド板本体134の他方の面134B側に位置している。またバリ135の先端に他方の面134Bに対して直交する方向に切断バリ136が形成され、切断バリ136は半導体チップ121(載置空間138)側に向かって突出している。
また半導体チップ121の回路面121Aとリードフレーム(リード部)141とは、金製のボンディングワイヤ142により電気的に接続されている。さらに基板122、半導体チップ121、第1のメタルシールド板123、第2のメタルシールド板133、およびボンディングワイヤ142は、封止樹脂143により封止されている。
図21乃至図23において、第1のメタルシールド板123と第2のメタルシールド板133は、側面部127を介して互いに一体に連結され、横向きの略U字形状のシールド部材130を構成している。この場合、略U字形状のシールド部材130により、垂直方向および水平方向のいずれからの磁界も効果的に吸収することができる。
図21に示すように、第1のメタルシールド板123は、第2のメタルシールド板133より大きく構成されている。また第2のメタルシールド板133は、幅方向(図21の上下方向)において半導体チップ121より小さく構成され、長手方向(図21の横方向)において半導体チップ121より若干大きく構成されている。さらに側面部127の高さ(図22の上下方向)は、半導体チップ121の厚みと略同等である。
なお、第2のメタルシールド板133と封止樹脂143との密着性を向上させるために、第2のメタルシールド板133のシールド板本体134の面134A、134Bのうち、半導体チップ121の反対側を向く面である他方の面134Bにのみ、粗化処理(エッチング粗化もしくは粗化めっき)またはエッチングによるディンプル加工もしくはダブルディンプル加工を施しても良い。
このようなシールド部材130を作製する場合、まず第1のメタルシールド板123と、側面部127と、第2のメタルシールド板133とを含む平面基板(図示せず)を準備する。この平面基板は、透磁率の高い金属、例えばパーマロイPC材等のFe−Ni合金を含んでいる。次いで、この平面基板を略U字形状に折り曲げることにより、図21乃至図23に示すシールド部材130を作製することができる。なお、平面基板において、第1のメタルシールド板123と側面部127との間、および側面部127と第2のメタルシールド板133との間に、それぞれ折り曲げを容易にするための折り曲げ筋を、予めハーフエッチングにより形成しておくことが好ましい。
なお、図21乃至図23において、第1のメタルシールド板123は、シールド板本体124から側方に向って突出するバリ125を有し、第2のメタルシールド板133は、シールド板本体134から側方に向って突出するバリ135を有しているが、これに限られるものではない。すなわちシールド部材130の製法によっては、第1のメタルシールド板123がバリ125を有さず、第2のメタルシールド板133がバリ135を有さなくてもよい。
Claims (14)
- 回路面を有する半導体チップと、半導体チップの少なくとも回路面に設けられたメタルシールド板とを備えた半導体装置において、
メタルシールド板は、
一方の面と他方の面とを含むシールド板本体と、
シールド板本体から側方に向って突出するバリとを有し、
メタルシールド板は、他方の面を半導体チップの回路面側に向けて配置され、
バリは、シールド板本体の他方の面側に位置し、
バリの先端に他方の面に対して直交する方向に切断バリが形成され、切断バリは半導体チップの反対側に向かって突出していることを特徴とする半導体装置。 - メタルシールド板は、Fe−Ni合金を含む材料からなることを特徴とする請求項1記載の半導体装置。
- 回路面を有する半導体チップと、半導体チップの少なくとも回路面に設けられたメタルシールド板とを備えた半導体装置において、
メタルシールド板は、
一方の面と他方の面とを含むシールド板本体と、
シールド板本体から側方に向って突出するバリとを有し、
メタルシールド板は、一方の面を半導体チップの回路面側に向けて配置され、
バリは、シールド板本体の他方の面側に位置し、
バリの先端に他方の面に対して直交する方向に切断バリが形成されていることを特徴とする半導体装置。 - メタルシールド板は、Fe−Ni合金を含む材料からなることを特徴とする請求項3記載の半導体装置。
- 半導体装置において、
基板と、
基板上に設けられた第1のメタルシールド板と、
第1のメタルシールド板上に設けられ回路面を有する半導体チップと、
半導体チップの回路面に設けられた第2のメタルシールド板とを備え、
第1のメタルシールド板は、
一方の面と他方の面とを含むシールド板本体と、
シールド板本体から側方に向って突出するバリとを有し、
第1のメタルシールド板は、他方の面を基板側に向けて配置され、
バリは、シールド板本体の他方の面側に位置し、
バリの先端に他方の面に対して直交する方向に切断バリが形成され、切断バリは基板の反対側に向かって突出していることを特徴とする半導体装置。 - 第1のメタルシールド板および第2のメタルシールド板は、Fe−Ni合金を含む材料からなることを特徴とする請求項5記載の半導体装置。
- 第1のメタルシールド板と第2のメタルシールド板は、側面部を介して互いに一体に連結されていることを特徴とする請求項5または6記載の半導体装置。
- 半導体装置において、
基板と、
基板上に設けられた第1のメタルシールド板と、
第1のメタルシールド板上に設けられ回路面を有する半導体チップと、
半導体チップの回路面に設けられた第2のメタルシールド板とを備え、
第1のメタルシールド板は、
一方の面と他方の面とを含むシールド板本体と、
シールド板本体から側方に向って突出するバリとを有し、
第1のメタルシールド板は、一方の面を基板側に向けて配置され、
バリは、シールド板本体の他方の面側に位置し、
バリの先端に他方の面に対して直交する方向に切断バリが形成されていることを特徴とする半導体装置。 - 第1のメタルシールド板および第2のメタルシールド板は、Fe−Ni合金を含む材料からなることを特徴とする請求項8記載の半導体装置。
- 第1のメタルシールド板と、
第1のメタルシールド板との間に半導体チップの載置空間を形成する第2のメタルシールド板と、
第1のメタルシールド板と第2のメタルシールド板とを連結する側面部とを備えたことを特徴とするシールド部材。 - 第1のメタルシールド板と、第2のメタルシールド板と、第1のメタルシールド板と第2のメタルシールド板とを互いに一体に連結する側面部とにより、横向きの略U字形状を形成することを特徴とする請求項10記載のシールド部材。
- 第1のメタルシールド板は、一方の面と他方の面とを含むシールド板本体と、シールド板本体から側方に向って突出するバリとを有し、
第1のメタルシールド板は、一方の面を半導体チップの載置空間側に向けて配置され、
バリは、第1のメタルシールド板のシールド板本体の他方の面側に位置し、
バリの先端に他方の面に対して直交する方向に切断バリが形成され、切断バリは半導体チップの載置空間側に向かって突出していることを特徴とする請求項10または11記載のシールド部材。 - 第2のメタルシールド板は、一方の面と他方の面とを含むシールド板本体と、シールド板本体から側方に向って突出するバリとを有し、
第2のメタルシールド板は、一方の面を半導体チップの載置空間側に向けて配置され、
バリは、第2のメタルシールド板のシールド板本体の他方の面側に位置し、
バリの先端に他方の面に対して直交する方向に切断バリが形成され、切断バリは半導体チップの載置空間側に向かって突出していることを特徴とする請求項10乃至12のいずれか一項記載のシールド部材。 - 請求項10乃至13のいずれか一項記載のシールド部材と、
シールド部材の第1のメタルシールド板と第2のメタルシールド板との間に形成された半導体チップの載置空間に配置された半導体チップとを備えたことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013235254A JP2014039067A (ja) | 2009-06-05 | 2013-11-13 | 半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009136462 | 2009-06-05 | ||
JP2009136462 | 2009-06-05 | ||
JP2013235254A JP2014039067A (ja) | 2009-06-05 | 2013-11-13 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010111961A Division JP5577839B2 (ja) | 2009-06-05 | 2010-05-14 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2014039067A true JP2014039067A (ja) | 2014-02-27 |
Family
ID=43593439
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010111961A Active JP5577839B2 (ja) | 2009-06-05 | 2010-05-14 | 半導体装置 |
JP2013235254A Pending JP2014039067A (ja) | 2009-06-05 | 2013-11-13 | 半導体装置 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010111961A Active JP5577839B2 (ja) | 2009-06-05 | 2010-05-14 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (2) | JP5577839B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10468387B2 (en) | 2018-03-21 | 2019-11-05 | Kabushiki Kaisha Toshiba | Semiconductor device having plate-shaped metal terminals facing one another |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013149789A (ja) * | 2012-01-19 | 2013-08-01 | Dainippon Printing Co Ltd | 半導体装置、メタルシールド板およびメタルシールド用シート |
JP2013165163A (ja) * | 2012-02-10 | 2013-08-22 | Dainippon Printing Co Ltd | メタルシールド板の製造方法およびメタルシールド板 |
JP5829562B2 (ja) * | 2012-03-28 | 2015-12-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP6699796B2 (ja) | 2017-02-23 | 2020-05-27 | 株式会社村田製作所 | シールド板付き電子部品及び電子部品用シールド板 |
JP6955918B2 (ja) * | 2017-07-03 | 2021-10-27 | 株式会社ディスコ | 基板の加工方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08125374A (ja) * | 1994-10-25 | 1996-05-17 | Hitachi Ltd | 内部に仕切板をもつ筐体 |
JP2007201376A (ja) * | 2006-01-30 | 2007-08-09 | Yamaha Corp | 半導体装置 |
JP2008166333A (ja) * | 2006-12-27 | 2008-07-17 | Denso Corp | 半導体装置およびその製造方法 |
JP2009071234A (ja) * | 2007-09-18 | 2009-04-02 | Denso Corp | 半導体装置 |
JP2011114225A (ja) * | 2009-11-27 | 2011-06-09 | Dainippon Printing Co Ltd | 半導体装置、半導体装置の製造方法、およびシールド板 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4147466B2 (ja) * | 2002-12-10 | 2008-09-10 | ソニー株式会社 | 磁気メモリ装置 |
-
2010
- 2010-05-14 JP JP2010111961A patent/JP5577839B2/ja active Active
-
2013
- 2013-11-13 JP JP2013235254A patent/JP2014039067A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08125374A (ja) * | 1994-10-25 | 1996-05-17 | Hitachi Ltd | 内部に仕切板をもつ筐体 |
JP2007201376A (ja) * | 2006-01-30 | 2007-08-09 | Yamaha Corp | 半導体装置 |
JP2008166333A (ja) * | 2006-12-27 | 2008-07-17 | Denso Corp | 半導体装置およびその製造方法 |
JP2009071234A (ja) * | 2007-09-18 | 2009-04-02 | Denso Corp | 半導体装置 |
JP2011114225A (ja) * | 2009-11-27 | 2011-06-09 | Dainippon Printing Co Ltd | 半導体装置、半導体装置の製造方法、およびシールド板 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10468387B2 (en) | 2018-03-21 | 2019-11-05 | Kabushiki Kaisha Toshiba | Semiconductor device having plate-shaped metal terminals facing one another |
Also Published As
Publication number | Publication date |
---|---|
JP5577839B2 (ja) | 2014-08-27 |
JP2011014879A (ja) | 2011-01-20 |
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A131 | Notification of reasons for refusal |
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|
A977 | Report on retrieval |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140804 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20150123 |